JPS60116064A - 分散処理プロセツサ−間通信方式 - Google Patents
分散処理プロセツサ−間通信方式Info
- Publication number
- JPS60116064A JPS60116064A JP58223466A JP22346683A JPS60116064A JP S60116064 A JPS60116064 A JP S60116064A JP 58223466 A JP58223466 A JP 58223466A JP 22346683 A JP22346683 A JP 22346683A JP S60116064 A JPS60116064 A JP S60116064A
- Authority
- JP
- Japan
- Prior art keywords
- distributed processing
- queue
- message
- processing section
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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- Engineering & Computer Science (AREA)
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- Software Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、分散処理装置における通信方式に関するも
のである。
のである。
分散処理装置は第１図のように一般に構成されている。
図において１はシステムバス、２はシステムバス１によ
り結合される分散処理部、３は処理プロセッサー、４は
共有メモリ（２ボートメモｖ）−ｒ：アリ、システムバ
ス２側及びローカルバス５側の両方から読み書きできる
。すなわちすべての処理プロセッサー３から読み書きで
きる。ローカルバス５は処理プロセッサー３と共有メモ
リ４とを結合する。
り結合される分散処理部、３は処理プロセッサー、４は
共有メモリ（２ボートメモｖ）−ｒ：アリ、システムバ
ス２側及びローカルバス５側の両方から読み書きできる
。すなわちすべての処理プロセッサー３から読み書きで
きる。ローカルバス５は処理プロセッサー３と共有メモ
リ４とを結合する。
以上のように構成された分散処理装置において、各分散
処理部２間の通信方式として、従来より第２図に示すも
のがあった。図は、共有メモリ４の使用方法を示すマツ
プ図であり、６は各メツセージエリアが使用されている
か、空いているかを示す状態フラグ（ｆｌ、 、ｆ２・
・・）、７は各処理プロセッサ３から送られてくる受信
メツセージを格納するエリア（Ａ、１ ＋ Ａ２ ＋
Ａ３・・・）である。
処理部２間の通信方式として、従来より第２図に示すも
のがあった。図は、共有メモリ４の使用方法を示すマツ
プ図であり、６は各メツセージエリアが使用されている
か、空いているかを示す状態フラグ（ｆｌ、 、ｆ２・
・・）、７は各処理プロセッサ３から送られてくる受信
メツセージを格納するエリア（Ａ、１ ＋ Ａ２ ＋
Ａ３・・・）である。
次に、第２図の動作について説明する。第１番目の分散
処理部２から他の分散処理部２にメツセージを送る場合
、送信先の分散処理部２の共有メモリ４上に構成された
メツセージエリアＩ中の所定の位置Ａｉ にメツセージ
が格納できるかどうかを知るため、状態フラグ６中の７
ラグｆｉを調べる。もし、７ラグｆｉが空き状態”０”
を示すものであればメツセージを位置ＡｉＫ格納し、か
つフラグｆｉ を位置Ａｉ が使用中であることを示す
状態″０”に設定する。逆にフラグｆｉが使用中を示す
状態″１”であれば、フラグｆｉが空き状態になるまで
格納動作を待たせる。すなわち、送信元（１） 処理プ
ロセッサー３は送信先の処理プロセッサ−３が位置Ａｉ
に格納されている受信メツセージを処理を完了し、フ
ラグｆｉ が空き状態頴”に設定されるまで待ち続ける
ことになる。
処理部２から他の分散処理部２にメツセージを送る場合
、送信先の分散処理部２の共有メモリ４上に構成された
メツセージエリアＩ中の所定の位置Ａｉ にメツセージ
が格納できるかどうかを知るため、状態フラグ６中の７
ラグｆｉを調べる。もし、７ラグｆｉが空き状態”０”
を示すものであればメツセージを位置ＡｉＫ格納し、か
つフラグｆｉ を位置Ａｉ が使用中であることを示す
状態″０”に設定する。逆にフラグｆｉが使用中を示す
状態″１”であれば、フラグｆｉが空き状態になるまで
格納動作を待たせる。すなわち、送信元（１） 処理プ
ロセッサー３は送信先の処理プロセッサ−３が位置Ａｉ
に格納されている受信メツセージを処理を完了し、フ
ラグｆｉ が空き状態頴”に設定されるまで待ち続ける
ことになる。
従来の通信方式は、以上のように構成されているので、
複数のメツセージを目的の分散処理部に続けて送ろうと
しても、その送信先の処理プロセッサが各々のメツセー
ジの処理を終了しない限り送信元の処理プロセッサが次
のメツセージを送ることができず、分散処理システムと
して非常にむだな待ち時間及び処理時間を費すなどの欠
点があった。
複数のメツセージを目的の分散処理部に続けて送ろうと
しても、その送信先の処理プロセッサが各々のメツセー
ジの処理を終了しない限り送信元の処理プロセッサが次
のメツセージを送ることができず、分散処理システムと
して非常にむだな待ち時間及び処理時間を費すなどの欠
点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、共有メモリ中にキューバッファ
を設けることにより、送信先の処理状態によらず、送信
元より複数のメツセージを連続的に送信することができ
、待ち時間を必要とせず、処理時間の短縮ができる分散
処理プロセッサー間通信方式を提供することを目的とし
ている。
ためになされたもので、共有メモリ中にキューバッファ
を設けることにより、送信先の処理状態によらず、送信
元より複数のメツセージを連続的に送信することができ
、待ち時間を必要とせず、処理時間の短縮ができる分散
処理プロセッサー間通信方式を提供することを目的とし
ている。
以下、この発明の一実施例を図について説明する。第３
図は共有メモリ４の使用方法を示すマツプ図であり、８
はキューバッファの読み出しを管理する読み出しポイン
タ（ｒ□、ｒ２）、９はキューバッファの書き込みを管
理する省き込みポインタ（Ｗｌ ｍ Ｗ’２ ）、１０
はキューエレメントとしてのメツセージを格納するキュ
ーバッファである。
図は共有メモリ４の使用方法を示すマツプ図であり、８
はキューバッファの読み出しを管理する読み出しポイン
タ（ｒ□、ｒ２）、９はキューバッファの書き込みを管
理する省き込みポインタ（Ｗｌ ｍ Ｗ’２ ）、１０
はキューエレメントとしてのメツセージを格納するキュ
ーバッファである。
次にこの発明の動作について説明する。第１番目の分散
処理部２から他の分散処理部２にメツセージを送る場合
、送信先の分散処理部２の共有メモリ４上に構成された
キューバッファ１０の中のいずれかのキューニレメン）
Ｂｉ１〜Ｂ１１Ｔ１（ｉは１゜２・・・、ｍは事前に固
定設定されたキュー容量）中に、送信メツセージを書き
込みポインタＷｉ の指示に従い格納する。第４図にこ
の送信動作のフローチャートを示す。すなわち、読み出
しポインタｒＨ及び書き込みポインタＷｉ を読み出し
く１１）、キューがフルかどうかチェックしく１２）
、もしフル（ｗ１＋１ ＝ｒ ４ 、但し加算はモジュ
ロｍ）なら伺もせず、フルでなければ送信メツセージを
キューエレメントＢＩＷＩ中に書き込み（１３） 、最
後に書き込みポインタＷｉ を＋１（但しモジュロｍ）
する（１４）。
処理部２から他の分散処理部２にメツセージを送る場合
、送信先の分散処理部２の共有メモリ４上に構成された
キューバッファ１０の中のいずれかのキューニレメン）
Ｂｉ１〜Ｂ１１Ｔ１（ｉは１゜２・・・、ｍは事前に固
定設定されたキュー容量）中に、送信メツセージを書き
込みポインタＷｉ の指示に従い格納する。第４図にこ
の送信動作のフローチャートを示す。すなわち、読み出
しポインタｒＨ及び書き込みポインタＷｉ を読み出し
く１１）、キューがフルかどうかチェックしく１２）
、もしフル（ｗ１＋１ ＝ｒ ４ 、但し加算はモジュ
ロｍ）なら伺もせず、フルでなければ送信メツセージを
キューエレメントＢＩＷＩ中に書き込み（１３） 、最
後に書き込みポインタＷｉ を＋１（但しモジュロｍ）
する（１４）。
逆に、第１番目の分散処理部２からメツセージを受け取
った分散処理部２では、キューニレメン）Ｂ４１〜Ｂｉ
ｍ中の受信メツセージを履歴順に読み出しポインタｒｉ
、 Ｗｉの指示に従い取り出す。第５図にこの受信動
作のフローチャートを示す。読み出しポインタｒＨ及び
男き込みポインタｗｉ を読み出しく１５） 、キュー
エンプティかどうかチェックしく１６） 、もしエンプ
ティ（Ｗｉ＝ｒｉ）なら何もせず、エンプティでなけれ
ば受信メツセージをキューエレメントＢｉｒｉ中より取
り出しく１７）、最後に読み出したポインタｒｉ を＋
１（但しモジュロｍ）する（１８）。
った分散処理部２では、キューニレメン）Ｂ４１〜Ｂｉ
ｍ中の受信メツセージを履歴順に読み出しポインタｒｉ
、 Ｗｉの指示に従い取り出す。第５図にこの受信動
作のフローチャートを示す。読み出しポインタｒＨ及び
男き込みポインタｗｉ を読み出しく１５） 、キュー
エンプティかどうかチェックしく１６） 、もしエンプ
ティ（Ｗｉ＝ｒｉ）なら何もせず、エンプティでなけれ
ば受信メツセージをキューエレメントＢｉｒｉ中より取
り出しく１７）、最後に読み出したポインタｒｉ を＋
１（但しモジュロｍ）する（１８）。
以上の動作において、特罠注意しなければならない点は
各分散処理プロセッサー３は非同期に動作しており、共
有メモリ４に対して２つ以上の処理プロセッサー３から
書き込み動作を行なうことがない点にある。すなわち、
書き込みポインタｗｉは送信側の処理プロセッサー３の
みが書き込み動作１４を行っており、読み出しポインタ
１皿は受信側の処理プロセッサー３のみが書き込み動作
１８を行っている。通常のキュー管理で行われるような
有効キューエレメント数の情報により管理すると、この
情報は送信側及び受信側の両方で書き込み動作を必要と
する。もし、これをここで実現しようとすると、自分の
処理プロセッサー３が一連の処理を実行中は、他の処理
プロセッサー３の共有メモリ４上のアクセスを完全に禁
止するようなロック機構を必要とし、更に他の処理プロ
セッサーにむだな待ち時間を必要とする。
各分散処理プロセッサー３は非同期に動作しており、共
有メモリ４に対して２つ以上の処理プロセッサー３から
書き込み動作を行なうことがない点にある。すなわち、
書き込みポインタｗｉは送信側の処理プロセッサー３の
みが書き込み動作１４を行っており、読み出しポインタ
１皿は受信側の処理プロセッサー３のみが書き込み動作
１８を行っている。通常のキュー管理で行われるような
有効キューエレメント数の情報により管理すると、この
情報は送信側及び受信側の両方で書き込み動作を必要と
する。もし、これをここで実現しようとすると、自分の
処理プロセッサー３が一連の処理を実行中は、他の処理
プロセッサー３の共有メモリ４上のアクセスを完全に禁
止するようなロック機構を必要とし、更に他の処理プロ
セッサーにむだな待ち時間を必要とする。
なお上記実施例ではキューバッファを送信先の共有メモ
リエリア上に設けたが、このキューバッファはシステム
バス１上のいずれの共有メモリ上罠設けてもよい。
リエリア上に設けたが、このキューバッファはシステム
バス１上のいずれの共有メモリ上罠設けてもよい。
以上のよう罠、この発明によれば、分散処理部の通信方
式としてキューバッファを介した通信方式としたので、
送信及び受信側の分散処理動作が非同期に行え、かつ全
体の処理時間も向上する効果がある。
式としてキューバッファを介した通信方式としたので、
送信及び受信側の分散処理動作が非同期に行え、かつ全
体の処理時間も向上する効果がある。
第１図は分散処理装置のブロック図、第２図は従来の分
散処理プロセッサー間通信方式を示す共有メモリのマツ
プ図、第３図はこの発明の一実施例による共有メモリの
マツプ図、第４図は、この発明による送信側動作の流れ
図、第５図はこの発明による受信側動作の流れ図である
。 １・・・システムバス、２・・・分散処理部、３・・・
処理プロセッサー、４・・・共有メモリ、５・・・ロー
カルバス、６・・・状態フラグ、７・・・受信メツセー
ジエリア、８・・・読み出しポインタ、９・・・書き込
みポインタ、１０・・・キューバッファ。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 第１図 第２図 ” 第３図 ４ 第４図 第５図 手続補正書（自発） 特許庁長官殿 １、事件ノ表示！ｔｊ’１ｌｌｒｌ昭 ５８−２２３４
６６号２ 発明の名称 分散処理プロセッサー間通信方式 ３ 補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細ｐ１をつぎのとおり訂正する。
散処理プロセッサー間通信方式を示す共有メモリのマツ
プ図、第３図はこの発明の一実施例による共有メモリの
マツプ図、第４図は、この発明による送信側動作の流れ
図、第５図はこの発明による受信側動作の流れ図である
。 １・・・システムバス、２・・・分散処理部、３・・・
処理プロセッサー、４・・・共有メモリ、５・・・ロー
カルバス、６・・・状態フラグ、７・・・受信メツセー
ジエリア、８・・・読み出しポインタ、９・・・書き込
みポインタ、１０・・・キューバッファ。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 第１図 第２図 ” 第３図 ４ 第４図 第５図 手続補正書（自発） 特許庁長官殿 １、事件ノ表示！ｔｊ’１ｌｌｒｌ昭 ５８−２２３４
６６号２ 発明の名称 分散処理プロセッサー間通信方式 ３ 補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細ｐ１をつぎのとおり訂正する。
Claims (1)
- 複数の分散処理部をバスを介して結合した分散処理装置
を備えると共に、上記各分散処理部に処理プロセッサー
と共有メモリとをそれぞれ備え、上記各分散処理部は上
記各共有メモリ上に構成されたキューバッファの状態を
示すポインタに従って上記キューバッファをアクセスす
ること罠より上記各分散処理プロセッサー間で非同期通
信をすることを特徴とする分散処理プロセッサー間通信
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223466A JPS60116064A (ja) | 1983-11-28 | 1983-11-28 | 分散処理プロセツサ−間通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223466A JPS60116064A (ja) | 1983-11-28 | 1983-11-28 | 分散処理プロセツサ−間通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60116064A true JPS60116064A (ja) | 1985-06-22 |
Family
ID=16798584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58223466A Pending JPS60116064A (ja) | 1983-11-28 | 1983-11-28 | 分散処理プロセツサ−間通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60116064A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61196349A (ja) * | 1985-02-27 | 1986-08-30 | Nec Corp | 共通バス制御方法 |
| JPS6458046A (en) * | 1987-08-28 | 1989-03-06 | Omron Tateisi Electronics Co | Data transfer system |
| JPH01144154A (ja) * | 1987-11-30 | 1989-06-06 | Sharp Corp | 階層構造による分散処理装置 |
| JPH01166249A (ja) * | 1987-12-23 | 1989-06-30 | Matsushita Electric Ind Co Ltd | パイプライン処理装置 |
| JPH01207838A (ja) * | 1988-02-16 | 1989-08-21 | Fujitsu Ltd | 並列論理シミュレーション制御方式 |
| JPH027157A (ja) * | 1988-06-24 | 1990-01-11 | Sharp Corp | 高速文書編集装置 |
| JPH02114294A (ja) * | 1988-10-24 | 1990-04-26 | Yokogawa Electric Corp | グラフィックディスプレイ装置 |
| JPH04277858A (ja) * | 1991-03-06 | 1992-10-02 | Fujitsu Ltd | マルチプロセッサシステム |
Citations (3)
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| JPS5219928A (en) * | 1975-08-08 | 1977-02-15 | Hitachi Ltd | Interrupt processing unit in multi-computer system |
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| JPS58189757A (ja) * | 1982-04-27 | 1983-11-05 | Nec Corp | プロセツサ間のデ−タ送受方式 |
-
1983
- 1983-11-28 JP JP58223466A patent/JPS60116064A/ja active Pending
Patent Citations (3)
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| JPH04277858A (ja) * | 1991-03-06 | 1992-10-02 | Fujitsu Ltd | マルチプロセッサシステム |
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