JPS61156954A - バツフアメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理システム、さらに詳しくいえば、デ
ータ処理システムにおけるデータ伝送のためのバッファ
メモリに関するものである。

〔開示の概要〕

以下に開示する技術は、データ処理システムにおいてバ
ッファメモリのアドレス指定の循環が偶数回めであるか
または奇数回めであるかを識別する手段を設けることに
よシ、データのエラーおよびそれ以外のエラーの両方を
簡単に検出できるようにしたパンツアメモリシステムに
関するものである。

〔従来技術〕

バッファメモリで待ち行列を実現することは周知の技術
であるが、以下、本発明の関連技術をこの分野で使用す
る用語と共に概説する。

待ち行列 データ処理システムでは、′リスト（ｌｉｓｔ）”はデ
ータエントリのシーケンスである。そのようなシーケン
スの両端は”トップ（ｔｏｐ）”　および橢ボトム（ｂ
ｏｔｔｏｍ）”または１フロ７ト（ｆｒｏｎｔ）”およ
び１バツク（ｂａｃｋ）″と呼ばれる。リスト中のエン
トリは、それを追加しまたは削除するために任意の順序
でアクセスすることができる。プロシージャのアクセス
については別の用語がある。

リストのバックにエントリを追加してリストのフロント
からエントリを除去するとき、バス停で待つている人々
の行列にならって、これを”待ち行列（ｑｎｅｎｅ）”
という。この場合、待ち行列をＦＩＦＯ（ファーストイ
ン・ファーストアウト）リストと呼ぶこともある。

待ち行列は送信手段から受信手段へ転送されているデー
タエントリのシーケンスを保持する。データエントリは
送信側によって待ち行列に入力され、受信側によって待
ち行列から削除される。待ち行列のＦＩＦＯ構造はもと
のシーケンスを維持し、そのシーケンスでデータエント
リが送信側から受信側に転送される。”バッファ”とい
う用語はこの機能を言い表わしており、この目的で使用
される待ち行列のことを、普通、バッファと呼んでいる
のである。

データバッファ 以上、データ構造に限って待ち行列のことを説明したが
、待ち行列は物理的な記憶装置における順次的な記憶ロ
ケーションの１ブロツクとして実現することができる（
各エントリが１つの記憶ロケーションに対応する）。バ
ッファすなわち待ち行列を実現する記憶装置のことを、
バッファ記憶装置またはバッファメモリという。すなわ
ち、バッファという用語はデータそのものおよびノー−
ドウエアの両面を表わすものとして使用される。バッフ
ァは大規模なメモリの一部である場合もあるし、待ち行
列を構成するためにだけ使用される独立した１つのメモ
リである場合もある。

バッファにおける記憶ロケーションは読取シオヘレーシ
ョンマタハ書込ミオペレーションの際、成るアドレスに
よってアクセスすることができる。

１つのアドレスは１つの番号として取シ扱うことができ
、シーケンス中の各記憶ロケーションをアクセスする各
アドレスは、カウンタを増減することで構成できる。た
とえば、待ち行列のフロントに大きいアドレスの記憶ロ
ケーションを割り当てることができる。待ち行列の長さ
はエントリ数の増減（追加または削除による）に応じて
変化するので、待ち行列すなわちバッファの制御システ
ムは待ち行列のバックのアドレスを追跡するためのカウ
ンタを具備する。このアドレスは、普通、バックポイン
タと呼ばれるか、または、メモリのノー−ドウエアとい
う局面を強調する意味で、書込みポインタと呼ばれる。

１例として、待ち行列に記憶ロケーション０ないし１２
７が割シ振られ、記憶ロケーション１２７が待ち行列の
フロントを保持しているものと仮定する。この待ち行列
が一杯なら、バックポインタは記憶ロケーション０を指
定し、待ち行列が空なら、バックポインタは記憶ロケー
ション１２７を指定する。バックポインタのところの記
憶ロケーションにエントリが追加されると、バックポイ
ンタは次の記憶ロケーションまで減分される。待ち行列
のフロントからエントリが除去されたときは、バス停で
待っている人々と同じように、待ち行列における残りの
全てのエントリは１つ分の記憶ロケーションだけ前にシ
フトして、バックポインタが増分される。

もつと普通の方法としては、エントリが削除されたとき
エントリを前にシフトしないで、代わシにバックポイン
タと同じようなカウンタを設けてこれを制御するものが
ある。このカウンタのカウント値はフロントポインタま
たは読取シボインタと呼ばれる。フロントポインタで指
定される記憶ロケーションからエントリが削除されると
、待ち行列の新しいフロントとなるところのエントリの
記憶ロケーションを指定するようフロントポインタが減
分される。この例では、エントリが待ち行列に追加され
るときはバックポインタは減分されるが、エントリが削
除されるときはバックポインタは変わらない。

待ち行列は循環的に構成されることも多い。この場合、
バックポインタが記憶ロケーション０まで減分されると
、次は記憶ロケーション１２７に循環する。フロントポ
インタも同じように減分される。たとえば７ビツトのア
ドレスカウンタは、このシーケンスを提供するように循
環する。１０進数１２７は２進数０１１１　１１１１で
ある（２進デイジツトは見易くするために４つごとに分
けた）。１０進数１２８は２進数１０００　００００で
ある。そのようなカウンタはモジュロ１２８カウンタと
呼ばれる。８ビツト以上のカウンタの下位７ピツトだけ
を読み取ることによっても同様な機能が得られる。

待ち行列をたまたま大きいアドレスのところをフロント
とし小さいアドレスのところのをバックとして構成した
ということで、ポインタが減分されるという点に留意さ
れたい。もつと一般的な観点でいえば、ポインタはどち
らの方向にでも１進む１のである。フロントからバック
に向かう方向で循環するのが一般的なので、この例で説
明したにすぎない。

バッファ制御システムは適切なデータエントリのポイン
タを処理する。待ち行列が空でない限シは、フロントポ
インタは待ち行列のフロントのところの有効エントリを
指定する。バックポインタは最初の空の記憶ロケーショ
ンを指定する。このロケーションは最後の有効エントリ
の次の記憶ロケーションである。エントリが待ち行列か
ら削除されるのに応じて、充填された記憶ロケーション
のところまでフロントポインタが進む（減分または増分
される）。新しいエントリが待ち行列のバックに入力さ
れると、バックポインタは空になった記憶ロケーション
のところまで進む（減分または増分される）。

こうしてバックポインタがフロントポインタのところま
で進むと、待ち行列が一杯になったことを意味するから
、それ以上エントリを入れることはできない。したがっ
て待ち行列は、オーバーフローしないよう、送信側の最
大のレートでデータを処理するに十分な大きさにするか
、または受信側のデータレートをバッファのレートまで
下げるための適切な処置をとる。フロントポインタがバ
ックポインタのところに達したときは、待ち行列が空に
なったことを意味するので、そのことをエントリ削除手
段に知らせて削除を停止することができる。このような
状態は、普通、送信手段が最後のエントリを送った後か
、または送信手段が一時的に停止（もしくは減速）した
ときに発生する。

ポインタ制御システムは読取りオペレーションまたは書
込みオペレーションの前または後で１つのポインタを進
めることができる。この選択は読取シボインタおよび書
込みポインタの相対的な位置に影響を与える。このよう
な技術はよく知られたものである。

ところで、１つの記憶ロケーションのデータの単位は、
普通、１メモリワードまたは“ワードと呼ばれ、１つの
ワードに対する１つの記憶ロケーションはワードロケー
ションと呼ばれることもある。ワードをバッファに入力
するというオペレーションは記憶または書込みと呼ばれ
、バッファからワードを削除するというオペレーション
は取出しまたは読取シと呼ばれる。

バッファメモリにおけるエラー検出 １つのメモリワード中にエラーが発生すると、そのワー
ドが記憶されたとき［０または１の値を有するビットは
、そのワードの読取りの際に反対の値に変わる。パリテ
ィチェック回路は１ワード中の値１のビットの数をカウ
ントして、そのカウント値が偶数または奇数になるよう
にパリティビットＯまたは１を付加する。偶数または奇
数の選択はシステムによってどちらでも可能である。ビ
ット１を付加すればパリティは偶数から奇数または奇数
から偶数に変わるが、ビット０を付加したときはパリテ
ィは変わらない。論理回路の観点からいうと、ハリティ
の機能はデータワードに関する排他的ＯＲ機能である。

パリティチェック回路は、通常、ＥＸＯＲ回路のツリー
で実現される。

ワードをバッファメモリに記憶する前に奇数パリティを
与えるようなビットを付加するパリティチェック回路の
ことを奇数パリティチェック回路という。奇数パリティ
を採用した場合、奇数パリティを有するワードは有効で
、偶数パリティを有するワードは無効である。１ビツト
エラーが発生すると値１０ビットの数が増えるかまたは
減るので、そのワードに関するパリティが変わる。ただ
し同じワード中に２つのエラーが発生したときは、パリ
ティが変わらないので２ビツトエラーは検出できない。

普通、各々の記憶ロケーションごとに１つのパリティビ
ット位置を設ける。メモリワードを記憶させるだめの回
路はパリティビットを計算してそれをそのメモリワード
の１部として記憶する。メモリワードを取り出すための
回路は、同じように、そのワードのパリティビットを計
算して、ハリティが間違っていればエラー（データエラ
ー）の生じたことを知らせる。

データおよびアドレスの両方を合わせたものにパリティ
ビットを設けることも周知の技術である。

書込ミオペレーション中、データおよびアドレスに関す
るパリティビットが付加され、読取シオペレーション中
、アドレスおよび該アドレスのロケーションから読み取
られたデータの両方に関してチェック回路が働く。

アドレスおよびデータに関するパリティもパリティツリ
ー回路によって生成されるが、これはかなり大規模なも
のである。アドレスおよびデータに関するパリティは、
概念的にいえば、初めにデータに関するパリティおよび
アドレスに関するパリティを生成し次にこれら２つのパ
リティビットのパリティを生成することによって生成さ
れる。

この回路は、アドレスに関する第１のパリティ発生器、
データに関する第２のパリティ発生器、およびこれらの
発生器で生成された２つのパリティビットに関する第３
のパリティ発生器として実現することができる。したが
って形式的には、アドレスに関するパリティとデータに
関するパリティを別々に考慮していると見るのが妥当で
ある。

書込みオペレーションの際のデータワードおよびアドレ
スをワード１およびアドレス１と表わし、これらのワー
ド１およびアドレス１に関して生成したチェックビット
をチェックビット１と表わし、読取りオペレーションの
際のデータワード、アドレス、およびチェックビットに
ついてもこれと同様にしてワード２、アドレス２、およ
びチェックビット２と表わせば、アドレス指定機構に障
害があるときはアドレス１およびアドレス２が異なるだ
けでなく、たいていは、ワード１およびワード２も異な
る。このエラーは１つのパリティエラーとして検出可能
である。

何らかの障害により、読取シオペレーションが書込みオ
ペレーションよシ先に進んでしまったシ（たとえば読取
りポインタまたは書込みポインタに障害があるために読
取シボインタが書込みポインタを越えて先に進んだとき
）、読取りポインタが空として取り扱われている記憶ロ
ケーションのところに入ってしまうようなことがある。

はとんどのバッファシステムでは、こうした記憶ロケー
ションには、前の循環のときに書込み回路によって書き
込まれたデータが入っている。エントリさえ正しく行わ
れていれば、従来のシステムでは、上記のようなアドレ
ス指定機構（データの読取り回路および書込み回路を含
む）のエラーは検出されない。

読取りポインタおよび書込みポインタがバッファメモリ
が一杯であるかまたは空であるかを知らせる信号に関す
るオペレーションの一部として検査されることもある。

ポインタの検査回路に適用できる回路冗長性の技術はこ
れまでにも多数考え出されている。同様にして、読取り
回路および書込み回路にも冗長性を持たせることができ
る。しかしながら、このために回路が複雑になるので望
ましくない。

ところで、各記憶ロケーションごとに有効性ビットを１
つずつ割シ当てておき、書込みオペレーションの後はそ
のビットを”有効１にセットし読取シオペレーションの
後はそのビットを”無効”にセットするということも可
能である。同様にして、各記憶ロケーションハ読取りオ
ペレーションの後でクリアすることができる（またはそ
の記憶ロケーションに”無効“ビットを組み合わせて書
き込むことができる）。たとえば、ビットパターンを読
み取った後に、そのビットパターンを正しくないパリテ
ィと共に各記憶ロケーションに書き込むようにすること
ができる。その記憶ロケーションが読み取られるまでに
、別の書込みオペレーションによって有効なデータが書
き込まれていなければ、その読取シ時にはこれがパリテ
ィエラーとして報告される。しかしながら、この方法だ
と、以上のような余分の書込みオペレーションが介在す
るから、バッファメモリの動作が遅くなる。

〔発明が解決しようとする問題点〕

以上示したように、従来のバッファメモリシステムはデ
ータのエラーしか検出しないか、あるいは、それ以外の
エラーを検出するにしてもそのために回路が複雑になっ
たシ動作が遅くなったシするという欠点を持っている。

したがって本発明の目的は、データのエラーおよびそれ
以外のエラー（たとえばアドレス指定機構のエラー）の
両方を簡単に検出することのできるバッファメモリシス
テムを提供することにある。

〔問題点を解決するだめの手段〕

この目的を達成するため、複数の記憶ロケーションから
成るバッファメモリと、モジュロｍの書込みアドレスカ
ウンタと、記憶すべきデータワードに関するパリティビ
ットを生成する手段と、データワードお・よびパリティ
ビットを書込みアドレスカウンタの指定する記憶ロケー
ションに記憶する手段と、書込みオペレーションごとに
書込みアドレスカウンタを増分する手段と、モジュロｍ
の読取シアドレスカウンタと、該読取りアドレスカウン
タの指定する記憶ロケーションからデータワードを読み
取って読取りアドレスカウンタを増分する手段と、読取
りオペレーションでデータワードに関するパリティを検
査してエラーの有無を知らせる手段と、よ構成る、デー
タ処理システムにおけるデータワードの伝送を行うため
の本発明のバッファメモリシステムは、書込みアドレス
カウンタが奇数回めの循環であるか偶数回めの循環であ
るかを識別する手段と、奇数回めの循環の読取りの際に
は奇数パリティをチェックし、偶数回めの循環の読取り
の際には偶数パリティをチェックするようにデータワー
ドを処理する手段と、を有することを特徴とする。

〔作用〕

上記のようなバッファメモリシステムは、モジュロｍ（
ｍ＝２・）の書込みアドレスカウンタおよび読取りアド
レスカウンタの（ｎ＋１）番目のビットを利用すること
によって構成できる。これらのカウンタの（ｎ＋１）番
目のビットを従来のハリティ発生回路およびパリティチ
ェック回路で利用する。

たとえば、ｍ　＝　７とすると、各アドレスカウンタは
ｏｏｏ　　ｏｏｏｏから１１１　１１１１まで進む。（
ｎ＋１　）番目のビットすなわち８番目のビットを入れ
て表現すれば、これらのアドレスカウンタは初回はｏｏ
ｏｏ　　ｏｏｏｏから０１１１１１１１まで進み、次回
は１．０００　００００から１１１１　１１１１まで進
む。したがってバッファメモリを１回循環するたびにカ
ラ／りの（ｎ＋１）番目のビットが０から１または１か
らＯに切り換わる。すなわちこれらのカウンタの（ｎ＋
１）番目のビットは、バッファメモリの循環が偶数回め
であるか奇数回めであるかを示す１ビツトカウンタとし
て機能する。

実施例によれば、書込みアドレスカウンタの（ｎ＋１）
番目のビットを新たなパリティビット（実施例では書込
みバスパリティビットという）として用い、これと従来
のパリティビットとをＥＸＯＲしたものをバッファメモ
リに書き込む。読取りアドレスカウンタの場合も同様に
して、（ｎ＋１）番目のピットを新たなパリティビット
（実施例では読取シバスパリテイビットという）として
用い、これと従来のパリティビットとをＥＸＯＲしたも
のをパリティビットとして検査する。したがって、バッ
ファメモリを循環するたびに、すなわち、これらのカウ
ンタが循環するたびに、パリティは→偶数パリティ→奇
数パリティ→偶数パリティ→のように交互に変わる。

以下の実施例でこれを詳しく説明する。

〔実施例〕

バッファメモリシステム１２の説明（第１図）バッファ
メモリシステム１２は複数の記憶ロケーションから成る
メモリアレイ（バッファメモリともいう）１４、読取シ
アドレスカウンタ１６、書込みアドレスカウンタ１８、
アドレス指定されたロケーションに書き込まれるデータ
のためのレジスタ２２、記憶ロケーションから読み取ら
れたデータのためのレジスタ２５、レジスタ２２にデー
タと共に記憶されるパリティビットを生成するためのＥ
ＸＯＲ回路２７、およびメモリアレイから読み取られた
ワード中にエラーが検出されたかどうかを知らせるパリ
ティビットを生成するためのＥＸＯＲ回路３０を有する
。

書き込むべきデータは、送信側と接続されたバス３４を
介してバッファメモリシステム１２に入る。読み取られ
たデータは、受信側に接続されたバス３７を介してバッ
ファメモリシステム１２から出る。好適には、バッファ
メモリシステム１２は中央プロセッサメモリと、磁気記
録ディスクのような補助記憶装置との間に接続して、デ
ータをいずれの方向にも伝送できるようにバス３４およ
びバス３７を切シ換えるための手段を設ける。バス３４
およびバス３７の幅は補助記憶装置のものと同じにして
おくのがよい。バス３４およびバス３７とそれより幅の
広い主メモリのバスとの形式が異なるので、他の構成要
素はそれに合わせて変更する。

送信側からの書込みデータ（バス３４）は、好適には、
書込みデータパリティビット（ライン３９）を有する。

パリティが正しいかどうかをみるだめにバス３４および
ライン３９を検査する回路は第１図では省略した。同様
に、読取シデータ（バス３７）は読取シデータパリテイ
ビット（ライン４０）を有する。

アドレスカウンタ１６および１８はライン４１および４
２を介して”付勢”信号を受は取って、メモリアクセス
サイクルごとに進む（増分または減分）。従来と同様、
メモリアレイが一杯であるか、空できるか、または空で
ないかということを知らせるだめの手段と、読取りポイ
ンタが書込みポインタを越えて進むことのないようにす
るため手段とを設ける。

書込みおよび読取りアドレス指定 書込みアドレスカウンタ１８の下位ビットはメモリアレ
イ１４をアドレス指定するだめの通常のモジュロ２ｎカ
ウンタを構成する。メモリアレイ１４は、たとえば、１
２７個のアドレス指定可能な記憶ロケーションを有して
おり、書込みアドレスカウンタ１８が番号１からｎまで
のｎアドレスピット（書込みポインタ）を保持する。（
ｎ＋１）番目のピットはアドレス指定には使用しないが
、ＢＸＯＲ，回路２７の一方の入力である“書込みバス
パリティ１ビツト（ライン４４）として使用する。ＥＸ
ＯＲ回路２７は、書込みデータ用のレジスタ２２の従来
のパリティビット位置に入る書込みパリティ（ライン４
６）を発生する。

読取シアドレスカウンタ１６も書込みアドレスカウンタ
１８と同様なものである。読取シアドレスカウンタ１６
の下位ｎビットは待ち行列のフロントのところのワード
のアドレス（読取りポインタ）を形成する。ＥＸＯＲ回
路３０はレジスタ２５のパリティビット位置から従来の
読取シハリテイ（ライン４７）を受は取る。ＥＸＯＲ回
路３０は、もう一方の入力で、読取シアドレスカウンタ
１６の（ｎ＋ｔ）番目の”読取シバスパリテイ”ピット
（ライン５１）を受は取る。ＥＸＯＦＬ回路３０はこれ
らの信号から”読取りデータパリティ”ビット（ライン
４０）を発生する。後述するように、バッファメモリシ
ステム１２における以上のアドレス指定機構に障害がな
い限シは、バス３７およびライン４０はデータおよびパ
リティビットを受信する回路によって普通に処理される
。

２図） 第２図では、第１図のメモリアレイ１４を構成する記憶
ロケーションの１つを参照番号５６で表したが、それ以
外の参照番号は第１図のものと同じである。第２図で追
加して図示したのは、パリティ発生回路５７およびパリ
ティチェック回路５８である。・パリティ発生回路５７
は書込みデータに作用して書込みデータパリティビット
（ライン３９）を生成する。パリティチェック回路５８
はバス３７およびライン４０に接続する。パリティチェ
ック回路５８はバス３７の読取りデータおよびライン４
０の読取シデータパリテイに関するパリティを生成する
ＥＸＯ几ツリー回路６０を有する。後述するように、ア
ドレス指定機構に障害がある場合でも、パリティチェッ
ク回路５８は”エラー”信号（ライン６２）を発生する
。パリティ発生回路５７およびパリティチェック回路５
８は通常のデータ処理システムの一部である。

実施例の動作をわか夛易くするため、まず従来のデータ
チェック機構について簡単に説明しておく。書込みバス
ハリティビットおよび読取シバスパリテイビットならび
にＢＸＯＲ回路２７および３０のない従来のシステムで
は、書込みパリティは”書込みデータパリティ１と同じ
であり、読取シパリテイは“読取シデータパリテイ“と
同じである。読取シデータが書込みデータと異なると検
出された場合は、エラー信号が発生される。エラーが発
生しなかったときは、書込みデータ、メモリデータ、お
よび読取シデータは全て同じであるから、そのパリティ
も全て同じである。書込みデータパリティ（ライン３９
）は記憶ロケーション５６のビット位置Ｐに記憶される
。ＥＸＯＲツリー回路６０は、実際には、バス３７の８
ビツトの読取りデータに関するパリティを生成し、それ
を記憶ロケーション５６からのパリティビット（ライン
４０）と比較する。読取シデータのパリティと書込みデ
ータのパリティが異なるとき、すなわち記憶ロケーショ
ン５６のパリティビットが書込みデータの正しいパリテ
ィでないときは、エラー信号が発生される。以上のよう
に、従来のシステムでは、データのエラーのみが検出さ
れる。

本実施例のバッファメモリシステムにおいて、アドレス
指定機構が誤シなく動作すれば、ライン４４の書込みバ
スパリティはライン５１の読取りバスハリティと等しい
。書込みポインタおよび読取シボインタが偶数回めの循
環のときは、書込みバスハリティおよび読取りバスパリ
ティは共に０である。ビット値”０″はＥＸＯＲ回路に
は影響を与えないから、書込みパリティ（ライン４６）
は書込みデータパリティ（ライン３９）に等しく、読取
りパリティ（ライン４７）は読取シデータパリティ（５
イン４０）に等しい。したがってこの場合は、従来のデ
ータチェック機構と同じである。

同様に、奇数回めの循環のときは、書込みバスパリティ
および読取シバスパリテイは共に１である。

したがってＥＸＯＲ，回路２７は書込みデータパリティ
を反転し、ＥＸＯＲ回路３０は読取りデータパリティを
反転する。このように２つとも反転するから、もとのパ
リティが保存されパリティチェック回路５８はこれをエ
ラーとは検出しない。このようにアドレスカウンタの（
ｎ＋１）番目のビットが切シ換わるたびにシステムのパ
リティは奇数パリティおよび偶数パリティの両方が交互
に切り換わる。

ところで、書込みバスパリティと読取シバスパリテイが
等しくないときは、ＥＸＯＲ回路２７およびＥＸＯ几回
路３０の出力が異なる。したがってデータ経路上で１ビ
ツトの変更が存在し、パリティチェック回路５８でパリ
ティエラーが検出される。このようにして、本実施例の
バッファメモリシステムでは、データのエラーだけでな
くアドレス指定機構のエラーも検出できる。

書込みポインタはメモリアレイ１４に最後に書き込まれ
たワードのロケーションにとどまっており、読取シボイ
ンタは残りのワードが読み取られるにつれてこのロケー
ションに向かって進む。上記最後のワードが読み取られ
ると、読取りポインタおよび書込みポインタはメモリア
レイ１４の次の記憶ロケーションのところから始まる次
のデータ転送の開始の準備をする。

データ転送によってはこれと多少違ったものもある。Ｉ
１０装置が送信ユニットでプロセッサメモリが受信ユニ
ットであるような場合、Ｉ１０装置はプロセッサが必要
とするよりも多いデータを送ることがある。このような
状況では、送信側からの全てのデータがメモリプレイに
書き込まれるが、全てのデータを読み取る前にその読取
シオペレーションが停止する。読み取られなかったデー
タは事実上捨てられる。これらのポインタは、２つとも
決まった開始点にセットするか、または読取シボインタ
を書込みポインタに等しくセットするかの２つのやり方
でリセットされる。

本実施例では、読取シボインタの値を書込みポインタの
値に等しくセットするというやり方で両ポインタをリセ
ットする。このやり方は、バッファメモリが短いデータ
転送オペレーションを取り扱うときには極めて有効であ
る。これらのポインタを成る決まった位置にセットして
各々のデータ転送を始めるようなやシ方の場合は、読取
りアドレスカウンタ１６および書込みアドレスカウンタ
１８の各々の（ｎ＋１）番目のピットはデータ転送開始
時に常にＯ（または常に１）にセットする。

短いデータ転送でバッファメモリが一杯にならないとき
は、これらのカウンタの（ｎ＋１）番目のビットは変わ
らず、次回の転送は決まった値にリセットされた値のカ
ウンタで開始されることになる。この場合、バッファメ
モリが一杯にならないときに発生するエラーは検出され
ない。したがって短いデータ転送が幾つか連続して行わ
れても、エラーが検出されない場合がある。読取りポイ
ンタの値を書込みポインタの値に等しくするというリセ
ット方法にすれば、データ転送・の長さに関係なくメモ
リアレイが循環するたびに（ｎ＋ｘ）番目のビットが変
わる。従来と同様、電源投入時または通常のリセット時
もこれらのポインタがリセットされる。

他の実施例 前にも説明したようにメモリアレイには、普通、単一の
パリティビットを記憶する。メモリアレイ１４の幾つか
の記憶ロケーションで検出不可能な多重エラーが何らか
の障害によシ発生したときでも、２ｎ個の記憶ロケーシ
ョンの中には検出可能なエラーが１つぐらいはある。本
発明には、障害が発生したときにこれを検出するという
目的があり、さらに一般的にいえば、データ転送中どこ
かにエラーが発生したときにこれを検出するという目的
がある。エラーを検出すれば、たとえば同じようなバッ
ファを有する別の経路を介してデータを再送する等の適
切な処置をとることができる。

本発明の他の実施例によれば、書込みバスパリティ（ラ
イン４４）および書込みデータパリティ（ライン３９）
は別々に生成して別々に記憶する。

この場合、バッファメモリシステムはＥＸＯＲ回路２７
または３０を持たない。記憶ロケーション５６における
書込みデータパリティビットを普通に読取シデータパリ
テイのライン４０に出して、バスのデータを受は取るた
めに接続された回路でこのパリティを処理する。このバ
スでパリティエラーが検出されれば、それは従来のデー
タエラーを意味する（アドレス指定エラーではない）。

読取シオペレーションの際、ライン５１の読取りバスパ
リティビットと、既に記憶されている書込みバスパリテ
ィビットとを比較する。これで不一致があれば、それは
アドレス指定エラーを意味する。

バッファの幅は２バイトで、別々のアドレス指定回路を
有する２つのアレイとして実現する。通常どおり、各バ
イトごとにそれぞれデータパリティビット位置を設ける
。さらに、各バイトごとにそれぞれ書込みバスパリティ
ビット位置を設けて、書込４バスパリテイピツト（ライ
ン４４）を各アレイに記憶する。読取シオペレーション
の際には。

２つの書込みバスパリティビットおよび読取シバスパリ
テイピットに関する３つの比較がなされる。

アドレスカウンタ１６および１８のピット位置（ｎ＋１
）を、これまでとは少し違ったやシ方で使用して書込み
パリティビットおよび読取りバスハリティピットを生成
する。書込みアドレスカウンタの（ｎ＋１）番目のピッ
ト位置と比較器との間にＥＸＯＲ回路を接続し、読取り
アドレスカウンタの（ｎ＋１）番目のピット位置と比較
器との間にもう１つのＥＸＯＲ回路を接続する。ラッチ
を１つ設けてこのラッチの出力を上記ＥＸＯＲ回路の各
々の第２人力に接続する。ラッチがセットされていると
きは（ｎ＋１）番目のピットを反転するが、ラッチがリ
セットされているときはそれを反転しない。このように
してシステムのパリティを交互に切り換える（奇数パリ
ティおよび偶数パリティの切換え）。

以上の実施例では各メモリワードには単一のパリティビ
ットしか与えていないが、本発明の概念は、１メモリワ
ードに複数のパリティビットを設けるようにも拡張でき
ることは当業者には容易に理解できるであろう。１メモ
リワードに複数のパリティビットを設ければ、より複雑
なエラーが検出および訂正できるようになる。

〔発明の効果〕

以上説明したように本発明によれば、バッファメモリシ
ステムにおけるデータエラーおよびそれ以外のエラーを
簡単に検出することができる。

【図面の簡単な説明】

第１図は本発明のバッファメモリシステムの実施例を示
す図、第２図は実施例の動作を説明する図である。 出願人　　インターナショカル・ビジネス・マシーノズ
・コーポレーション代理人　弁理士　　頓　　　宮　　
　孝　　　−（外１名） エラー

Claims (1)

1. 【特許請求の範囲】 複数の記憶ロケーションから成るバッファメモリと、モ
   ジユロｍの書込みアドレスカウンタと、記憶すべきデー
   タワードに関するパリティビットを生成する手段と、デ
   ータワードおよびパリティビットを前記書込みアドレス
   カウンタの指定する記憶ロケーションに記憶する手段と
   、書込みオペレーションごとに前記書込みアドレスカウ
   ンタを増分する手段と、モジユロｍの読取りアドレスカ
   ウンタと、該読取りアドレスカウンタの指定する記憶ロ
   ケーションからデータワードを読み取つて前記読取りア
   ドレスカウンタを増分する手段と、読取りオペレーショ
   ンでデータワードに関するパリティを検査してエラーの
   有無を知らせる手段と、より成る、データ処理システム
   におけるデータワードの伝送を行うためのバッファメモ
   リシステムであつて、 （ａ）前記書込みアドレスカウンタが奇数回めの循環で
   あるか偶数回めの循環であるかを識別する手段と、 （ｂ）奇数回めの循環の読取りの際には奇数パリティを
   チェックし、偶数回めの循環の読取りの際には偶数パリ
   ティをチェックするようにデータワードを処理する手段
   と、 を有することを特徴とするバッファメモリシステム。