JPH11102325A - メモリ監視方式 - Google Patents
メモリ監視方式Info
- Publication number
- JPH11102325A JPH11102325A JP27986897A JP27986897A JPH11102325A JP H11102325 A JPH11102325 A JP H11102325A JP 27986897 A JP27986897 A JP 27986897A JP 27986897 A JP27986897 A JP 27986897A JP H11102325 A JPH11102325 A JP H11102325A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- storage memory
- address storage
- chain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】メモリのパリティチェック以外に、その他の動
作異状状態を監視して高信頼性を実現するメモリ監視方
式を提供する。 【解決手段】データ格納メモリ１０、アドレス格納メモ
リ２０、空アドレス格納メモリ３０のパリティ挿入部１
１、２１、３１とパリティ異常検出部１２、２３、３２
に加えて使用マップ監視部４０、未使用マップ監視部５
０及びサーチ監視部６０を設けチェーン毎のアドレス複
合、アドレス消失、異状チェーン発生を検出する。
作異状状態を監視して高信頼性を実現するメモリ監視方
式を提供する。 【解決手段】データ格納メモリ１０、アドレス格納メモ
リ２０、空アドレス格納メモリ３０のパリティ挿入部１
１、２１、３１とパリティ異常検出部１２、２３、３２
に加えて使用マップ監視部４０、未使用マップ監視部５
０及びサーチ監視部６０を設けチェーン毎のアドレス複
合、アドレス消失、異状チェーン発生を検出する。
Description
【０００１】
【発明の属する技術分野】本発明はメモリ監視方式に関
し、特に、非同期転送モード（ＡＴＭ）のデジタルデー
タ伝送装置に使用するのに好適なメモリ監視方式に関す
る。
し、特に、非同期転送モード（ＡＴＭ）のデジタルデー
タ伝送装置に使用するのに好適なメモリ監視方式に関す
る。
【０００２】
【従来の技術】ＡＴＭ伝送で使用される共通バッファ型
スイッチ方式の１つにリンクドリスト方式がある。この
共通バッファ型スイッチ方式は、全ての出力ポートでバ
ッファメモリを完全に共有するスイッチ方式である。こ
の方式は、要求されるセル損失特性に対して必要なバッ
ファ量が小さくてよい反面、ハードウェア構成が複雑に
なり、しかも異常状態の検出及び復旧が難しいという欠
点を有する。
スイッチ方式の１つにリンクドリスト方式がある。この
共通バッファ型スイッチ方式は、全ての出力ポートでバ
ッファメモリを完全に共有するスイッチ方式である。こ
の方式は、要求されるセル損失特性に対して必要なバッ
ファ量が小さくてよい反面、ハードウェア構成が複雑に
なり、しかも異常状態の検出及び復旧が難しいという欠
点を有する。
【０００３】また、このリンクドリスト方式は、図７に
ブロック図で示す如き構成を有する。即ち、データ格納
メモリ１０、アドレス格納メモリ２０及び空アドレス格
納メモリ３０の３つのメモリを有する。このデータ格納
メモリ１０には、入力データがパリティ挿入部１１を介
して入力され、更にパリティ異常検出部１２を介して出
力データを出力する。また、アドレス格納メモリ２０に
は、パリティ挿入部２１を介して入力データが入力さ
れ、書込みレジスタ２２を介して書込みアドレスが設定
される。出力データは、パリティ異常検出部２３を介し
て出力され、読出しレジスタ２４から読出しアドレスに
入力される。更に、空アドレス格納メモリ３０には、読
出しレジスタ２４の出力がデータ格納メモリ１０への読
出しアドレスと共にパリティ挿入部３１を介して入力デ
ータとして入力される。また、出力データは、パリティ
異常検出部３２を介して出力され、書込みレジスタ２２
及びアドレス格納メモリ２０への入力データとなる。
ブロック図で示す如き構成を有する。即ち、データ格納
メモリ１０、アドレス格納メモリ２０及び空アドレス格
納メモリ３０の３つのメモリを有する。このデータ格納
メモリ１０には、入力データがパリティ挿入部１１を介
して入力され、更にパリティ異常検出部１２を介して出
力データを出力する。また、アドレス格納メモリ２０に
は、パリティ挿入部２１を介して入力データが入力さ
れ、書込みレジスタ２２を介して書込みアドレスが設定
される。出力データは、パリティ異常検出部２３を介し
て出力され、読出しレジスタ２４から読出しアドレスに
入力される。更に、空アドレス格納メモリ３０には、読
出しレジスタ２４の出力がデータ格納メモリ１０への読
出しアドレスと共にパリティ挿入部３１を介して入力デ
ータとして入力される。また、出力データは、パリティ
異常検出部３２を介して出力され、書込みレジスタ２２
及びアドレス格納メモリ２０への入力データとなる。
【０００４】図７の構成を有するリンクドリスト方式で
は、各キュー毎にチェーンを構成する共有バッファ型ア
ドレス制御方式の１つである。各キューは、アドレス格
納メモリ２０と各キュー毎の書込レジスタ２２及び読出
しレジスタ２４により構成されるリンクドリスト方式で
制御される。入力されるセルデータは、選択された該当
するキューに対応する書込みレジスタの保持するアドレ
スで、データ格納メモリに書込まれる。このとき、同時
にアドレス格納メモリ２０は、書込みレジスタ２２の保
持しているアドレス（次の書込みに使用）にデータ格納
メモリ１０から読出されたデータ格納メモリ１０の空ア
ドレスを空アドレス格納メモリ３０に書込む。
は、各キュー毎にチェーンを構成する共有バッファ型ア
ドレス制御方式の１つである。各キューは、アドレス格
納メモリ２０と各キュー毎の書込レジスタ２２及び読出
しレジスタ２４により構成されるリンクドリスト方式で
制御される。入力されるセルデータは、選択された該当
するキューに対応する書込みレジスタの保持するアドレ
スで、データ格納メモリに書込まれる。このとき、同時
にアドレス格納メモリ２０は、書込みレジスタ２２の保
持しているアドレス（次の書込みに使用）にデータ格納
メモリ１０から読出されたデータ格納メモリ１０の空ア
ドレスを空アドレス格納メモリ３０に書込む。
【０００５】セルデータは、該当のキューに対応する読
出しレジスタ２４が保持するアドレスで読出される。こ
のとき同時にアドレス格納メモリ２０は、読出しレジス
タ２４の保持しているアドレスで（次の読出しで使用す
る為の）アドレス格納メモリ２０及びデータ格納メモリ
１０のアドレスを読出す。各キューは、アドレス格納メ
モリ２０に保持されているアドレスによりチェーンを組
むことで構成される。
出しレジスタ２４が保持するアドレスで読出される。こ
のとき同時にアドレス格納メモリ２０は、読出しレジス
タ２４の保持しているアドレスで（次の読出しで使用す
る為の）アドレス格納メモリ２０及びデータ格納メモリ
１０のアドレスを読出す。各キューは、アドレス格納メ
モリ２０に保持されているアドレスによりチェーンを組
むことで構成される。
【０００６】アドレス格納メモリ２０内で、データ格納
メモリ１０のアドレスとアドレス格納メモリ２０のアド
レスをリンクさせて保持することにより、データ格納メ
モリ１０のアドレスを管理している。また、アドレス格
納メモリ２０の空アドレスについても、空アドレス格納
メモリ３０内でチェーンを組むことで管理を行ってい
る。
メモリ１０のアドレスとアドレス格納メモリ２０のアド
レスをリンクさせて保持することにより、データ格納メ
モリ１０のアドレスを管理している。また、アドレス格
納メモリ２０の空アドレスについても、空アドレス格納
メモリ３０内でチェーンを組むことで管理を行ってい
る。
【０００７】図７のリンクドリスト方式の共有バッファ
型スイッチにおけるメモリの監視は、メモリ１０、２
０、３０の入力側のパリティ挿入部１１、２１、３１に
パリティを挿入し、メモリの出力側のパリティ異常検出
部１２、２３、３２においてそれらパリティの異常を検
出することにより、メモリ１０、２０、３０のリード
（読出し）・ライト（書込み）異常を検出するよう動作
する。
型スイッチにおけるメモリの監視は、メモリ１０、２
０、３０の入力側のパリティ挿入部１１、２１、３１に
パリティを挿入し、メモリの出力側のパリティ異常検出
部１２、２３、３２においてそれらパリティの異常を検
出することにより、メモリ１０、２０、３０のリード
（読出し）・ライト（書込み）異常を検出するよう動作
する。
【０００８】
【発明が解決しようとする課題】上述した従来のリンク
ドリスト方式の共有バッファ型スイッチにおけるメモリ
の監視は、メモリの入力側でパリティを挿入し、出力側
でパリティ異常を検出するという一般的なパリティチェ
ックのみしか行っていなかった。しかし、この従来のメ
モリ監視方式ではメモリのリード・ライト異常を検出す
るのみであり、チェーン毎のアドレス複合、アドレス消
失及び異常チェーンを検出することができず、メモリ全
体の監視には不十分であるという問題があった。
ドリスト方式の共有バッファ型スイッチにおけるメモリ
の監視は、メモリの入力側でパリティを挿入し、出力側
でパリティ異常を検出するという一般的なパリティチェ
ックのみしか行っていなかった。しかし、この従来のメ
モリ監視方式ではメモリのリード・ライト異常を検出す
るのみであり、チェーン毎のアドレス複合、アドレス消
失及び異常チェーンを検出することができず、メモリ全
体の監視には不十分であるという問題があった。
【０００９】従って、本発明の目的は、メモリのリード
・ライト異常を検出するパリティチェックに加え、各チ
ェーンとアドレス状況を監視することにより、チェーン
毎のアドレス複合、アドレス消失及び異常チェーン発生
が検出可能なメモリ監視方式を提供することである。
・ライト異常を検出するパリティチェックに加え、各チ
ェーンとアドレス状況を監視することにより、チェーン
毎のアドレス複合、アドレス消失及び異常チェーン発生
が検出可能なメモリ監視方式を提供することである。
【００１０】
【課題を解決するための手段】前述の課題を解決するた
め、本発明によるメモリ監視方式は、メモリにパリティ
挿入部を介してデータを入力し、前記メモリの出力デー
タのパリティ異常を検出するパリティ異常検出部を有す
るメモリ監視方式において、前記メモリの空アドレスの
状況を監視する未使用マップ監視部を備える。
め、本発明によるメモリ監視方式は、メモリにパリティ
挿入部を介してデータを入力し、前記メモリの出力デー
タのパリティ異常を検出するパリティ異常検出部を有す
るメモリ監視方式において、前記メモリの空アドレスの
状況を監視する未使用マップ監視部を備える。
【００１１】ここで、各チェーンで使用しているアドレ
スの状況を監視する使用マップ監視部を更に備え、前記
メモリは、データ格納メモリと、アドレス格納メモリ
と、空アドレス格納メモリとを有し、前記アドレス格納
メモリと前記空アドレス格納メモリの内容を各チェーン
毎にサーチするサーチ監視部を備える。
スの状況を監視する使用マップ監視部を更に備え、前記
メモリは、データ格納メモリと、アドレス格納メモリ
と、空アドレス格納メモリとを有し、前記アドレス格納
メモリと前記空アドレス格納メモリの内容を各チェーン
毎にサーチするサーチ監視部を備える。
【００１２】また、本発明の他の態様によるメモリ監視
方式は、夫々データ入力側にパリティ挿入部及びデータ
出力側にパリティ異常検出部を有するデータ格納メモ
リ、アドレス格納メモリ及び空アドレス格納メモリを有
するメモリ監視方式において、前記アドレス格納メモリ
の書込みアドレス及び読出しアドレス間に接続された使
用マップ監視部と、前記空アドレス格納メモリの入出力
間に接続された未使用マップ監視部と、前記アドレス格
納メモリ及び前記空アドレス格納メモリに接続されたサ
ーチ監視部とを備える。
方式は、夫々データ入力側にパリティ挿入部及びデータ
出力側にパリティ異常検出部を有するデータ格納メモ
リ、アドレス格納メモリ及び空アドレス格納メモリを有
するメモリ監視方式において、前記アドレス格納メモリ
の書込みアドレス及び読出しアドレス間に接続された使
用マップ監視部と、前記空アドレス格納メモリの入出力
間に接続された未使用マップ監視部と、前記アドレス格
納メモリ及び前記空アドレス格納メモリに接続されたサ
ーチ監視部とを備える。
【００１３】
【発明の実施の形態】以下、本発明のメモリ監視方式の
好適実施形態を添付図、特に図１乃至図６を参照して詳
細に説明する。尚、上述した図７のメモリ監視方式の構
成素子と対応する素子には同じ参照符号を使用してい
る。
好適実施形態を添付図、特に図１乃至図６を参照して詳
細に説明する。尚、上述した図７のメモリ監視方式の構
成素子と対応する素子には同じ参照符号を使用してい
る。
【００１４】図１は、本発明によるメモリ監視方式の好
適実施形態の構成を示すブロック図である。図７と対比
すると明らかな如く、図１に示す本発明のメモリ監視方
式もデータ格納メモリ１０、パリティ挿入部１１、パリ
ティ異常検出部１２、アドレス格納メモリ２０、パリテ
ィ挿入部２１、パリティ異常検出部２３、書込みレジス
タ２２、読出しレジスタ２４、空アドレス格納メモリ３
０、パリティ挿入部３１及びパリティ異常検出部３２を
備える点で図７の従来のメモリ監視方式と同様である。
適実施形態の構成を示すブロック図である。図７と対比
すると明らかな如く、図１に示す本発明のメモリ監視方
式もデータ格納メモリ１０、パリティ挿入部１１、パリ
ティ異常検出部１２、アドレス格納メモリ２０、パリテ
ィ挿入部２１、パリティ異常検出部２３、書込みレジス
タ２２、読出しレジスタ２４、空アドレス格納メモリ３
０、パリティ挿入部３１及びパリティ異常検出部３２を
備える点で図７の従来のメモリ監視方式と同様である。
【００１５】しかし、図１に示す本発明のメモリ監視方
式にあっては使用マップ監視部４０、未使用マップ監視
部５０及びサーチ監視部６０を備える点で従来のメモリ
監視方式と異なる。使用マップ監視部４０は、アドレス
格納メモリ２０の書込みアドレス端と読出しアドレス端
間に接続され、各チェーンで使用しているアドレスの状
況を監視することにより、アドレス格納メモリ２０での
アドレス複合を検出する。
式にあっては使用マップ監視部４０、未使用マップ監視
部５０及びサーチ監視部６０を備える点で従来のメモリ
監視方式と異なる。使用マップ監視部４０は、アドレス
格納メモリ２０の書込みアドレス端と読出しアドレス端
間に接続され、各チェーンで使用しているアドレスの状
況を監視することにより、アドレス格納メモリ２０での
アドレス複合を検出する。
【００１６】また、未使用マップ監視部５０は、空アド
レス格納メモリ３０の入出力側に接続され、空アドレス
の状況を監視することにより、空アドレスチェーンのア
ドレス複合を検出する。更に、サーチ監視部６０は、空
アドレス格納メモリ３０とアドレス格納メモリ２０とに
接続され、これら両メモリ２０、３０の内容を各チェー
ン毎にサーチすることにより、各チェーンとアドレスの
状況を監視し、各チェーン毎のアドレス複合、アドレス
消失及び異常チェーン発生を検出する。
レス格納メモリ３０の入出力側に接続され、空アドレス
の状況を監視することにより、空アドレスチェーンのア
ドレス複合を検出する。更に、サーチ監視部６０は、空
アドレス格納メモリ３０とアドレス格納メモリ２０とに
接続され、これら両メモリ２０、３０の内容を各チェー
ン毎にサーチすることにより、各チェーンとアドレスの
状況を監視し、各チェーン毎のアドレス複合、アドレス
消失及び異常チェーン発生を検出する。
【００１７】次に、図１に示した本発明のメモリ監視方
式の動作を図２乃至図６を参照して以下に説明する。
式の動作を図２乃至図６を参照して以下に説明する。
【００１８】先ず、図２は４ビットアドレスＡＢＣＤの
未使用マップのマトリクステーブルの例を示す表図であ
る。未使用マップ監視部５０では、空アドレス格納メモ
リ３０の書込み及び読出しに関してマトリクステーブル
（未使用マップ）を監視する。このマトリクステーブル
は、初期状態を図２（Ａ）に示す如く（ａ１１"１"）と
し、任意のアドレスが空アドレス格納メモリ３０に書込
まれるときは、その未使用マップの該当アドレスに”
０”（未使用）を書込む。また、空アドレス格納メモリ
３０から読出されるときは”１”（使用）を書込む。
未使用マップのマトリクステーブルの例を示す表図であ
る。未使用マップ監視部５０では、空アドレス格納メモ
リ３０の書込み及び読出しに関してマトリクステーブル
（未使用マップ）を監視する。このマトリクステーブル
は、初期状態を図２（Ａ）に示す如く（ａ１１"１"）と
し、任意のアドレスが空アドレス格納メモリ３０に書込
まれるときは、その未使用マップの該当アドレスに”
０”（未使用）を書込む。また、空アドレス格納メモリ
３０から読出されるときは”１”（使用）を書込む。
【００１９】ここで、この未使用マップへの正常時の書
込みは、必ず”０"（未使用）を書込もうとする該当ア
ドレスはその時点で”１"（使用）であり、逆に”１"
（使用）を書込もうとする該当アドレスはその時点で"
０"（未使用）である。従って、それ以外の状態（”０"
（未使用）若しくは"１"（使用）の重複書込み）となっ
た場合には、図２（Ｄ）及び（Ｅ）に示す如く異常発生
となる。そこで、未使用マップ監視部５０は、異常発生
出力を出す。尚、図２（Ｂ）及び（Ｃ）は正常状態を示
す。
込みは、必ず”０"（未使用）を書込もうとする該当ア
ドレスはその時点で”１"（使用）であり、逆に”１"
（使用）を書込もうとする該当アドレスはその時点で"
０"（未使用）である。従って、それ以外の状態（”０"
（未使用）若しくは"１"（使用）の重複書込み）となっ
た場合には、図２（Ｄ）及び（Ｅ）に示す如く異常発生
となる。そこで、未使用マップ監視部５０は、異常発生
出力を出す。尚、図２（Ｂ）及び（Ｃ）は正常状態を示
す。
【００２０】次に、図３は４ビットアドレス”ＥＦＧ
Ｈ”の使用マップのマトリクステーブルの例を示す表図
である。使用マップ監視部４０は、アドレス格納メモリ
２０の書込み及び読出しに関してマトリクステーブル
（使用マップ）を監視する。このマトリクステーブル
は、初期状態を図３（Ａ）に示す如く（ａ１１"０"）と
し、任意のアドレスがアドレス格納メモリ２０へ書込ま
れるときは、その使用マップの該当アドレスに"１"（使
用）を書込み、アドレス格納メモリ２０から読出される
ときには"０”（未使用）を書込む。
Ｈ”の使用マップのマトリクステーブルの例を示す表図
である。使用マップ監視部４０は、アドレス格納メモリ
２０の書込み及び読出しに関してマトリクステーブル
（使用マップ）を監視する。このマトリクステーブル
は、初期状態を図３（Ａ）に示す如く（ａ１１"０"）と
し、任意のアドレスがアドレス格納メモリ２０へ書込ま
れるときは、その使用マップの該当アドレスに"１"（使
用）を書込み、アドレス格納メモリ２０から読出される
ときには"０”（未使用）を書込む。
【００２１】ここで、図３（Ｂ）及び（Ｃ）に示す正常
時の書込みは、必ず"１"（使用）を書込もうとする該当
アドレスはその時点で"０"（未使用）であり、反対に"
０"（未使用）を書込もうとする該当アドレスはその時
点で"１"（使用）である。従って、それ以外の状態、即
ち重複書込みの場合は図３（Ｄ）、（Ｅ）に示す如く異
常発生となり、使用マップ監視部４０から異常発生信号
を出力する。
時の書込みは、必ず"１"（使用）を書込もうとする該当
アドレスはその時点で"０"（未使用）であり、反対に"
０"（未使用）を書込もうとする該当アドレスはその時
点で"１"（使用）である。従って、それ以外の状態、即
ち重複書込みの場合は図３（Ｄ）、（Ｅ）に示す如く異
常発生となり、使用マップ監視部４０から異常発生信号
を出力する。
【００２２】次に、図４〜６を参照してサーチ監視部６
０の構成を説明する。尚、図４に４ビットアドレスの場
合のサーチ監視部６０の動作説明表図を、図５にサーチ
監視部６０の詳細構成図を、図６にサーチ監視部６０の
シーケンス図を示す。
０の構成を説明する。尚、図４に４ビットアドレスの場
合のサーチ監視部６０の動作説明表図を、図５にサーチ
監視部６０の詳細構成図を、図６にサーチ監視部６０の
シーケンス図を示す。
【００２３】先ず、図５を参照してサーチ監視部６０の
構成を説明する。読出しアドレス信号とキュー"ａ"、"
ｂ"及び"ｎ"の信号を受けるセレクタ（ＳＥＬ）７０
ａ、７０ｂ、・・・・７０ｎ、その出力側に接続されるキャ
ッシュレジスタ７１ａ−７１ｂ、７２ａ−７２ｂ、７３
ａ−７３ｂ、空アドレス信号を受けるキャッシュレジス
タ７４ａ−７４ｂ、これらキャッシュレジスタ７１−７
４に夫々接続された排他ＯＲ回路（ＥＸＯＲ）７５、７
６、７７、７８及びこれらＥＸＯＲ７５−７８に接続制
御されるキュー／ポートセレクタコントロール８０を有
する。
構成を説明する。読出しアドレス信号とキュー"ａ"、"
ｂ"及び"ｎ"の信号を受けるセレクタ（ＳＥＬ）７０
ａ、７０ｂ、・・・・７０ｎ、その出力側に接続されるキャ
ッシュレジスタ７１ａ−７１ｂ、７２ａ−７２ｂ、７３
ａ−７３ｂ、空アドレス信号を受けるキャッシュレジス
タ７４ａ−７４ｂ、これらキャッシュレジスタ７１−７
４に夫々接続された排他ＯＲ回路（ＥＸＯＲ）７５、７
６、７７、７８及びこれらＥＸＯＲ７５−７８に接続制
御されるキュー／ポートセレクタコントロール８０を有
する。
【００２４】更に、キャッシュレジスタ７１ａ、７２
ａ、７３ａ、７４ａの出力はＳＥＬ８１に入力され、出
力信号はキュー／ポートＳＥＬコントロール８０の出力
で制御されるＳＥＬ８２を有する。このＳＥＬ８２は空
読アドレスを出力すると共にアドレス格納メモリ使用状
況マップ８３を介して異常発生を発生する。
ａ、７３ａ、７４ａの出力はＳＥＬ８１に入力され、出
力信号はキュー／ポートＳＥＬコントロール８０の出力
で制御されるＳＥＬ８２を有する。このＳＥＬ８２は空
読アドレスを出力すると共にアドレス格納メモリ使用状
況マップ８３を介して異常発生を発生する。
【００２５】サーチ監視部６０の動作を説明すると、図
６に示す如くステップ９０でサーチ監視部６０のサーチ
動作が開始する。次に、ステップ９１では、ある時刻に
おけるアドレス格納メモリ２０内部の全ての状態を監視
する為に、先ず、全てのキュー（ａ、ｂ、ｎ）に対して
書込レジスタ２２から先頭アドレス情報 ＴＯＰ ＡＤＲ
を、読出レジスタ２４から末尾アドレス情報 ＥＮＤ Ａ
ＤＲを夫々キャッシュレジスタ７１−７４に取り込む。
６に示す如くステップ９０でサーチ監視部６０のサーチ
動作が開始する。次に、ステップ９１では、ある時刻に
おけるアドレス格納メモリ２０内部の全ての状態を監視
する為に、先ず、全てのキュー（ａ、ｂ、ｎ）に対して
書込レジスタ２２から先頭アドレス情報 ＴＯＰ ＡＤＲ
を、読出レジスタ２４から末尾アドレス情報 ＥＮＤ Ａ
ＤＲを夫々キャッシュレジスタ７１−７４に取り込む。
【００２６】以下、ステップ９２乃至９８において、実
動時間と空時間を利用して、アドレス格納メモリ２０の
キュー"ａ"の先頭アドレスから末尾アドレス、キュー"
ｂ"の先頭アドレスから末尾アドレス、キュー"ｎ"の先
頭アドレスから末尾アドレスまでを各キュー毎のアドレ
スチェーンに従って順番に読出す（サーチする）。ま
た、空アドレス格納メモリ３０の内容も全て空アドレス
チェーンに従って読出す（ステップ９５）。これら読出
したアドレス情報（使用アドレス及び未使用アドレス情
報）をもとにデータ格納メモリ１０の使用状況マップを
作成する（ステップ９６）。
動時間と空時間を利用して、アドレス格納メモリ２０の
キュー"ａ"の先頭アドレスから末尾アドレス、キュー"
ｂ"の先頭アドレスから末尾アドレス、キュー"ｎ"の先
頭アドレスから末尾アドレスまでを各キュー毎のアドレ
スチェーンに従って順番に読出す（サーチする）。ま
た、空アドレス格納メモリ３０の内容も全て空アドレス
チェーンに従って読出す（ステップ９５）。これら読出
したアドレス情報（使用アドレス及び未使用アドレス情
報）をもとにデータ格納メモリ１０の使用状況マップを
作成する（ステップ９６）。
【００２７】上述したサーチが全て終了した時点で、マ
ップの内容を１つずつ読出して個々のアドレスの状況を
調べ、全てのアドレスに関して、１回も読出していない
アドレス（アドレス消失）や、重複して読出されたアド
レス（各チェーンでのアドレス複合）を検出して異常発
生信号を発生する（ステップ９７）。
ップの内容を１つずつ読出して個々のアドレスの状況を
調べ、全てのアドレスに関して、１回も読出していない
アドレス（アドレス消失）や、重複して読出されたアド
レス（各チェーンでのアドレス複合）を検出して異常発
生信号を発生する（ステップ９７）。
【００２８】図４は、上述した動作を説明する為の表図
である。（Ａ）はデータ格納メモリ１０の使用状況マッ
プを示す。（Ｂ）乃至（Ｄ）は上述した各キュー"
ａ"、"ｂ"及び"ｎ"毎のアドレスチェーンのサーチ順番
を示す。（Ｅ）は空アドレス格納メモリの空アドレスチ
ェーンを示す。
である。（Ａ）はデータ格納メモリ１０の使用状況マッ
プを示す。（Ｂ）乃至（Ｄ）は上述した各キュー"
ａ"、"ｂ"及び"ｎ"毎のアドレスチェーンのサーチ順番
を示す。（Ｅ）は空アドレス格納メモリの空アドレスチ
ェーンを示す。
【００２９】上述の如く、本発明のメモリ監視方式で
は、使用マップ監視部４０、未使用マップ監視部５０及
びサーチ監視部６０を用いアドレスを監視する。未使用
マップ監視部５０及び使用メモリ監視部４０では、夫々
空アドレス格納メモリ３０及びアドレス格納メモリ２０
の個別の該当アドレスへの重複書込み・読出し（異状状
態）を瞬時に検出することが可能になる。また、サーチ
監視部６０においては、アドレス格納メモリ２０と空ア
ドレス格納メモリ３０間のアドレスの矛盾（アドレス消
失やチェーンでのアドレス複合）を検出することが可能
になる。
は、使用マップ監視部４０、未使用マップ監視部５０及
びサーチ監視部６０を用いアドレスを監視する。未使用
マップ監視部５０及び使用メモリ監視部４０では、夫々
空アドレス格納メモリ３０及びアドレス格納メモリ２０
の個別の該当アドレスへの重複書込み・読出し（異状状
態）を瞬時に検出することが可能になる。また、サーチ
監視部６０においては、アドレス格納メモリ２０と空ア
ドレス格納メモリ３０間のアドレスの矛盾（アドレス消
失やチェーンでのアドレス複合）を検出することが可能
になる。
【００３０】
【発明の効果】上述の説明から理解される如く、本発明
のメモリ監視方式によると、従来のパリティ異常検出の
みならず、未使用マップ監視部、使用マップ監視部及び
サーチ監視部を設けることにより、一層高信頼性のメモ
リ監視を行うことが可能である。即ち、アドレスへの重
複書込み・読出しや、アドレス消失及びチェーンでのア
ドレス複合を瞬時に検出することが可能である。
のメモリ監視方式によると、従来のパリティ異常検出の
みならず、未使用マップ監視部、使用マップ監視部及び
サーチ監視部を設けることにより、一層高信頼性のメモ
リ監視を行うことが可能である。即ち、アドレスへの重
複書込み・読出しや、アドレス消失及びチェーンでのア
ドレス複合を瞬時に検出することが可能である。
【図１】本発明によるメモリ監視方式の好適実施例のブ
ロック図である。
ロック図である。
【図２】４ビットアドレス"ＡＢＣＤ"の未使用マップの
マトリクステーブルの例を示す表図である。
マトリクステーブルの例を示す表図である。
【図３】４ビットアドレス"ＥＦＧＨ"の使用マップのマ
トリクステーブルの例を示す表図である。
トリクステーブルの例を示す表図である。
【図４】本発明のサーチ監視部の動作説明用表図であ
る。
る。
【図５】本発明のサーチ監視部の構成を示すブロック図
である。
である。
【図６】本発明のサーチ監視部の動作シーケンス図であ
る。
る。
【図７】従来のメモリ監視方式の構成を示すブロック図
である。
である。
１０ データ格納メモリ ２０ アドレス格納メモリ ３０ 空アドレス格納メモリ ４０ 使用マップ監視部 ５０ 未使用マップ監視部 ６０ サーチ監視部 １１、２１、３１ パリティ挿入部 １２、２３、３２ パリティ異常検出部
Claims (5)
- 【請求項１】メモリにパリティ挿入部を介してデータを
入力し、前記メモリの出力データのパリティ異常を検出
するパリティ異常検出部を有するメモリ監視方式におい
て、 前記メモリの空アドレスの状況を監視する未使用マップ
監視部を備えることを特徴とするメモリ監視方式。 - 【請求項２】各チェーンで使用しているアドレスの状況
を監視する使用マップ監視部を更に備えることを特徴と
する請求項１のメモリ監視方式。 - 【請求項３】前記メモリは、データ格納メモリと、アド
レス格納メモリと、空アドレス格納メモリとを有するこ
とを特徴とする請求項１又は２のメモリ監視方式。 - 【請求項４】前記アドレス格納メモリと前記空アドレス
格納メモリの内容を各チェーン毎にサーチするサーチ監
視部を備えることを特徴とする請求項３のメモリ監視方
式。 - 【請求項５】夫々データ入力側にパリティ挿入部及びデ
ータ出力側にパリティ異常検出部を有するデータ格納メ
モリ、アドレス格納メモリ及び空アドレス格納メモリを
有するメモリ監視方式において、 前記アドレス格納メモリの書込みアドレス及び読出しア
ドレス間に接続された使用マップ監視部と、 前記空アドレス格納メモリの入出力間に接続された未使
用マップ監視部と、 前記アドレス格納メモリ及び前記空アドレス格納メモリ
に接続されたサーチ監視部とを備えることを特徴とする
メモリ監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27986897A JPH11102325A (ja) | 1997-09-26 | 1997-09-26 | メモリ監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27986897A JPH11102325A (ja) | 1997-09-26 | 1997-09-26 | メモリ監視方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11102325A true JPH11102325A (ja) | 1999-04-13 |
Family
ID=17617073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27986897A Pending JPH11102325A (ja) | 1997-09-26 | 1997-09-26 | メモリ監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11102325A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8065450B2 (en) | 2006-12-26 | 2011-11-22 | Fujitsu Limited | Frame transfer method and device |
| WO2012144041A1 (ja) * | 2011-04-20 | 2012-10-26 | 富士通株式会社 | 中継装置、及び復旧方法 |
| JP2014192641A (ja) * | 2013-03-26 | 2014-10-06 | Fujitsu Ltd | データ処理装置及びデータ処理方法 |
-
1997
- 1997-09-26 JP JP27986897A patent/JPH11102325A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8065450B2 (en) | 2006-12-26 | 2011-11-22 | Fujitsu Limited | Frame transfer method and device |
| WO2012144041A1 (ja) * | 2011-04-20 | 2012-10-26 | 富士通株式会社 | 中継装置、及び復旧方法 |
| JP5585725B2 (ja) * | 2011-04-20 | 2014-09-10 | 富士通株式会社 | 中継装置、及び復旧方法 |
| US9465701B2 (en) | 2011-04-20 | 2016-10-11 | Fujitsu Limited | Relay device and recovery method |
| JP2014192641A (ja) * | 2013-03-26 | 2014-10-06 | Fujitsu Ltd | データ処理装置及びデータ処理方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5452429A (en) | Error correction code on add-on cards for writing portions of data words | |
| US5321706A (en) | Method and apparatus for checking the address and contents of a memory array | |
| US5886930A (en) | Bit interleaving in a memory which uses multi-bit DRAMs | |
| WO1987006737A1 (en) | Specialized parity detection system for wide memory structure | |
| US5434871A (en) | Continuous embedded parity checking for error detection in memory structures | |
| JPH11102325A (ja) | メモリ監視方式 | |
| JPH09330274A (ja) | ダイナミックｒａｍ内のパリティ検査論理回路用装置及び方法 | |
| US7246300B1 (en) | Sequential flow-control and FIFO memory devices having error detection and correction capability with diagnostic bit generation | |
| JPH07321795A (ja) | バッファアドレス管理方法 | |
| JP2000065904A (ja) | 半導体試験装置 | |
| JP2949984B2 (ja) | メモリ監視回路 | |
| JPH1027115A (ja) | コンピュータシステムの障害情報採取回路 | |
| JP2744298B2 (ja) | バッファ制御用計数回路の障害検出方式 | |
| JPH1065674A (ja) | Ａｔｍスイッチ | |
| JPH0561777A (ja) | 記憶制御回路 | |
| JP2639360B2 (ja) | 並列型時分割タイムスロット入替回路監視方式 | |
| JP2890426B2 (ja) | 情報処理装置 | |
| JPH1063569A (ja) | 主メモリデータ書込み装置 | |
| JPH0955077A (ja) | Ｉｃメモリカード | |
| JPH1145213A (ja) | Ｆｉｆｏメモリ監視方法及び回路 | |
| JPH09305493A (ja) | バッファメモリ回路及びメモリスイッチ | |
| JPH01194035A (ja) | 情報処理装置のアドレスパリティチェック方式 | |
| JPS63153655A (ja) | メモリアクセス制御方式 | |
| JPH10112713A (ja) | 共有型バッファアドレス監視回路 | |
| JPS61134857A (ja) | 多重化記憶装置 |