JP2744298B2 - バッファ制御用計数回路の障害検出方式 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 情報処理システムで用いられる分割されたバッファ制
御用計数回路の障害を検出するバッファ制御用計数回路
の障害検出方式に関し， 少ない物量で，障害を検出できる手段を提供すること
を目的とし， 複数ビットのデータを複数個蓄えるバッファをを，ビ
ットスライスでｍ個に分割したものを，各集積回路内に
配置し，各集積回路内にそれぞれ分割されたバッファに
対応するバッファ制御用計数回路を有する情報処理シス
テムにおいて，各集積回路内のバッファ制御用計数回路
の出力信号のパリティを発生するパリティ発生回路を，
その各集積回路ごとに設け,i番目のパリティ発生回路に
よって発生したパリティ信号について，（ｉ＋１）番目
のパリティ信号と一致をとるようにし,m番目のパリティ
信号については,1番目のパリティ信号と一致をとるよう
にして，各パリティ信号出力線をリング状に接続するこ
とにより，バッファ制御用計数回路を検査するように構
成する。

〔産業上の利用分野〕

本発明は，情報処理システムで用いられる分割された
バッファ制御用計数回路の障害を検出するバッファ制御
用計数回路の障害検出方式に関する。

計算機内には，主記憶からレジスタ，チャネルから主
記憶など，様々な装置やレジスタ間のデータ転送が存在
する。このようなデータ転送では，転送速度が異なった
り，転送要求事象の発生に時間差があったりするので，
その吸収のため，データを一時的に蓄えることで対処し
ている。これをバッファと呼ぶ。

第５図にその一般的なバッファのモデルを示す。

第５図において,11はｘビットからｙ段蓄えられるバ
ッファ,12Wはライト・カウンタ,12はＲはリード・カウ
ンタを表す。

近年のデータ転送の高速化の要求により，バス幅が増
え，蓄えるデータ数も多くなる傾向にある。このため，
バッファは，物量の点で増大しており，巨大なバッファ
をいかに集積回路（LSI）にマッピングして実現するか
が重要となる。

バッファを複数のLSIにまたがって配置する場合，入
出力ピンを少なくするため，通常，第６図に示すよう
に，ビット方向で分割する。この分割された各バッファ
には，ライト・アドレスおよびリード・アドレスを与え
る必要がある。

これには，第７図に示すような計数回路による集中制
御のモデルと，第８図に示すような計数回路の散在した
モデルとが考えられる。

第７図に示す例では,1つのLSI20内に，ライト・カウ
ンタ12Wとリード・カウンタ12Rとを持ち，各集積回路10
−１〜10−３に分割されて配置されたバッファ11−１〜
11−３に，同じライト・アドレスおよび同じリード・ア
ドレスを供給する。バッファのアドレスが,lビットで表
されるとすると，各集積回路10−１〜10−３には，それ
ぞれライト用とリード用の計2lビットのアドレス信号の
供給が必要になる。

第８図に示す例では，各集積回路10−１〜10−３に，
同じ動きをするライト・カウンタ12W−１〜12W−３およ
びリード・カウンタ12R−１〜12R−３を持たせる。そし
て，他のLSI21内に設けたバッファ制御回路22により，
ライト・カウンタ12W−１〜12W−３をカウント・アップ
させる信号Ｗ−COUNTUP,ライト・カウンタ12W−１〜12W
−３をリセットする信号Ｗ−RESETおよびリード・カウ
ンタ12R−１〜12R−３をカウント・アップさせる信号Ｒ
−COUNTUP,リード・カウンタ12R−１〜12R−３をリセッ
トする信号Ｒ−RESETを，各集積回路10−１〜10−３に
供給する。これらの信号は，各１ビット，計４ビットで
よい。

入出力ピンを節約する点では，第８図に示すモデルの
ほうが有利である。

本発明は，第８図に示すような計数回路の散在したモ
デルを前提とする。

〔従来の技術〕

第９図は従来技術の例を示す。

前述した第８図に示すようなモデルにおいて,3ビット
計数回路の障害を検出する方式の例を，第９図に従って
説明する。

３ビットの計数回路は，第９図（イ）に示すように，
計数回路の値をインクリメントする論理30に接続される
３個のフリップフロップFF1〜FF3によって構成される。
従来のこのような計数回路の障害検査においては,1つ前
のタイミングの計数回路の値から，現在のパリティ値を
予測し，それと，計数回路の現在の値から生成したパリ
ティ値とを比較することにより，障害を検出していた。

第９図（ロ）に示す次のパリティ予測回路31が，パリ
ティ値を予測する回路であり，第９図（ハ）に示す障害
検出回路32が，パリティ値を基に，計数回路の障害を検
出する回路である。

〔発明が解決しようとする課題〕

第９図に示すような方式では，予測したパリティを保
存するフリップフロップFFpが必要である。したがって,
LSI内に存在する計数回路の個数のフリップフロップの
物量がかかる。また，カウント・アップ信号やリセット
信号などの計数回路制御用信号に異常が起きたときに，
それを検出できないという問題がある。

本発明は上記問題点の解決を図り，少ない物量で，バ
ッファ制御用計数回路の障害を検出できる手段を提供す
ることを目的としている。

〔課題を解決するための手段〕

第１図は本発明の原理構成図である。

第１図において,10−１〜10−ｍは集積回路（LSI）,1
1−１〜11−ｍはｍ個に分割されたバッファ,12−１〜12
−ｍはバッファ制御用計数回路,13−１〜13−ｍはパリ
ティ発生回路,14−１〜14−ｍはコンペア回路,Eはエラ
ー検出信号を表す。

バッファ11−１〜11−ｍは，複数ビットのデータを複
数個蓄えるバッファを，ビットスライスでｍ個（ｍ≧
３）に分割したものである。

バッファ制御用計数回路12−１〜12−ｍは，同じ動き
をし，各集積回路10−１−10−ｍ内に分割されて配置さ
れたバッファ11−１〜11−ｍに，ライト・アドレスまた
はリード・アドレスなどを供給する。

パリティ発生回路13−１〜13−ｍは，それぞれバッフ
ァ制御用計数回路12−１〜12−ｍの出力信号のパリティ
を発生する回路である。

各パリティ発生回路13−１〜13−ｍの発生したパリテ
ィ信号は，自集積回路内のコンペア回路14−１〜14−ｍ
に供給されるとともに，次段の集積回路10−１〜10−ｍ
内のコンペア回路14−１〜14−ｍに供給される。

コンペア回路14−１〜14−ｍは，自集積回路10−１〜
10−ｍにおけるパリティ信号と，前段の集積回路10−１
〜10−ｍで発生したパリティ信号とを比較し，不一致で
あれば，エラー検出信号Ｅを出力する。

〔作用〕

本発明は，分割されたバッファ制御用計数回路12−１
〜12−ｍは，同じ動きをすることを利用して，この値を
ループ状に比較することに着目したものである。

バッファ制御用計数回路12−１〜12−ｍは，それぞれ
ライト・カウンタやリード・カウンタなどのｎ個（ｎ≧
１）のカウンタ群からなる。これらのトータルの出力信
号がｌビットであるとすると，これらをすべて他のLSI
との間でやりとりした場合,1個のLSIあたり，入力用お
よび出力用に2l本の入出力ピンが必要となる。

そこで，各バッファ制御用計数回路12−１〜12−ｍ
に，偶数パリティまたは奇数パリティを発生させるパリ
ティ発生回路13−１〜13−ｍを設ける。そして，この出
力について,i番目（ｉ＜ｍ）は（ｉ＋１）番目と,m番目
は１番目と比較することにより，すべてのバッファ制御
用計数回路12−１〜12−ｍの検査を行う。

これにより，例えばｋ番目と（ｋ＋１）番目とがエラ
ーになれば,k番目のバッファ制御用計数回路12−ｋが故
障であり,m番目と１番目とがエラーになれば，バッファ
制御用計数回路12−ｍが故障であることがわかる。

〔実施例〕

第２図は本発明を適用するバッファの例，第３図は本
発明の主要部の実施例，第４図は本発明の実施例に係る
LSIの接続例を示す。

以下，第２図に示すようなバッファBUF1〜BUF8を，複
数のLSIに分割して実現した場合の実施例について説明
する。

この例では,72ビット×８のバッファが８本あり，各
バッファは独立に動作する。これを９ビット単位に８個
に分割し,8個のLSIにマッピングする。

各LSIには,3ビットのライト・カウンタが８個と,3ビ
ットのリード・カウンタが８個で，計16個の計数回路が
存在する。第３図に示すカウンタC1〜C16が，この計数
回路である。

第３図に示す排他的論理和回路XORにより，これらの
カウンタC1〜C16の出力のすべての排他的論理和をと
る。このパリティ発生回路13による出力結果，出力端子
OUTから次のLSIへ送る。また，そのパリティ発生回路13
の出力を，排他的論理和回路XORで構成されるコンペア
回路14に送る。

コンペア回路14では,1つ前のLSIから入力した信号
と，パリティ発生回路13の出力信号とを比較し，不一致
であれば，エラー信号ERRORを出力する。

８個のLSIのパリティ信号に関する接続構成は，第４
図に示すLSI1〜LSI8のように，リング状になる。

〔発明の効果〕

従来の方式によれば，予測したパリティを保存するフ
リップフロップが各計数回路に１個ずつ必要なため，実
施例で説明したケースでは,16個必要となる。これは各
３ビットで構成されるカウンタ全体のフリップフロップ
の1/4を占める。これに対し，本発明によれば，そのよ
うなフリップフロップが不要であるため，少ない物量で
バッファ制御用計数回路の障害を検出することが可能に
なる。

【図面の簡単な説明】

第１図は本発明の原理構成図， 第２図は本発明を適用するバッファの例， 第３図は本発明の主要部の実施例， 第４図は本発明の実施例に係るLSIの接続例， 第５図は一般的なバッファのモデル， 第６図はバッファの分割例， 第７図は計数回路による集中制御のモデル， 第８図は計数回路の散在したモデル， 第９図は従来技術の例を示す。 図中,10−１〜10−ｍは集積回路,11−１〜11−ｍはバッ
ファ,12−１〜12−ｍはバッファ制御用計数回路,13−１
〜13−ｍはパリティ発生回路,14−１〜14−ｍはコンペ
ア回路,Eはエラー検出信号を表す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数ビットのデータを複数個蓄える１また
   は複数個のバッファを有し， 前記各々のバッファを，ビットスライスでｍ個（ｍ≧
   ３）に分割したバッファ（11−1,…）を,m個の各集積回
   路（10−1,…）内に配置し， 前記各集積回路内にそれぞれ前記分割されたバッファに
   対応するバッファ制御用計数回路（12−1,…）を有する
   情報処理システムにおいて， 各集積回路内のバッファ制御用計数回路の出力信号のパ
   リティを発生するパリティ発生回路（13−1,…）を，そ
   の各集積回路ごとに設け， ｉ番目（ｉ＜ｍ）のパリティ発生回路によって発生した
   パリティ信号について，（ｉ＋１）番目のパリティ信号
   と一致をとるようにし， ｍ番目のパリティ信号については,1番目のパリティ信号
   と一致をとるようにして， 各パリティ信号出力線を各集積回路間でリング状に接続
   することにより，バッファ制御用計数回路を検査するよ
   うにしたことを特徴とするバッファ制御用計数回路の障
   害検出方式。