JPH08297979A - ランダム・アクセス・メモリの読出しデータチェック回路 - Google Patents
ランダム・アクセス・メモリの読出しデータチェック回路Info
- Publication number
- JPH08297979A JPH08297979A JP10534895A JP10534895A JPH08297979A JP H08297979 A JPH08297979 A JP H08297979A JP 10534895 A JP10534895 A JP 10534895A JP 10534895 A JP10534895 A JP 10534895A JP H08297979 A JPH08297979 A JP H08297979A
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- JP
- Japan
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- data
- ram
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 ランダム・アクセス・メモリの読出しデータ
チェック回路に関し、読出しデータの誤り数にかかわら
ず誤りチェックが可能で、回路が小規模なランダム・ア
クセス・メモリの読出しデータチェック回路を提供す
る。 【構成】 ランダム・アクセス・メモリに書込むデータ
を格納するレジスタと、該レジスタに格納したデータ
と、前記ランダム・アクセス・メモリから読み出したデ
ータとを比較する比較回路とを備える。
チェック回路に関し、読出しデータの誤り数にかかわら
ず誤りチェックが可能で、回路が小規模なランダム・ア
クセス・メモリの読出しデータチェック回路を提供す
る。 【構成】 ランダム・アクセス・メモリに書込むデータ
を格納するレジスタと、該レジスタに格納したデータ
と、前記ランダム・アクセス・メモリから読み出したデ
ータとを比較する比較回路とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、ランダム・アクセス・
メモリの読出しデータチェック回路に係り、特に、チェ
ックするための回路構成を簡易化することができるラン
ダム・アクセス・メモリの読出しデータチェック回路に
関する。
メモリの読出しデータチェック回路に係り、特に、チェ
ックするための回路構成を簡易化することができるラン
ダム・アクセス・メモリの読出しデータチェック回路に
関する。
【０００２】最近、情報処理装置をはじめ、通信装置、
計測装置などの電子装置のみならず、工作機械や土木・
建設機械にいたるまでコンピュータ技術が適用されて、
所謂プログラム制御によって動作するようになってい
る。このように、プログラム制御で動作する装置におい
ては、装置の動作を決定するためのパラメタやデータは
ランダム・アクセス・メモリ（以降、ＲＡＭと略記す
る）に書き込まれ，必要な時に読み出されて使用され
る。従って、ＲＡＭから読み出されるデータの正確さが
装置の動作の信頼度を左右する。
計測装置などの電子装置のみならず、工作機械や土木・
建設機械にいたるまでコンピュータ技術が適用されて、
所謂プログラム制御によって動作するようになってい
る。このように、プログラム制御で動作する装置におい
ては、装置の動作を決定するためのパラメタやデータは
ランダム・アクセス・メモリ（以降、ＲＡＭと略記す
る）に書き込まれ，必要な時に読み出されて使用され
る。従って、ＲＡＭから読み出されるデータの正確さが
装置の動作の信頼度を左右する。
【０００３】このために、ＲＡＭ自体の信頼度の向上と
共に、読み出されたデータを簡易な回路でチェックでき
ることが強く要請されている。
共に、読み出されたデータを簡易な回路でチェックでき
ることが強く要請されている。
【０００４】
【従来の技術】図４は、従来のデータチェック回路で、
デュアル・ポートＲＡＭの場合について図示している。
デュアル・ポートＲＡＭの場合について図示している。
【０００５】図４において、１はＲＡＭ、４は書込みデ
ータにパリティビットを付加するパリティ生成回路、５
ａは第一の出力ポートからの読出しデータに対してパリ
ティチェックを行なうパリティチェック回路、５ｂは第
二の出力ポートからの読出しデータに対してパリティチ
ェックを行なうパリティチェック回路である。
ータにパリティビットを付加するパリティ生成回路、５
ａは第一の出力ポートからの読出しデータに対してパリ
ティチェックを行なうパリティチェック回路、５ｂは第
二の出力ポートからの読出しデータに対してパリティチ
ェックを行なうパリティチェック回路である。
【０００６】図４の構成においては、書込みデータｎビ
ットに対してパリティビットを付加して（ｎ＋１）ビッ
トのデータをＲＡＭに書込み、読み出した（ｎ＋１）ビ
ットのデータのうちｎビットについてパリティ演算を行
ない、読み出した（ｎ＋１）ビットのうちのパリティビ
ットと，パリティ演算の結果得られたパリティビットと
を比較して、読出しデータのチェックを行なっている。
即ち、両方のパリティビットが等しければ読出しデータ
は正しいと判断し、両方のパリティビットが等しくない
時には読出しデータには誤りがあるものと判断する。
ットに対してパリティビットを付加して（ｎ＋１）ビッ
トのデータをＲＡＭに書込み、読み出した（ｎ＋１）ビ
ットのデータのうちｎビットについてパリティ演算を行
ない、読み出した（ｎ＋１）ビットのうちのパリティビ
ットと，パリティ演算の結果得られたパリティビットと
を比較して、読出しデータのチェックを行なっている。
即ち、両方のパリティビットが等しければ読出しデータ
は正しいと判断し、両方のパリティビットが等しくない
時には読出しデータには誤りがあるものと判断する。
【０００７】
【発明が解決しようとする課題】しかし、パリティチェ
ック回路は比較的回路規模が大きく、ＬＳＩの中に内蔵
されるＲＡＭの数が多い時には、ＬＳＩの規模を大きく
するという問題が生ずる。
ック回路は比較的回路規模が大きく、ＬＳＩの中に内蔵
されるＲＡＭの数が多い時には、ＬＳＩの規模を大きく
するという問題が生ずる。
【０００８】又、よく知られるようにパリティチェック
は原則的に１ビット誤りを検出する方法であるので、偶
数ビットの誤りがあった場合には誤り検出が不能である
という、もっと大きな問題を内包している。
は原則的に１ビット誤りを検出する方法であるので、偶
数ビットの誤りがあった場合には誤り検出が不能である
という、もっと大きな問題を内包している。
【０００９】本発明は、かかる問題に鑑み、回路規模が
小さく、且つ、任意のビット数の誤りを検出できるＲＡ
Ｍの読出しデータチェック回路を提供することを目的と
する。
小さく、且つ、任意のビット数の誤りを検出できるＲＡ
Ｍの読出しデータチェック回路を提供することを目的と
する。
【００１０】
【課題を解決するための手段】図１は、本発明の原理で
ある。図１において、１はＲＡＭ、２は書込みデータを
格納するレジスタ、３ａは第一の出力ポートから読み出
されたデータと該レジスタに格納されている書込みデー
タとを比較する比較回路、３ｂは第二の出力ポートから
読み出されたデータと該レジスタに格納されている書込
みデータとを比較する比較回路である。そして、該比較
回路の出力によって読出しデータが正しいか否かをチェ
ックする。
ある。図１において、１はＲＡＭ、２は書込みデータを
格納するレジスタ、３ａは第一の出力ポートから読み出
されたデータと該レジスタに格納されている書込みデー
タとを比較する比較回路、３ｂは第二の出力ポートから
読み出されたデータと該レジスタに格納されている書込
みデータとを比較する比較回路である。そして、該比較
回路の出力によって読出しデータが正しいか否かをチェ
ックする。
【００１１】
【作用】図２は、図１の構成のタイムチャートである。
図２において、アドレスは図示のように指定されている
ものとする。これに対して、書込みデータ（ｎビット並
列）と書込みデータから生成されたパリティビット（１
ビット）が図のように与えられているものとする。
図２において、アドレスは図示のように指定されている
ものとする。これに対して、書込みデータ（ｎビット並
列）と書込みデータから生成されたパリティビット（１
ビット）が図のように与えられているものとする。
【００１２】この時に、書込みイネーブルが図示のよう
に与えられれば、読出しデータは図示のようになる。こ
こで、書込みイネーブルの“Ｌ”から“Ｈ”への立ち上
がりで書込みデータのＤＡＴＡ３をラッチし、読み出し
データのＤＡＴＡ３を書込みイネーブルを１クロック遅
らせた信号でラッチして、両方のＤＡＴＡ３を比較すれ
ば、読出しデータが誤っている場合には、誤り数とは無
関係に誤りを検出することができる。又、パリティチェ
ックを行なうより回路規模も小規模になる。
に与えられれば、読出しデータは図示のようになる。こ
こで、書込みイネーブルの“Ｌ”から“Ｈ”への立ち上
がりで書込みデータのＤＡＴＡ３をラッチし、読み出し
データのＤＡＴＡ３を書込みイネーブルを１クロック遅
らせた信号でラッチして、両方のＤＡＴＡ３を比較すれ
ば、読出しデータが誤っている場合には、誤り数とは無
関係に誤りを検出することができる。又、パリティチェ
ックを行なうより回路規模も小規模になる。
【００１３】
【実施例】図３は、図１の構成のレジスタと比較回路の
詳細である。図３において、２１は論理積回路、２２、
２３、２４、２５、２６はＤフリップ・フロップで、２
１乃至２６によってレジスタを構成する。３１ａ、３１
ｂは排他的論理和回路で、これらによって比較回路を構
成する。尚、Ｄフリップ・フロップ２２、２３、２４、
２５はＲＡＭのデータを形成するビット数ｎに等しいフ
リップ・フロップで構成され、排他的論理和回路３１
ａ、３１ｂもＲＡＭのデータを形成するビット数ｎに等
しい排他的論理和回路で構成される。図３において、太
線で表示したフリップ・フロップ、排他的論理和回路の
傍らに細線の図形が表示されているのは、それらの構成
要素が複数の同一素子で構成されていることを示すもの
である。従って、Ｄフリップ・フロップ２２、２３、２
４、２５及び排他的論理和回路３１ａ、３１ｂに入力さ
れる信号とそれらから出力される信号線は全てｎ本で形
成される。
詳細である。図３において、２１は論理積回路、２２、
２３、２４、２５、２６はＤフリップ・フロップで、２
１乃至２６によってレジスタを構成する。３１ａ、３１
ｂは排他的論理和回路で、これらによって比較回路を構
成する。尚、Ｄフリップ・フロップ２２、２３、２４、
２５はＲＡＭのデータを形成するビット数ｎに等しいフ
リップ・フロップで構成され、排他的論理和回路３１
ａ、３１ｂもＲＡＭのデータを形成するビット数ｎに等
しい排他的論理和回路で構成される。図３において、太
線で表示したフリップ・フロップ、排他的論理和回路の
傍らに細線の図形が表示されているのは、それらの構成
要素が複数の同一素子で構成されていることを示すもの
である。従って、Ｄフリップ・フロップ２２、２３、２
４、２５及び排他的論理和回路３１ａ、３１ｂに入力さ
れる信号とそれらから出力される信号線は全てｎ本で形
成される。
【００１４】書込みデータであるＤＡＴＡｉは、書込み
イネーブルＷＥｉとインヒビットｉＨの論理積をイネー
ブル信号として受けるＤフリップ・フロップ２２のデー
タ端子に供給され、クロックであるＣＬＫの反転で書き
込まれる。該書き込まれたデータは、ＷＥｉを１クロッ
ク遅延させた信号をイネーブル信号として受けるＤフリ
ップ・フロップ２４のデータ端子に供給され、ＣＬＫの
反転で書き込まれる。
イネーブルＷＥｉとインヒビットｉＨの論理積をイネー
ブル信号として受けるＤフリップ・フロップ２２のデー
タ端子に供給され、クロックであるＣＬＫの反転で書き
込まれる。該書き込まれたデータは、ＷＥｉを１クロッ
ク遅延させた信号をイネーブル信号として受けるＤフリ
ップ・フロップ２４のデータ端子に供給され、ＣＬＫの
反転で書き込まれる。
【００１５】一方、読出しデータであるＤＡＴＡｏ１
は、ＷＥｉをイネーブル信号として受けるＤフリップ・
フロップ２３のデータ端子に供給され、ＣＬＫの反転で
書き込まれ、又、読出しデータであるＤＡＴＡｏ２は、
ＷＥｉをイネーブル信号として受けるＤフリップ・フロ
ップ２５のデータ端子に供給され、ＣＬＫの反転で書き
込まれる。
は、ＷＥｉをイネーブル信号として受けるＤフリップ・
フロップ２３のデータ端子に供給され、ＣＬＫの反転で
書き込まれ、又、読出しデータであるＤＡＴＡｏ２は、
ＷＥｉをイネーブル信号として受けるＤフリップ・フロ
ップ２５のデータ端子に供給され、ＣＬＫの反転で書き
込まれる。
【００１６】そして、Ｄフリップ・フロップ２３とＤフ
リップ・フロップ２４の出力をビットごとに排他的論理
和回路３１ａで比較して、比較結果として出力する。
又、Ｄフリップ・フロップ２５とＤフリップ・フロップ
２４の出力をビットごとに排他的論理和回路３１ｂで比
較して、比較結果として出力する。これらｎビットの比
較結果の論理和をとれば、ＤＡＴＡｏ１、ＤＡＴＡｏ２
ごとに誤りがあったか否かが判明するので、これら論理
和をとった信号を誤り表示信号にすればよい。
リップ・フロップ２４の出力をビットごとに排他的論理
和回路３１ａで比較して、比較結果として出力する。
又、Ｄフリップ・フロップ２５とＤフリップ・フロップ
２４の出力をビットごとに排他的論理和回路３１ｂで比
較して、比較結果として出力する。これらｎビットの比
較結果の論理和をとれば、ＤＡＴＡｏ１、ＤＡＴＡｏ２
ごとに誤りがあったか否かが判明するので、これら論理
和をとった信号を誤り表示信号にすればよい。
【００１７】上記のように、本発明のＲＡＭの読出しデ
ータチェック回路は、データの１ビットごとに書込みデ
ータと読出しデータとを比較して、その結果を表示する
ので、誤りビットの数には限定されずに正しいチェック
結果をもたらす。又、従来のチェック回路に比較して、
回路規模も小さく抑えることができる。
ータチェック回路は、データの１ビットごとに書込みデ
ータと読出しデータとを比較して、その結果を表示する
ので、誤りビットの数には限定されずに正しいチェック
結果をもたらす。又、従来のチェック回路に比較して、
回路規模も小さく抑えることができる。
【００１８】
【発明の効果】以上説明したように、本発明のＲＡＭの
読出しデータチェック回路は、誤りビットの数には限定
されずに正しいチェック結果をもたらす上に、従来のチ
ェック回路に比較して、回路規模も小さく抑えることが
できるので、ＬＳＩの中に多数のＲＡＭを設けなければ
ならないような場合に、ＬＳＩの規模を抑えることがで
きる。これにより、ＬＳＩが適用される装置の価格、消
費電力を抑えられ、同時に、装置の信頼度を向上させる
ことができる。
読出しデータチェック回路は、誤りビットの数には限定
されずに正しいチェック結果をもたらす上に、従来のチ
ェック回路に比較して、回路規模も小さく抑えることが
できるので、ＬＳＩの中に多数のＲＡＭを設けなければ
ならないような場合に、ＬＳＩの規模を抑えることがで
きる。これにより、ＬＳＩが適用される装置の価格、消
費電力を抑えられ、同時に、装置の信頼度を向上させる
ことができる。
【図１】 本発明の原理。
【図２】 図１の構成のタイムチャート。
【図３】 図１の構成のレジスタと比較回路の詳細。
【図４】 従来のデータチェック回路。
１ ランダム・アクセス・メモリ（ＲＡＭ） ２ レジスタ ３ａ、３ｂ 比較回路
Claims (1)
- 【請求項１】 ランダム・アクセス・メモリに書込むデ
ータを格納するレジスタと、 該レジスタに格納したデータと、前記ランダム・アクセ
ス・メモリから読み出したデータとを比較する比較回路
とを備えることを特徴とするランダム・アクセス・メモ
リの読出しデータチェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10534895A JPH08297979A (ja) | 1995-04-28 | 1995-04-28 | ランダム・アクセス・メモリの読出しデータチェック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10534895A JPH08297979A (ja) | 1995-04-28 | 1995-04-28 | ランダム・アクセス・メモリの読出しデータチェック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08297979A true JPH08297979A (ja) | 1996-11-12 |
Family
ID=14405238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10534895A Withdrawn JPH08297979A (ja) | 1995-04-28 | 1995-04-28 | ランダム・アクセス・メモリの読出しデータチェック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08297979A (ja) |
-
1995
- 1995-04-28 JP JP10534895A patent/JPH08297979A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020702 |