JPH04318400A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はメモリ回路に関し、特
にメモリの機能動作を確認するテストを行うテスト回路
を有するメモリ回路に関するものである。

【０００２】

【従来の技術】従来技術の説明の前に一般的なメモリ回
路の構成について述べ、その後メモリ回路に対する従来
のテスト容易化回路について述べる。図３は一般的なメ
モリ回路を示すブロック図であり、図において、１はメ
モリセルアレイ、２はアドレスデータを保持するための
アドレスラッチ、３はこのアドレスラッチ２の出力をデ
コードするためのアドレスデコーダ回路、４はこのメモ
リ回路全体の動作を制御するために必要な機能を備えた
コントロール部、５はメモリセルアレイ１に対する入力
データを保持するためのｎ個のＤ型フリップフロップ（
ＤＦ／Ｆ　）からなる入力データラッチ回路、６はメモ
リセルアレイ１からの読み出しデータを保持するための
ｎ個のＤＦ／Ｆ　からなる出力データラッチ回路、７は
外部ピン或いは他のブロックとメモリの入力データラッ
チ回路５間のデータ転送に使用されるデータバス、８は
メモリの出力データラッチ回路６と外部ピン或いは他の
ブロック間のデータ転送に使用されるデータバスである
。

【０００３】図４は従来のテスト容易化のための回路を
有するメモリ回路を示すブロック図であり、図において
、図３と同一符号は同一部分を示し、１０５，１０６は
ｎ個のシフトレジスタ（即ち、２ｎ個のＤＦ／Ｆ　）と
複数個の排他的論理和回路（ＸＯＲ）から構成されるｎ
ビットのリニアフィードバックシフトレジスタ（ＬＦＳ
Ｒ：Ｌｉｎｅａｒ　Ｆｅｅｄｂａｃｋ　Ｓｈｉｆｔ　Ｒ
ｅｇｉｓｔｅｒ）　、１２０はテスト時にテストすべき
メモリワードを指定するためのアドレスを出力するｋビ
ットのカウンタ回路、１３０は通常動作時にはアドレス
ラッチ２の出力を選択するが、テスト時にはテスト信号
を受けてカウンタ回路１２０の出力を選択しアドレスデ
コーダ回路３へ出力するセレクタ回路、１４０はメモリ
セルアレイ１からの読み出しデータの正誤判定を行うと
きに必要となる基準（期待）値保持用メモリである。１
５０はこの基準値保持用メモリ１４０のデータと、ｎビ
ットのＬＦＳＲ１０６によって圧縮されｍビット（１≦
ｍ≦ｎ）になったメモリ読み出しデータとの比較を行い
、出力の正誤判定結果を出力する比較回路である。これ
らが同一ＬＳＩ上に集積して用いられる。

【０００４】次に動作について説明する。従来のメモリ
のテストを行う組み込みテスト回路では、ＤＦ／Ｆ　と
ＸＯＲゲートから構成されるＬＦＳＲ１０５，１０６を
用いて、入力テストパターン生成と出力データの圧縮処
理を行う。期待値データを保持するためのＨ／Ｗ（ハー
ドウェア）量を抑えるために、期待値データは基準値保
持用メモリ１４０にて圧縮して保持され、出力データも
同様に圧縮される。図５（ａ）は入力テストパターン（
Ｘ０　，Ｘ１，…，Ｘｎ−１　）生成のために用いられ
るＬＦＳＲ１０５の一般的な構成を模式的に示し、また
図５（ｂ）は出力データ（Ｙ０　，…，Ｙｎ−１　）を
圧縮するために用いられるＬＦＳＲ１０６の一例を示し
たものである。図中、６００はセレクタであって、初期
値ＤｉｎをＬＦＳＲ１０５に設定する場合に使用する。 ６０１は１ビットのＤＦ／Ｆ　、６０２はこのＤＦ／Ｆ
　２個から構成されるシフトレジスタ、φ１　，φ２　
は異相のクロック信号、６２０は任意個のＸＯＲ回路か
らなるＸＯＲチェーン回路（ＸＯＲゲート）である。

【０００５】ＬＦＳＲ１０５，１０６の出力（Ｘ０　，
…，Ｘｎ−１　）が擬似乱数になることは一般に知られ
ているが、上記ＸＯＲゲート６２０の挿入位置により発
生される擬似乱数パターンは決定される。また図５（ｂ
）に示す並列入力ＬＦＳＲ（並列入力シグネチャ・レジ
スタともいう）１０６の出力Ｄｏｕｔ　に現れるビット
列は、入力Ｙ０　，…，Ｙｎ−１　を設定した関数に基
づいて圧縮した結果である。なおこの関数はＨ／Ｗ的に
は挿入したＸＯＲゲート６２０の位置で決まるものであ
る。このような構成のＬＦＳＲ１０５，１０６を使用す
れば、自己診断機能を付加できるため高価な大型テスタ
は不要となり、複数ブロック（メモリ）のテストを並列
実行できるというメリットがある。

【０００６】しかし、ＬＦＳＲ１０５，１０６の出力は
上述のようにＨ／Ｗ構成で決まる擬似乱数であるため、
パターンの変更が困難で、圧縮することにより情報量が
失われるため（例えばｎビット→１ビット）、誤った出
力データを正しい出力データと同じ値に圧縮してしまう
可能性（故障の見逃し率）があり、出力データの中にあ
る誤りを見逃すこともある。またメモリ回路に特化した
ことではないが、テスト容易化に伴う付加回路量は極力
抑えることが望まれているにも関わらず、基準値保持用
メモリ１４０を別に設けなければならず、その上、ＤＦ
／Ｆ　ｎ個で構成されていた入力データラッチ回路５（
或いは出力データラッチ回路６）の代わりに２ｎ個のＤ
Ｆ／Ｆ　と複数個のＸＯＲゲートからなるＬＦＳＲ１０
５，１０６を用いたり、新たに基準値保持用メモリ１４
０のような期待値保持用Ｈ／Ｗが必要な分テスト容易化
に伴うＨ／Ｗ量の増加はかなり大きい。さらにテスト対
象をメモリに限定した場合、各メモリセルについて‘０
’，‘１’書き込み，読み出し動作のテスト或いは隣接
メモリセル間干渉を調べるため、隣接セルに各々反転デ
ータを書き込み，読み出しするテストが必要であるが、
ＬＦＳＲ１０５の出力は擬似乱数であるために‘０’，
或いは‘１’のみの出力は不可能である。これらの点で
ＬＦＳＲを用いた方式には問題がある。

【０００７】

【発明が解決しようとする課題】従来のメモリ回路のテ
スト回路は以上のように構成されているので、テスト容
易化のために必要な付加回路量が多くなってしまい、ま
たＬＦＳＲにより発生される入力パターン（データ）は
擬似乱数であって、メモリ固有の故障を検出するには不
向きである。また、正誤判断のための期待値データを予
めシミュレーションにて求めておく必要があるとともに
、それを保持しておくＨ／Ｗの付加等、多くのＨ／Ｗ量
付加が必要で、さらに出力データの圧縮のために誤りを
見逃す場合があるといった問題点があった。

【０００８】この発明は上記のような問題点を解消する
ためになされたもので、メモリをテストするために付加
する回路量を少なくできるとともに、メモリのテストに
有効な同一ビット列パターンの正・反論理信号を容易に
生成でき、またメモリからの読み出しデータと比較する
期待値データを生成するための時間を省略できるととも
に、その期待値データを保持するための付加Ｈ／Ｗを必
要とせず、かつ１００％の故障検出率を実現可能なテス
ト回路を有するメモリ回路を得ることを目的とする。

【０００９】

【課題を解決するための手段】この発明に係るメモリ回
路は、保持している情報とその反転情報との両方を出力
する入力情報保持手段と、テストに使用する任意の情報
を入力情報保持手段に設定するテスト情報設定手段と、
選択制御信号に基づいて上記入力情報保持手段の正反出
力のうち一方を選択しメモリに与える第１のセレクタ回
路と、テスト時にメモリに対するｋビット（ｋ≧１）の
アクセスアドレスを出力するアドレス生成手段と、メモ
リから出力された読み出し情報を保持する出力情報保持
手段と、出力情報保持手段の保持情報と第１のセレクタ
回路の出力情報とを比較する比較回路とを含むテスト回
路を備えたものである。

【００１０】

【作用】この発明におけるメモリ回路は上記構成とした
ので、メモリのテストに不可欠な反転テスト入力パター
ン生成をセレクタの切り換えにより容易に行うことがで
き、また期待値保持用の付加Ｈ／Ｗを不要とでき、テス
ト用付加回路量を少なくできるとともに、期待値のシュ
ミレーションによる作成も不要とでき、さらに期待値を
保持するためのＨ／Ｗ量を意識しなくてすむことから、
ビット数を減らすためのパターン圧縮操作を行わなくて
すみ、故障を見逃すことがなくなる。

【００１１】

【実施例】図１はこの発明の一実施例を示すブロック図
で、図において、１はメモリセルアレイ、２はアドレス
データを保持するためのアドレスラッチ、３はこのアド
レスラッチ２の出力をデコードするためのアドレスデコ
ーダ回路、２０４はＲＡＭ等のメモリ回路の動作制御を
行うコントロール回路であり、テスト時に必要となる制
御回路の一部を含むものである。２０５は一般的な入力
データラッチ回路（ｎビット構成）であって、正論理・
負論理両出力端子を持つ。６はメモリセルアレイ１から
の読み出しデータを保持するためのｎ個のＤＦ／Ｆ　か
らなる出力データラッチ回路、７は外部ピン或いは他の
ブロックとメモリの入力データラッチ回路２０５間のデ
ータ転送に使用されるデータバス、８はメモリの出力デ
ータラッチ回路６と外部ピン或いは他のブロック間のデ
ータ転送に使用されるデータバス、２２０はテスト時に
メモリセルアレイ１に対するアドレスデータを生成する
ためのアドレス生成器であり、その出力データはセレク
タ１３０を経てアドレスデコーダ回路３に入力される。 ２４０はアドレス生成器２２０の最下位ビット（ＬＳＢ
）の値によって入力データラッチ回路２０５の正論理・
負論理出力のうち一方を選択し、メモリセルアレイ１へ
の入力データとするためのセレクタ回路である。２５０
はこの入力データセレクタ回路２４０の出力データ（ｎ
ビット）と上記出力データラッチ回路６の出力（ｎビッ
ト）との一致を調べるための比較回路であり、ｌビット
（１≦ｌ≦ｎ）の判定結果出力を行うものである。また
、コントロール回路２０４は上記回路の動作を制御する
ために要する制御回路を便宜上、１ブロックとして表わ
したものである。

【００１２】次に前記構成のメモリ回路の動作について
説明する。まずメモリ試験に最適なビット系列Ｑを、デ
ータバス７経由で入力データラッチ回路２０５にセット
する。次にセレクタ１３０に対する制御信号を操作して
、アドレス生成器２２０の出力データをアドレスデコー
ダ回路３に与えるようにする。アドレス生成器２２０は
順次アドレスデータを生成する。このとき、アドレスデ
ータの最下位ビット（ＬＳＢ）が入力データセレクタ回
路２４０の選択制御信号に使われているため、例えば奇
数アドレス（最下位ビット＝１）のとき入力データラッ
チ回路２０５の正論理出力Ｑがメモリセルアレイ１に書
き込まれ、偶数アドレス（最下位ビット＝０）のときに
は、負論理出力／Ｑがメモリアレイ１に書き込まれる。 なお、メモリアレイ１に対する書き込み，読み出しのシ
ーケンスは多種あるが、ここでは、全メモリセルに対し
、書き込みを行った後に読み出しを行う場合に限って説
明する。他のシーケンス（例えばリード・モディファイ
・ライト）についても同様に行える。

【００１３】全メモリセルに対して書き込み終了後、読
み出しを行う。読み出されたデータは、出力データラッ
チ回路６（ｎビット）に保持された後、データバス８に
出力されるとともに、比較回路２５０に入力され、セレ
クタ回路２４０の出力（期待値に相当）と比較される。 この比較回路２５０の判定結果出力としては、良／否の
１ビットでもよいし、ビット毎の結果（ｎビット）でも
よいし、ｌビットに圧縮してもよい（ここで１≦ｌ≦ｎ
）。

【００１４】本実施例では上述のように、ｎビット構成
の入力データラッチ回路２０５から保持するデータの正
論理・負論理データを出力させ、それをセレクタ回路２
４０により一方を選択して使用するようにしたので、メ
モリセルに対する書き込み，読み出し動作のテスト及び
隣接メモリセル間干渉を調べるために隣接セルに各々反
転データを書き込み，読み出しするテストに不可欠な反
転テスト入力パターン生成をセレクタ回路２４０の切り
換えのみにより容易に行うことができ、２ｎ個のＤＦ／
Ｆ　と複数個のＸＯＲゲートからなるＬＦＳＲ１０５よ
りもＨ／Ｗ量を少なくできる。

【００１５】またこの入力データラッチ回路２０５に保
持されている入力データを、比較回路２５０で行う出力
データラッチ回路６からの出力データと比較させる期待
値として利用するため、期待値をシミュレーションによ
り求める必要がなく、そのための時間も省略でき、従来
用いられていた基準値保持用メモリ１４０のような期待
値保持用Ｈ／Ｗも不要になってテスト用付加回路量を少
なくできる。

【００１６】さらに、期待値を保持するためのＨ／Ｗ量
を意識しなくてすむことから、ビット数を減らすために
パターン圧縮操作を行う必要がなくなり、メモリセルア
レイ１からの読み出しデータ保持にはＤＦ／Ｆ　ｎ個で
構成される出力データラッチ回路６を用いることができ
るので、２ｎ個のＤＦ／Ｆ　と複数個のＸＯＲ回路から
なるＬＦＳＲ１０６を用いるよりもＨ／Ｗ量を減らせる
上に、誤った出力データの圧縮・疑似乱数化による故障
の見逃しがなくなって、１００％の故障検出率を実現で
きる。

【００１７】なお上記実施例では、メモリに対する入力
データを選択するためのセレクタ回路２４０に対する選
択制御信号として、アドレス生成器２２０の最下位ビッ
ト（ＬＳＢ）を用いていたが、最下位ビットと他の信号
との論理式から導かれる信号でもよく、図２に示すよう
にセレクタ信号生成部３００を新たに設け、その出力信
号をセレクタ回路２４０の選択制御信号としてもよい。

【００１８】また上記実施例では、メモリセルアレイ１
に対する入力データとして正論理・負論理データを交互
に入力するため、アドレス生成器２２０の最下位ビット
を選択制御信号として使用しているが、メモリの故障モ
ードの中には正論理・負論理を交互に入力しなくても良
い場合があり、その場合には、アドレス生成器２２０の
最下位ビット以外の信号をセレクタ回路２４０の選択制
御信号として使用してもよく、その場合も同様の効果を
奏する。

【００１９】また入力データラッチ回路２０５にデータ
を設定するために、入力データラッチ回路２０５を信号
線を経由して外部ピンと接続し、外部ピンからデータを
設定可能としてもよく、データ設定にシフトパスを使い
、入力データラッチ回路２０５をシフトレジスタラッチ
（ＳＲＬ：Ｓｈｉｆｔ　Ｒｅｇｉｓｔｅｒ　Ｌａｔｃｈ
ｅｓ）　で構成してもよい。また、同様に出力データラ
ッチをＳＲＬで構成してもよい。

【００２０】また、出力ラッチの値と入力データラッチ
回路の値との一致を調べる一致検出回路（比較回路）２
５０の出力Ｓビット（１≦Ｓ≦ｎ）を保持する手段を設
ければ、判定結果をテスト終了後に参照することができ
、さらにセレクタ回路２４０の出力を期待値データとし
て比較回路２５０に入力しているが、入力データラッチ
回路２０５の出力をそのまま比較回路２５０に入力して
もよい。

【００２１】

【発明の効果】以上のようにこの発明によれば、メモリ
回路において、保持している情報とその反転情報との両
方を出力する入力情報保持手段と、テストに使用する任
意の情報を入力情報保持手段に設定するテスト情報設定
手段と、選択制御信号に基づいて上記入力情報保持手段
の正反出力のうち一方を選択しメモリに与える第１のセ
レクタ回路と、テスト時にメモリに対するｋビット（ｋ
≧１）のアクセスアドレスを出力するアドレス生成手段
と、メモリから出力された読み出し情報を保持する出力
情報保持手段と、出力情報保持手段の保持情報と第１の
セレクタ回路の出力情報とを比較する比較回路とを含む
テスト回路を備え、入力データを期待値として使用し、
直接メモリからの出力データと比較する構成としたから
、入力データラッチとしてＬＦＳＲを用いるよりもＨ／
Ｗ量を減らせる上に、メモリセルに対する正論理入力と
その反転論理入力データ生成がセレクタ信号変更のみで
容易に行うことができ、また、期待値を保持するための
回路を不要と出来るとともに、出力データの圧縮・擬似
乱数化を行わなくてもよいため、読み出しデータ保持に
通常のラッチ回路を用いることができ、これにＬＦＳＲ
を用いるよりもＨ／Ｗ量は減らせる上に、誤った出力デ
ータの圧縮・疑似乱数化による故障の見逃しがなくなっ
て、１００％の故障検出率を実現できる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるメモリ回路を示すブ
ロック図である。

【図２】この発明の第２の実施例によるメモリ回路を示
すブロック図である。

【図３】一般的なメモリ回路を示すブロック図である。

【図４】従来のテスト回路を有するメモリ回路を示すブ
ロック図である。

【図５】従来のメモリ回路のＬＦＳＲ及びシグネチャ・
レジスタを示すブロック図である。

【符号の説明】

１　　　　　　メモリセルアレイ ２　　　　　　アドレスラッチ ３　　　　　　アドレスデコーダ回路 ６　　　　　　出力データラッチ回路 ７，８　　データバス １３０　　セレクタ ２０４　　コントロール回路 ２０５　　ラッチ回路 ２２０　　アドレス生成器 ２４０　　セレクタ回路 ２５０　　比較回路 ３００　　セレクト制御信号生成部

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　メモリの機能動作を確認するテストを
   行うテスト回路を有するメモリ回路において、保持して
   いる情報とその反転情報との両方を出力するｎビット（
   ｎ≧１）の入力情報保持手段と、テストに使用する任意
   のｎビットの情報を上記入力情報保持手段に設定するテ
   スト情報設定手段と、選択制御信号に基づいて上記入力
   情報保持手段のｎビットの各正反出力のうち一方を選択
   し、メモリに与えるｎビットの第１のセレクタ回路と、
   通常動作及びテスト動作時に、上記メモリの動作及びテ
   スト回路動作を制御するためのコントロール回路と、テ
   スト動作時に上記メモリに対するｋビット（ｋ≧１）の
   アドレス情報を出力するアドレス生成手段と、通常動作
   時に上記メモリのアドレス情報を出力するアドレス情報
   保持手段と、該アドレス情報保持手段の出力情報と、上
   記アドレス生成器の出力のうち一方を選択し出力する第
   ２のセレクタ回路と、該第２のセレクタ回路の出力を入
   力とするアドレスデコーダ回路と、上記メモリから出力
   されたｎビットの読み出し情報を保持する出力情報保持
   手段と、上記出力情報保持手段の出力情報と上記第１の
   セレクタ回路の出力情報とを比較する比較回路とを備え
   たことを特徴とするメモリ回路。
2. 【請求項２】　　上記選択制御信号を任意に生成するセ
   レクタ信号生成部を備えたことを特徴とする請求項１記
   載のメモリ回路。
3. 【請求項３】　　上記選択制御信号を、テスト動作時に
   上記アドレス生成手段の内のｍビット（１≦ｍ≦ｋ）か
   ら生成する手段を備えたことを特徴とする請求項１記載
   のメモリ回路。
4. 【請求項４】　　上記ｎビット入力情報保持手段と上記
   ｎビット出力情報保持手段のどちらか一方或いは両方を
   、ｎ個のシフトレジスタラッチ（ＳＲＬ）で構成したこ
   とを特徴とする請求項１記載のメモリ回路。