KR970004074B1 - 메모리 장치 및 이를 포함한 집적 회로 - Google Patents

Abstract

없음.

Description

메모리 장치 및 이를 포함한 집적 회로

제1도는 데이타 보존 테스트(data retention test)를 가진 13N 테스트 알고리즘(13N test algorithm) 도시도.

제2도는 16비트 와이드 SRAM 테스트(16-bit wide SRAM test)용 데이타 백그라운드(data backgrounds) 도시도.

제3도는 본 발명에 따른 메모리 장치의 전체적인 구조 도시도.

제4도는 제3도에 사용하기 위한 변형된 레지스터 셀 도시도.

제5도는 독립형 RAM 메모리에 대한 또다른 변형 도시도.

제6도는 자기-테스트-제어기 상태도.

제7도는 제어기의 다양한 모드표.

제8도는 자기-테스트 제어기의 전형적인 회로 실현도.

제9도는 매개 변수 설정 데이타 발생기(parametrizeable data generator)의 전형적인 회로 실현도.

제10a,10b,10c 및 10d도는 8비트 어드레스 발생기 카운터 및 3비트 부가적 웨이트 카운터(eigth bit address generator counter and three bit additional wait counter)의 전형적인 회로 실현과 이에 사용하기 위해 특별히 정정된 레지스터 셀 도시도.

제11도는 8비트 기호 발생기의 전형적인 회로 실현도.

제11a도는 변형된 레지스터 셀 도시도.

*도면의 주요부분에 대한 부호의 설명*

24 : 어드레스 레지스터26 : 외부 어드레스 경로

32 : 외부 데이타 경로36 : 데이타 출력 레지스터

38 : 제어 레지스터42 : 자기-테스트-제어기

44,46,50,54 : 제어 신호 라인

발명의 배경

본 발명은 정적 RAM 메모리(static RAM memory)와 상기 메모리에 접속된 어드레스 레지스터, 데이타 입력 레지스터, 제어 레지스터를 포함하는데, 이들 모든 레지스터는 외부로부터 억세스가능한 정보 통신용 상호 접속부를 구비하며, 상기 RAM 메모리가 기능 데이타 출력을 갖는 메모리 장치에 관한 것이다. 특히, 이러한 메모리는 쉽게 테스트 가능해야 한다. 종래에, 이러한 테스팅은 선정된 어드레스 장소상에 선정된 데이타 패턴을 기록하므로 실행된다. 그후 임의의 순간에 상기 데이타가 재차 독출된다. 적절한 테스트는 독출된 데이타 패턴과 상기 선정된 어드레스 장소에 기록되어졌어야 하는 데이타 패턴간의 비교 처리로 이루어진다. 충분한 횟수의 정확한 비교가 행해졌다면, 메모리가 양호하다고 간주된다. 내장형 메모리와 같은 이러한 메모리 장치의 테스팅은 문헌에 기록되어 왔다. 이하 공개가 관련 기술로서 인용되었다 : Z. Sun씨 등에 의한 발명의 명칭 내장형 RAM의 자기 테스팅(self-testing of embedded RAM's)인 IEEE 1984 국제 테스트 회담 의사록, 제148 내지 156페이지의 논문 4.3.

발명의 개요

본 발명의 주 목적은 내장형 및 독립형 사용에 적합한데, 자기 테스트를 실현하며 테스트 설비가 자체로 부터 용이하게 매개변수 설정하여, 테스트 패턴의 수 및 이에 따라 필요한 테스트 시간이 제한되고 테스트의 초기화 이후에 다른 테스트 처리를 독립적으로 실행할 수 있는 서두에 따른 메모리 장치를 제공하는 것이다. 본 발명에 있어선, 상기 목적을 달성하기 위해, 상기 기능 데이타 출력과 병렬로, 데이타 출력 레지스터를 메모리에 접속하며, 상기 모든 레지스터 각각이 일련의 활성 가능한 테스트 주사 체인의 일부를 구성하며, 상기 메모리 장치를 주사 상태, 작동 상태 및 자기-테스트 상태에 교대로 활성화시키기 위한 제1제어 수단이 제공되어지는데 : 상기 주사 상태에선 상기 모든 레지스터를 상기 주사 체인내에 직렬 시프트 레지스터를 형성하기 위해 결합하고, 상기 동작 상태에선 상기 모든 레지스터를 상기 메모리에 동작하게 결합하며, 상기 자기 테스트 상태에선 상기 어드레스 레지스터와, 상기 데이타 입력 레지스터 및, 상기 제어레지스터를 메모리 장치의 임의의 정보 입력으로부터의 임의의 정보 통신의 부재 상태하에서 연속적인 데이타 테스트 패턴 및 어드레스 테스트 패턴을 형성하기 위해 동작하고 상기 데이타 출력 레지스터를 일련의 데이타 결과 패턴을 수신하기 위해 동작하고 동시에 일련의 데이타 결과 패턴을 기호 패턴(signature pattern)으로 변환하기 위한 변환 수단을 구비하는 것과, 상기 시프트 레지스터가 프리세트 정보를 수신하기 위한 직렬 입력과 상기 기호 패턴을 출력하기 위한 직렬 출력을 구비하는 것을 특징으로 한다.

다양한 다른 목적은 다음과 같다.

1. 자기-테스트 머신에 의해 실행된 테스트 알고리즘이 뛰어난 오류 검출 능력을 가져야 한다.

2, 자기-테스트 머신의 구조는 어드레스 및 데이타 스크램블링(address and data scrambling)과 무관하다.

3. 자기-테스트 머신은 칩상에 데이타 백그라운드를 발생시키므로 비트형 SRAM 및 워드형 SRAM 양자에 대해 적합하다.

4. 데이타 보존 테스트용 옵션을 갖는다.

5. 내장형 SRAMs과 독립형 SRAMs 모두에 대해 적합하고 경계-주사 환경에서 완전히 적합하다. 특히, 이러한 환경은 기준에 의해 본원에 통합된 네델란드 특허출원서 제8502476호, 미국 특허 출원 제902,910(PHN 11,484)호에 기술되었다. 또한, 자기-테스트 논리의 주사-테스트도 실행가능하다.

6. 테스트 알고리즘의 정규 및 대칭 구조에 기인하여 실리콘 오버헤드가 작게 유지된다(16K 동기 SRAM에 대해 3%)

메모리 오류 모델

이하의 오류는 식별될 수도 있다 : 메모리 셀의 논리값이 상기 셀에의 임의의 작용 또는 다른 셀로부터의 영향에 의해 변화될 수 없으면, 메모리 셀은 스턱-엣(stuck-at)이라 불린다. 이것의 판독값이 항상 0(1)이면, 셀은 스턱-엣-0(1)이라 불린다.

셀을 억세스하는 것이 불가능한 경우의 메모리 셀은 스턱-오픈(stuck-open)이라 불린다. 스턱-오픈 오류의 원인은 셀의 패스 트랜지스터(cell's pass transistors)가 항상 개방된다는 점이다. 전이 오류를 가진 셀은 0→1 또는 1→0중 어느 한쪽의 전이가 불능이다.

셀 j이 하나의 특정 상태 y(yE{0,1})에 있는 경우에만, 셀 i이 특정값 x(xE{0,1})을 스턱-엣 되도록 작용한다면, 메모리 셀 i이 또다른 메모리 셀 j에 결합된 상태라고 불린다. 바꿔말하면 : 셀 j이 하나의 특정 상태에 있다면, 셀 i의 상태가 규정되고 판독될 수 있으나, 기록 동작으로 변화되지 않는다. 상기는 셀 j도 또한 셀 i에 결합된 상태인 것을 의미하지는 않는다.

전이 x→ T1 (xE{0,1})가 셀 i의 전이 y→ T2 (yE{0,1})를 강제하면, 메모리 셀 i이 셀 j에 결합된 전이라고 불린다. 상기는 셀 j이 셀 i에 또한 결합된 전이임을 의미하지는 않는다.

전기적/전자적 오류의 상기 기능 오류로의 변환은 회로 실행이 의존하고 그 이상은 고려되지 않는다.

다른 특징 및 잇점

유리하게, 테스트는 초기화 패턴에서 출발되고, 그 패턴을 일련의 연속 패턴으로 동기식으로 변환하고, 각각의 패턴에서 결과 패턴을 유도하고, 각 결과 패턴이 기호에 기여한다. 상기 자기-시퀀스는 보다 높은 조직 레벨에서의 연속적인 제어를 불필요하게 한다. 예비 기호는 래치형 구성으로 유지될 때마다 이것이 유효한 동기 구성을 나타낸다. 한 세트의 테스트 패턴은 우선 0-1-0-1...이나 또는 1-0-1-0... 패턴간에 최대수의 (1-0) 전이를 가질 수도 있으며, 이후에, 상기 패턴은 그 반분의 비트의 각각을 투영 패턴의 2비트에 투영하므로 재생되는데; 후자는 연속적인 비트 패턴간에 소수의 (1-0)의 전이를 가질 수도 있다. 또한 재상은 마참내 일정 비트값을 가진 비트 패턴을 유도한다. n비트에 대해, 전체 20logⁿ⁺¹패턴이 필요한데, 이것은 유효하게 낮은 수이다. 유효하게, 또한 테스트 제어 설비 및 메모리 자체가 직접 주사-테스트 가능하다. 비록 오류 제어의 확률이 자동으로 낮더라도(비교적 적은 영역 때문에), 이들 설비가 특정 제어수단의 빠른 테스팅과 선정된 메모리 장치부분의 빠른 테스팅에 대해 허용된다. 유효하게 , 메모리는 대기 카운터와 보존 테스트 대기 시간을 독자적으로 카운팅 다운 하기 위한 어드레스 카운터를 포함한다. 고정 RAMs이 합리적인 데이타 보존 시간을 가져야 한다. 그로인한 테스팅은 메모리 장치의 예상된 신빙성을 끌어올린다. 유효하게, 상기 제어는 최종 상태 머신에 의해 영향을 받는다. ROM, 프로그램 논리 어레이, 와일드 논리(wild logic) 또는 다른 수단에 의한 실현이 예상치 못한 낮은 수의 논리 제어 항목으로 실현가능하다고 여겨질 것이다. 유효하게, N개의 상이한 어드레스에 대해, 메모리는 9N 또는 13N 어드레스 테스트 시퀀스 방법에 따라 테스트될 수도 있다. 상기는 각각의 위치에 대한 극소수의 억세스를 나타내고 또한 위치의 수에만 선형이다.

본 발명은 또한 상기에 따른 테스트 가능한 메모리 장치를 포함한 집적 회로에 관한 것으로서, 상기 메모리 장치는 상기 동작 상태에 있어선 그 집적 회로상의 적어도 하나의 또다른 데이타 처리 서브시스템에 동작하게 접속된다. 이제 내장형 RAM 메모리의 테스트 가능성이 전체 회로의 신빙성을 크게 향상시킨다.

제1도는 데이타 보존 데스트에 대한 13N 테스트 알고리즘을 도시한다. N은 제1칼럼의 특징을 이룬 어드레스의 수 0...N-1이다. 제2칼럼이 초기화를 나타내는데, 여기서 연속으로 각각의 어드레스에 데이타 0이 기록되어진다. 어드레스 시퀀스는 +1씩 각각의 어드레스 시간을 증가시키므로 실행된다. 또한, 제3 및 제4 칼럼이 증가한 어드레스를 갖는다. 또 한편, 제3 및 제4칼럼이 증가한 어드레스를 갖는다. 또 한편, 제5 및 제6칼럼은 -1씩 증가된 감소한 어드레스를 갖는다.

상기 테스트는 스턱-엣 오류(stuck-at faults), 스턱-오픈 오류(stuck-open faults), 전이 오류(transition faults), 결합 오류(coupling faults) 및 데이타 보존 오류(data retention faults)을 포함한 실제 오류 모델에 근거를 둔다. 도면에서, RAM WRITE 명령이 Wr로 표시되고 READ 명령이 Rd로 표시된다. 데이타의 오리엔테이션이 괄호안에 주어진다. 명령이 실행되는 RAM 어드레스가 제1도의 제1칼럼에 도시된다. 데이타 보존 테스트를 위해 필어드레스한 대기 시간은 설계에 따라 크게 좌우된다. 본 발명의 설계에서는 예로서 50msec를 사용한다. 비트용 SRAM(bit oriented SRAM)이 상기 테스트 알고리즘에 대해 전체적으로 테스트될 것이다. 그러나 워드용 SRAM(word driented SRAM)의 테스트에서, 각각의 어드레스 장소가 완전한 워드를 위해 기록 및 판독되야 한다. 동일한 어드레스에서 셀간의 결합 오류를 검출하기 위해, 데이타 백그라운드라 불리는 다수의 데이타 워드가 메모리 테스트 동안 요구된다.

제2도는 16비트 와이드 RAM용 데이타 백그라운드를 도시한다. 제1데이타 백그라운드에는 모든 쌍의 연속 비트 위치간에 0-1 전이가 있다. 그다음 4개의 데이타 백그라운드를 위한 전환은 다음과 같다 : 비트위치 0... i...n-1에 대해, 비트 i가 그다음 데이타 백그라운드를 위해 비트 위치 2i 및 (2i-1)상에 카피된다. 4개의 연속적인 전환후, 16비트에 대해, 모든 제로 데이타 백그라운드가 도달된다. 제2도의 하부 반은 상부반에 상응한 데이타 백그라운드에 대해 반전된 비트 방식인 데이타 백그라운드를 갖는다. 일반적으로, 상기 카핑 또는 프로젝팅(copying or projecting)이 다양한 방법으로 행해질 수 있는데, 이때, 상기 비트의 반이 2비트 위치상에 각각 투영된다. 특정 세트-업(set-up)에서, 카핑이 거꾸로 행해질 수도 있다. 상기 도시된 도해는 가장 쉽게 이행되는 것을 보여준다.

워드용 SRAM을 위한 완전한 자기-테스트는 다음과 같은데 : 첫째로 13N 테스트 알고리즘이 제1데이타 백그라운드에 대해 가동되고 그후 제2 데이타 백그라운드, 등등에 대해 가동된다. 최종적으로 13N 테스트 알고리즘과 데이타 보존 테스트 둘다가 최종 데이타 백그라운드에 대해 가동된다.

테이타 보존 테스트가 제7 및 제9칼럼 양쪽의 2 대기 간격을 의미한다. 이들 간격동안, 메모리가 디스에 이블되기에 데이타 내용이 변하지 않고 유지되야 한다. 상기 방법이 보다 빠르게 행해질 수 있는데, 이때 직접-판독-후-기록 특징은 사용되지 않을 것이다. 상기가 상기 방법을 9N-방법까지 감소시킨다. 제2도의 제2반의 패턴은 이하 본원에 도시된 바와 같은 반전에 의해 실현된다. 반전은 변환전에 실행된다. 보존 테스트는 각기 모두-0 및 모두-1-데이타 패턴인 2가지 백그라운드에 대해서만 행해진다.

양호한 실시예의 셋업

제3도는 본 발명에 따른 메모리 장치의 전체적인 구조를 도시한다. 메모리 매트릭스(memory matrix)가 종래의 회로에 포함될 수도 있는 메모리 셀의 로- 및 칼럼-방식 어레이를 포함한다.

외부 어드레스 경로(26)를 통해 도시되지 않은 소스로부터 어드레스를 수신할 수도 있는 어드레스 레지스터(24)에 의해 제공된 어드레스 입력(22)이 존재한다. 외부 데이타 경로(32)를 통해 도시되지 않은 데이타 소스로부터 데이타를 수신할 수도 있는 데이타 레지스터(30)에 의해 제공된 데이타 입력(28)이 존재한다. 데이타 출력 레지스터(36)와 외부 데이타 출력(34)도 존재한다. 외부 경로(40)상의 외부 제어 신호(판독, 기록, 칩선택 등등)를 수신하고 라인(41)상에 상기 매트릭스용 제어 신호를 발하는 제어 레지스터(38)가 존재한다. 레지스터 셀 수단(88)을 포함하는 자기-테스트-제어기(42)가 존재하고 상기 제어기가 제어 신호라인(44,46,50,54)을 따라 다양한 다른 서브시스템과 통신된다. 도시된 바와 같은 S-RAM은 예를들어, 마이크로프로세서, 모뎀 또는 내장형 메모리로서 작용을 하는 특수 목적 장치인 복잡한 집적 회로의 내부분을 나타낼 수도 있다. 이러한 장치는 산술 및 논리 유닛(ALU), 승산기, 배럴 시프터(barrel shifter), 와일드 논리(wild logic), 프로그램기능 논리 어레이, 레지스터, 입력-출력 회로, A/D-D/A 변환기, 버스 조직 및, 다른 것을 포함할 수도 있다. 이들이 어드레스, 데이타 및 제어 신호를 가진 메모리에 제공되고 상기 메모리로부터 데이타를 수신한다. 대안으로. 이들 특징중 선택된 것만이 나타날 수도 있는데, 이때 보유 데이타/어드레스 및 제어 연결이 칩의 관련 결합 패드에 직접 연결된다. 이들 서브시스템 자체가 형식적이기 때문에, 아무런 또다른 설명도 필요치 않다고 판단된다. 또 한편, 도시된 메모리는 외부 연결이 관련 결합 패드로 직접 유도되는 독립형 메모리일 수도 있다.

목적을 테스팅하기 위해 이하 소자가 제공되는데 : 해치가 쳐진 소자를 포함하는 공지된 원리에 따른 직렬 주사 체인이 형성된다. 상호 연결된 주사라인이 입력(62), 상호 연결된 레지스터(52,48,31,39) 및, 직렬 출력(64)을 갖는다. 이런식으로 상호 연결된 모든 레지스터가 이하 본원에 논의될 라인(58)상의 제어 신호 C1, C2의 제어하에 직력 시프트 레지스터로서 제어될 수도 있다. 입력(62) 및 출력(64)은 도시되지 않은 호스트머신에 연결될 수도 있다. 상기 호스트는 또한 적합한 제어 신호를 가진 라인(58)을 구동시킬 수도 있다. 데이타 입력 레지스터(30)에는 데이타 패턴을 변형하는 데이타 발생 매카니즘이 제공되며; 이것이 제어 서브시스템(42)과 제어 신호를 교환한다. 어등레스 레지스터(24)는 카운터를 구성하는 추가의 설비(72)를 갖는다. 상응한 방식으로, 레지스터(66)는 데이타 보존 테스트를 실행하는 대기 카운터를 구성하기 위한 설비(74)를 갖는다. 설비(72,74)는 라인(50)을 통해 제어 서브-시스템(42)과 제어 신호를 교환한다. 데이타 출력 레지스터(36)는 연속적인 데이타 결과 패턴의 시퀀스로부터 기호 패턴을 발생하는 설비를 갖는다. 상기 기호 패턴은 라인(64)를 통해 전송될 수도 있다. 후자의 설비는 라인(54)을 통해 제어 신호를 수신한다. 최종적으로, 제어 서브시스템(42)은 테스트-관련 모드를 제어하는 제어 신호를 라인(44)상에 전송할 수도 있다.

제4도는 제3도에 사용되는 변형된 레지스터 셀을 도시한다. 상기 레지스터 셀이 기억부(92)와, 2개의 제어 신호 C1, C2를 수신하는 입력 멀티플레서(90)를 포함한다. 이들 제어 신호의 기능이 관련된 표에 도시 되었는데 : C1=C2=0에 대해 정상(normal) 입력 N이 활성화된다. C1=0, C1=1이면, 자기-테스트 입력 T이 활성화된다. C1=1이고 C2가 관계없으면 주사 입력 S이 활성화된다. 기억부(92)는 클럭 CLK에 의해 활성화된다. 기억부로부터의 출력 신호는 정상 출력용, 주사 출력용 및, 만약 원한다면 자기-테스트 출력용으로 사용될 수도 있다. "정상"은 표준 메모리 동작을 의미한다. "주사"는 레지스터 셀이 레지스터 셀의 시프트 레지스터의 부분을 구성하는 것을 의미한다. "테스트"는 이하 본원에 설명될 것이다. "테스트" 설비가 필요하지 않다면, 관련된 접소도 존재할 필요가 없다.

제5도는 독립형 메모리에 사용하기 위한 레지스터 셀의 또다른 변형을 도시한다. 이 경우, 2개의 승산기(94,96)가 제공된다. 첫번째가 제4도의 멀티플레서(90)의 감소된 변형이며, 두번째가 "정상"과 "비-정상" 상태간의 식별을 위해서만 사용된다. 정상 상태에선 어떠한 기억도 실행되지 않는다. "테스트 출력"과 "주사 출력"신호가 기억 셀 출력에 나타난다.

실행 프로세스의 설명

이점과 관련해서, 제7도가 제어기의 모드의 시퀀스를 도시한다. 첫째로, C1=C2=0에 대해, RAM이 정상모드로 동작된다. 그다음,C1=C2=1에 대해, 모든 레지스터가 초기화 된다. C2가 0으로 된 후, 자기-테스트가 실행되는데, 상기 테스트는 완료시에 독자적으로 정지한다. 그후 C2가 다시 1로 되고 기호 패턴을 포함한 테스트 결과가 직렬로 출력될 수도 있다. 최종적으로, 양 제어 신호가 제로로 되고 회로는 다시 정상 모드 동작에 대해 개방된다.

제6도는 제1도의 13N 테스트를 실행하는 자기-테스트 제어기 상태도를 도시한다. 상기 테스트 방법의 정규 구조로 인해 낮은 복잡도의 상태도가 초래되고 그로 인해 자기-테스트-제어기의 복잡도가 저하된다.

각 상태가 원으로 도시된다. 제1상태(S0)가 제1도의 제2칼럼을 실행하고 그러므로 계속해서 루프하여 그 다음 어드레스(칼럼 6)를 발생시킨다. 이 상태에선, 데이타 백그라운드가 불변되며(칼럼 9), 어드레스 순서는 반전되지 않으면(칼럼 8), 데이타가 반전되지 않고(칼럼 6), 최종 어드레스가 도달되지 않는다(칼럼 6). 최종 어드레스가 도달되면, 상기 시스템은 그다음 상태 S1로 나아간다(참조, 칼럼 7). 이때에, 데이타가 반전되면(칼럼 7), 어드레스가 증가되며, 따라서 제1어드레스가 재차 도달된다. 그다음, 현재의 어드레스가 판독되며(상태 S1), 데이타가 기록되며(상태 S2), 재차 판독된다(상태 S3). 여기서 시스템은 그다음 어드레스(라인 3, 칼럼 6)로 진행하는 동안 또다른 변화없이 상태 S1로 되돌아가고 싸이클(S1,S2,S3)이 반복된다. 최종 어드레스가 발견되면(라인 4, 칼럼 6), 데이타가 반전되면(칼럼 4), 어드레스가 증가되고(칼럼 6), 어드레스의 전체 범위가 재차 순환된다. 상기 처리가 제1도의 제4칼럼의 실행에 상응한다. 모든 어드레스의 처리후 제5도가 도달된다. 여기서, 데이타가 반전되면(칼럼 7), 어드레스 순서가 반전되며(칼럼 8), 어드레스 순서가 정상(칼럼 3)인데, 즉; 아무런 또다른 변화도 실행되지 않고, 데이타의 그 이상의 반전도 실행되지 않는다(칼럼 4). 최종 어드레스가 도달될시에, 시스템은 라인(6)으로 진행한다. 여기서, 어드레스 순서가 반전되며(칼럼 8), 그다음 데이타 백그라운드가 기록되며(칼럼 9), 어드레스 순서가 하향한다(칼럼 3). 최종 데이타 백그라운드가 도달되지 않은한, 상태 S3으로부터의 출력이 상태 S0를 향하고, 여기서 새로운 데이타 백그라운드가 모든 메모리 어드레스에 연속으로 기록된다. 그다음, 상태 S1, S2, S3를 통해 반복된 사이클링이 재차 실행된다. 그러나, 최종 데이타 백그라운드의 도달에 의해, 시스템이 칼럼(7)을 통해 상태 S4로 나아간다. 여기서, 어드레스 카운터가 활성화되나(칼럼 6), 메모리 자체가 디스에이블된 상태로 유지된다. 대기 시간이 끝나면(칼럼 1, 라인9), 시스템이 상태 S5로 진행하며, 여기서 제1어드레스가 판독된다. 그다음 상태 S6에서, 새로운 데이타가 기록되고 이들의 두 상태가 각각의 상이한 어드레스에 대해 일단 반대된다. 최종 어드레스가 재차 도달되면(로 11), 시스템이 상태 S7로 진행한다. 여기서 재차 대기 시간이 데이타 보존을 테스팅하기 위해 실행된다. 그후 상태 S8에서 모든 메모리 위치가 판독되고 최종 어드레스의 도달후, 스스템이 상태 S9로 진행하는데 여기서 메모리가 디스에이블되고 테스트가 끝난다. 유일하게 남아있는 일은 본원에 도시되지 않은 기호 패턴을 포함한 테스트 평가 정보의 출력이다.

각종 테스트 서브-시스템의 양호한 실시예

제8도는 자기-테스트 제어기(제3도의 스톡(stock) 42)의 전형적인 실험을 도시한다. 프로그래밍은 충분한 기억 능력의 프로그램 논리 어레이 PLA(100)에서 행해진다. 상기 PLA에는 9개의 입력과 0개의 출력이 있다. 상기 입력은 다음과 같다 : 상태 입력(102)은 제6도에 도시된 10개의 상태(S0,...,S9)를 규정할 수도 있다. 입력(104)은 어드레스 증가 방향을 신호한다. 입력(108)은 데이타에 대한 반전 또는 정상 상태를 신호한다(제6도의 칼럼 4). 입력(100)은 최종 데이타 백그라운드의 도달을 신호하는데 : 의문의 신호가 이하 본원에서 논의되어질 데이타 발생기에 의해 발생되며 : 블럭은 안정-상태 신호화를 나타낸다. 입력(112)은 모든 메모리 어드레스를 통해 싸이클의 최종 어드레스의 도달을 신호한다. 입력(114)은 보존 테스트 대기 시간의 완료를 신호한다. 신호(112,114)는 이하 본원에 논의되어질 어드레스/대기 시간 카운터에 의해 발생되며 : 블럭은 안정 상태 실현을 나타낸다.

PLA의 출력은 다음과 같다 : 출력(116)은 도달되어질 시스템의 그다음 상태를 신호하며, 이들이 홀딩 레이지스터 셀을 통해 입력(102)에 궤환된다. 출력(118)은 기호 패턴을 발생하기 위해 이하 본원에 논의되어질 LFSR(선형 피이드백 시프트 레지스터)을 가동한다. 출력(120)은 활성화되어질 그다음 어드레스를 신호한다. 출력(122)은 데이타가 반전되어지는 것을 신호한다. 출력(124)은 어드레스 증가 방향이 반전되어지는 것을 신호한다. 출력(126)은 그 다음 데이타 백그라운드가 활성화 되어지는 것을 신호한다. 출력 신호는 다음과 같이 처리된다 : 출력(122,126)은 블럭(128)으로 상징화된 데이타 발생기에 접속된다. 출력(120)은 블럭(130)으로 상징화된 어드레스 카운터에 접속된다. 상태 출력(OUT 4,OUT 3)이 블럭(134)으로 상징화된 RAM 메모리에 접속되는데, 상기 메모리에서 인에이블/디스에이블 및 기록/판독 모드를 각기 제어한다. 국부 입력(102, 104, 108)은 블럭(136)에 상세히 도시된 세트-업을 가진 플립플롭(132)에 의해 발생되며 : 적당한 레지스터셀(138)이 클럭 CLK에 의해 제어된 데이타 플립플롭이며 : 상기가 앞서 본원에서 논의된 제어 신호 C1에 의해 제어되는 2 : 1 멀티플렉서(140)에 의해 처리된다. 상기 플립플롭은 자기 테스트 입력과 직렬 주사 입력을 위한 2개의 입력을 각기 갖는다. 소자(142)는 PLA의 출력 OUT1에 의해 제공된 또 다른 같은 종류의 셀이다. 셀(142,132)은 직렬 시프트 레지스터에 접속되어 입력(144)에 의해 제공되고 출력(146)을 통해 출력되는 주사 테스트를 실행한다. 이들은 함께 제3도의 제어기(42)의 해치 표시된 부분을 실현한다. 소자(142)의 출력은 이하 본원에 논의되어질 기호 형성 장치에 연결된다. 출력(122,124)은 EXCLUSIVE-OR-게이트를 통해 관련된 레지스터 플립플롭에 제공된다. PLA(100)으로의 입력(104,102)은 어드레스 카운터(130)에 접속되어, 각기 반전되고, 보존 테스트 대기 시간을 활성화시킨다.

PLA는 동일한 기능성을 가진 조합 논리(예를들어, 표준 셀 실현 또는 게이트 매트릭스)에 의해 대체될 수 있다. 상기 PLA가 테스트 알고리즘에 대한 모든 정보를 포함한다. 그러므로, 다른 테스트 알고리즘이 사용되면, PLA를 재설계할 필요가 있다.

제9도는 매개변수 설정 데이타 발생기의 전형적인 회로 실현을 도시한다. 8비트의 데이타 패턴에 대해, 상기 데이타 발생기는 3-입력 멀티플렉서(200...214)와 제4도에 따라 변형되어진 레지스터 셀(216...230)을 각각 포함되는 8개의 단으로 구성된다. 상기 레지스터 셀은 자신의 S-입력을 통해 직렬 주사 체인의 일부를 구성할 수 있다. 각각의 입력 멀티플렉서는 자신의 출력에 접속되는 레지스터 셀을 제공한다. 다음에, 상기 레지스터 셀은 다음과 같이 자신의 출력을 자신의 각각의 입력 멀티플레서에 제공한다 : 신호 INVDATA가 1이고 도시되지 않은 동기 제어하에서 반전 입력 01(싸이클에 의해 지시됨)의 데이타가 반전될 것이다. 상기는 모든 기억된 데이타 비트가 동시에 반전되어지는 것을 의미한다. 관련 제어 비트는 제8도의 회로에 의해 발생된다. 반전된 데이타 비트가 기억된다.

제어 신호 NEXTDBGR=1의 제어하에, 레지스터 셀 j의 출력이 레지스터 셀(2j,2j+1)에 적합한 입력 멀티플레서의 10입력에 제공될 때마다 그다음 결과 패턴이 레지스터 셀에 기억된다. 그러므로, 216에서 200, 202로; 218에서 204, 206으로; 220에서 208, 210으로; 227에서 212,214로 제공된다. 매개변수 설정은 다음과 같이 쉽게 실행된다 : 2배 길이(16비트)로 진행시, 레지스터 셀(224 내지 230)의 출력이 그다음 후속 8단의 멀티플렉서 입력에 제공된다. 상기는 패턴의 각 비트 길이 증가에 대해 하나의 부가의 상호 접속이 필요함을 의미한다.

2개의 제어 신호 INVDATA=0 및 NEXTDBGR=0이 제어하에, 각각의 레지스터 셀에 내재한 비트가 관련된 멀티플렉서 입력에 역결합되고 레지스터 셀에 재기억된다. 상기 방식으로, 세트-업이 완전히 동시에 동작한다. 레지스터 셀의 상세가 도면의 상부에 도시되었다. 모든 레지스터 셀은 메모리의 데이타 비트 입력에 제공될 수도 있다. 게다가, 모든 레지스터 셀은 상기 셀의 S-입력에 의해 직렬 주사 체인에 연결될 수도 있다.

제어 신호 NEXTDBGT=1 및 INVDATA=1의 조합은 발생하지 않는다. 레지스터 셀(230)은 추가의 레지스터 셀(232; 2-입력 멀티플렉서(234) 및 또다른 2-입력 멀티플렉서(236)을 갖춤)을 제공한다. 상기 레지스터 셀의 출력은 최종 데이타 백그라운드가 발생되는 것을 신호한다. 멀티플렉서(234)는 주사 동작과 자기 테스트 동작간에 선택을 한다. 멀티플렉서(239)는 동시에 역결합되고 재기억되는 현 테이타 백그라운드와 제어 신호 NEXTDBGR의 제어하에 "1"입력에 제공되는 그다음 데이타 백그라운드간에 선택을 한다. 셀의 비트(216 및 222)가 동일한 부호를 가지며 후자가 선택되며 : 그러면 새로운 패턴은 최종 데이타 백그라운드이다. 상기는 8비트 백그라운드에 대해 3회 변화후 발생한다. 16비트 패턴에 대해, EXCLUSIVE-OR-게이트(238)는 제1 및 제8레지스터 셀에 의해 제공되야 한다. 셀(232)의 출력이 제8도의 입력(110)으로서 사용된다. 데이타 백그라운드에 대한 결과 패턴이 또다른 방법으로 발생된다면, 최종 데이타 백그라운드의 검출은 간단한 방법으로 보정되야 한다.

또 한편, 비트형 메모리용 데이타 발생기는 단일 플립플롭과 소수의 게이트만으로 구성될 만큼 특히 단순하다. 2개의 희망 데이타 백그라운드는 플립플롭을 반전하므로 발생된다.

제10a,10b, 10c, 10d도는 8비트 어드레스 발생기 카운터 및 3비트 디지탈 대기 카운터의 전형적인 회로 실현과 특히 상기 회로에 사용된 보정된 셀을 도시한다.

상기 어드레스 발생기 및 대기 카운터는 실리콘 오버헤드를 감소시키기 위해 조합된다. 어드레스 비트의 수와 대기 카운터 비트의 수의 합이 클럭 주파수와 협력하여 데이타 보존 테스트에 대한 총 대기 시간을 규정한다.

어드레스 카운터의 2가지 가능한 회로 실현은 선형 피이드백 시프트 레지스터(LFSR)와 2진 업/다운 카운터를 고려한다. 그러나 상기 LFSR이 상기 목적을 위해선 다음과 같은 다수의 단점을 갖는다 :

1. 어드레스 주사 순서가 아주 다량의 추가의 논리 없이는 반전될 수 없다.

2. 모든-제로 어드레스의 발생은 추가의 하드웨어를 필요로 한다.

3. 실행 신호의 발생은 여분의 논리를 필요로 한다.

여기서는 2진 업/다운 카운터를 이용하여 실현되는데, 이는 소형의 회로가 선택되어지기 때문이다.

2진 카운터에 대한 문제가 리플 캐리 신호(ripple carry signal)의 지연이다. 대기 카운터를 포함하여 상기 카운터 단수의 수가 20비트까지 존재할 수 있다. 본 발명에서는 이 문제를 업/다운 카운터를 파이프 라인 캐리 신호 방식으로 설계하므로 해결하였다. 따라서 최대 지연은 4개의 2-입력 AND 데이타의 직렬 접속의 지연으로 감소한다.

따라서 모든 어드레스가 발생될 수 있다. 시퀀스가 역진행할 수도 있는 한 어드레스가 존재한다. 임의의 어드레스에 의해 카운팅 정지될 수도 있으며; 어드레스 발생기 동기될 수도 있다. 양 카운팅 방향에 대해, 최종 카운팅 위치의 도달을 지시하는 신호가 제공된다. 이의 설계는 매개변수 설정이 가능한데 있다. 어드레스 카운터 셀은 제10b도에 따라 적용된다. 적당한 셀이 한 입력 멀티플렉서와 2개의 추가의 EXCLUSIVE-OR게이트를 갖는다. 상기 멀티플렉서는 제8도에 130으로 도시된 신호-nextaddr- 및 -addr.dir-에 의해 제어된다. 캐리-인(carry-in)의 제어하에, 제1EXOR-게이트가 레지스터 셀의 내용을 변화시킨다. 어드레스 증가 방향 신호와 셀의 출력의 제2의 EXOR-게이트가 그다음 단에 대해 캐리-아웃(carry-out)신호를 발생한다. 캐리-인 및 캐리-아웃 신호의 제어하에 AND-게이트의 열(string)이 리플 캐리 신호를 발생시킨다. 이 경우에 대기 카운터는 제10d도에 보다 광범위하게 도시된 3개의 단을 구비한다. 상기 단에는 한 방향으로만 카운트되야 하는 간단한 비트가 존재한다. 대기 카운터는 어드레스 카운터에 대해 보다 사위 비트 단을 구성한다.

카운터의 고속화에 대해선, 2개의 파이프라인 플립플롭이 리플 AND-게이트의 열 간에 삽입되는데, 상기 리플 AND 게이트의 열이 제10c도에 보다 광범위하게 도시되었다. 출력 신호로부터 입력 신호를 분리시키기 위한 기능만이 존재하는 한, 그들의 구성은 기본적이다. 어드레스 시퀀스의 최종 어드레스의 도달이 제8단의 출력에 위치된 AND-게이트에 의해 신호화 된다. 상기 신호가 제8도의 입력(112)에 입력된다. 대기 카운터의 최하위 비트 위치는 제3도(블럭 130)로부터의 인에이블 신호를 수신한다. 대기 카운터의 최상위 비트 위치는 제8도의 입력(114)에 신호-end of wait를 제공한다.

제10a도에 도시된 빠른 리플 회로망 자체는 기준에 의해 본원에 통합된 미국 대응 출원서...인 1988년 4월 5일의 네델란드의 특허 출원서 제8800860호의 요지이다. 요약하면, 상기 회로망의 동작은 더 이상 논의될 필요가 없다.

제11도는 8비트 기호 발생기 또는 데이타 수신장치에 대한 전형적인 회로 실현을 도시하고 제11a도는 변형된 레지스터 셀을 도시한다.

테스트 알고리즘의 판독 작용동안 RAM에 의해 발생된 데이타가 데이타 수신 장치로 보내진다. 상기 데이타를 예정된 데이타와 비교하기 위한 2가지 방법이 있는데 :

1. 매 판독 작용동안 데이타 판독과 예정된 데이타를 비교하고 차이가 검출되면 PASS/FAIL 비트를 세트한다.

2. 병령 기호 분석기(Parallel Signature Analyser; PSA)에 있어서의 다항 분할에 의해 칩상의 데이타를 압출한다. 상기 PSA의 최종 내용이 기호라 명명된다.

상기 방책은 최소 실리콘 오버헤드를 초래하고 LFSR의 지연이 작고 비트의 수와 관계없기 때문에, 본 발명은 LFSR을 이용해서 실현했다.

자기 테스트가 끝난후, 최종 기호는 지정된 소프트웨어 도구에 의해 앞서 계산된 기호와 비교되어질 필요가 있다. 비교가 칩을 오프한다. 그러므로 테스트가 종료된 후 상기 기호는 PSA로부터 시프트되어질 필요가 있다. PSA상의 홀드 모드는 테스트가 종료된 후 PSA의 최종 기호가 소실되는 것을 방지하기 위해 필요하다. 홀드 제어신호는 자기 테스트 제어기에서 발생된다.

PSA의 에러 적용 범위가 PSA단의 수의 감소에 대해 지수함수적으로 감소된다. 그로 인해 최소 8 OSA단이 나타날 필요가 있다. 통상, PSA단의 수는 SRAM의 데이타 출력의 수와 같다. SRAM의 데이타 출력의 수가 8보다 작으면, 잔여 PSA 입력이 Vss에 접속된다.

도면은 8비트 PSA의 가능한 회로 실현을 도시한다. PSA의 다항 피이드백에 기인한 최대 에러 적용 범위와 최소 타이밍 문제를 확실케 하기 위해 최소 다항이 PSA에 사용된다. PSA의 시드(seed)의 선택(초기화)은 독단적이다. 그래서 본 발명은 편리를 위해 모두 제로 워드를 선택했다.

제11a도는 단일 셀의 구성을 상세히 도시한다. 상기 셀은 표준 기억 포트를 갖춰, 테스트 동작과 직렬 주사 동작간을 선택하는 멀티플렉서와, 현재의 셀 내용(역 결합에 의한)과 EXOR-게이트에 의해 제어되는 테스트 신호간을 선택하는 제2멀티플렉서를 구비한다. 상기 선택은 제8도의 소자(142)에 의해 발생된 LFSR-인에이블 신호에 의해 제어된다. 입력 EXORs은 RAM으로부터 직접 데이타 비트를 수신할 수도 있다. 또한 EXCLUSIVE OR-게이트는 종래의 기술에서 공지된 방식으로 최대 길이 피이드백 레지스터를 실현한다. 그 출력은 직렬이다. 램이 보다 작은 데이타 폭을 갖는 경우에, 보다 적은 단이 데이타 출력에 의해 제공되어질 필요가 있다.

Claims (12)

1. 정적 RAM 메모리(static RAM memory)와 상기 메모리에 접속된 어드레스 레지스터, 데이타 입력 레이지스터, 제어 레지스터를 포함하는데, 디들 모든 레지스터는 외부로부터 억세스 가능한 정보 통신용 상호 접속부를 구비하며, 상기 RAM 메모리가 기능 데이타 출력을 갖는 메모리 장치에 있어서, 상기 기능 데이타 출력과 병렬로, 데이타 출력 레지스터를 메모리에 접속하며, 상기 모든 레지스터 각각이 일련의 활성 가능한 테스트 주사 체인의 일부를 구성하며, 상기 메모리 장치를 주사 상태, 작동 상태 및, 자기 테스트 상태에 교대로 활성화시키기 위한 제1제어 수단이 제공되어지는데; 상기 주사 상태에선, 상기 모든 레지스터를 상기 주사 체인내에 직렬 시프트 레지스터를 형성하기 위해 결합하고, 상기 동작 상태에선 상기 모든 레지스터를 상기 메모리에 동작하게 결합하며, 상기 자기 테스트 상태에선 상기 어드레스 레지스트와, 상기 데이타 입력 레지스터 및, 상기 제어 레지스터를 메모리 장치의 임의의 정보 입력으로부터의 임의의 정보 통신의 부재 상태하에서 연속적인 데이타 테스트 패턴 및 어드레스 테스트 패턴을 형성하기 위해 동작하고 상기 데이타 출력 레지스터를 일련의 데이타 결과 패턴을 수신하기 위해 동작하고 동시에 일련의 데이타 결과 패턴을 기호 패턴으로 변환하기 위한 변환 수단을 구비하는 것과, 상기 시프트 레지스터가 프리세트 정보를 수신하기 위한 직렬 입력과 상기 기호 패턴을 출력하기 위한 직렬 출력을 구비하는 것을 특징으로 하는 메모리 장치.
2. 제1항에 있어서, 상기 어드레스 레지스터 및 데이타 입력 레지스터에는 초기화 패턴을 연속의 순차 패턴으로 연속으로 변환시키는 시퀀싱 수단이 제공되고, 상기 변환 수단은 상기 순차 패턴의 발생과 동기로 동작하는 것을 특징으로 하는 메모리 장치.
3. 제2항이 있어서, 상기 변환 수단은 상기 수단에 발생된 임의의 예비 기호 패턴을 홀딩하는 홀드 상태를 갖는 것을 특징으로 하는 메모리 장치.
4. 제2항 또는 제3항에 있어서, 상기 데이타 입력 레지스터에 대해 순차의 비트 위치간의 최대수의 1-0전이를 가진 부분적인 테스트 패턴을 발생하는 프리세트 매카니즘이 제공되며, 상기 시퀀싱 수단은 상기 부분적인 테스트 패턴으로부터 일련의 순차의부분 테스트 패턴을 부분적으로 시퀀스로 발생시키는 제2제어 수단을 구비하는데, 상기 시퀀스에 임의의 쌍의 비트 위치간의 각 1-0 변환이 적어도 한번은 발생하는 것을 특징으로 하는 메모리 장치.
5. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 직렬 테스트 주사 체인이 상기 제어 수단과 상기 시퀀싱 수단의 테스트 동작을 실행하기에 적합한 것을 특징으로 하는 메모리 장치.
6. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 어드레스 레지스터는 상기 레지스터의 어드레스 위치의 전체에 걸쳐 동기적으로 카운팅하는 카운팅 수단을 구비하고 동시에 상기 카운팅 수단에 의해 가동되고 상기 제1제어 수단에 의해 제어되며, 특징 어드레스 위치의 제어하에 상기 RAM 메모리를 무력하게 하고 대기 시간을 측정하는 대기 카운터 수단을 구비하는데, 상기 대기 시간의 종료후에 데이타 보존 테스트를 실행하는 것을 특징으로 하는 메모리 장치.
7. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 제1제어 수단은 유한 상태 머신의 각각의 상태의 변화의 제어하에 상기 고정 RAM 메모리의 완전한 테스트를 실행하는 것을 특징으로 하는 메모리 장치.
8. 제7항에 있어서, 상기 유한 상태 머신은 일련의 상태를 포함하는데, 모든 메모리 위치에 대한 기록 상태로부터 출발하며, 모든 메모리 위치에 대해 제1데이타 백그라운드를 이용해서 제1어드레스 증가 방향으로 제1판독 변형 시퀀스를 실행하며, 상기 제1데이타 백그라운드에 대해 반전된 데이타 백그라운드를 이용해서 상기 시퀀스 실행을 반복하여, 각기 상기 제1 및 반전된 데이타 백그라운드를 이용해서 증가방향으로 역 어드레스에 상기 시퀀스 실행을 반복하며, 그후에 메모리를 상기 대기 시간동안 무력하게 하고 그후 모든 메모리 위치에 대해 임의의 어드레스 증가 시퀀스로 제2판독-변형 시퀀스를 실행하며, 최종적으로 상기 대기 시간과 동일한 시간동안 메모리를 재차 무력하게 하고 모든 메모리 위치에 대해 또다른 임의의 어드레스 시퀀스 판독 시퀀스를 실행하는 것을 특징으로 하는 메모리 장치.
9. 제8항에 있어서, 각각의 상기 제1판독-변형 시퀀스는 판독 변형-판독-시퀀스인 것을 특징으로 하는 메모리 장치.
10. 제8항에 또는 제9항에 있어서, 상기 제1 및 제2데이타 백그라운드는 총 n-비트의 0-1 데이타 패턴의 다수의 비트-반복으로 구성되고, 이러한 데이타 백그라운드에 속한 임의의 상태는 투명된 데이타 백그라운드를 가진 상태로 대체되는데, 여기서 2logn 대체 동작후 임의의 상의 데이타 비트가 적어도 한 차례 상기 쌍간에 0-1 패턴 차를 가질 때까지 임의의 투영 데이타 백그라운드의 데이타 비트의 반이 투영된 데이타 백그라운드의 2비트 상에 각각 투영되는 것을 특징으로 하는 메모리 장치.
11. 제2항 또는 제3항에 있어서, 제3제어 수단이 메모리 자체의 주사 테스트를 실행하기 위해 제공되어지는 것을 특징으로 하는 메모리 장치.
12. 제1항 내지 제11항중 어느 한 항에 따른 메모리 장치와; 상기 동작 상태가 적어도 상기 데이타 입력 레지스터 또는, 상기 어드레스 레지스터 또는, 상기 기능 데이타 출력중 어느 하나에 동작가능하게 접속되는 또다른 데이타 처리 서브시스템을 포함하는 집적 회로.

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