JP2005004876A - 半導体記憶装置とその評価方法 - Google Patents
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Abstract
【課題】エラー訂正前とエラー訂正後との動作テストを同時に行うことで、テスト時間を短縮でき、さらにテストコストを低減する。
【解決手段】書き込みデータをメモリセルアレイ1に記憶すると共に、上記書き込みデータに対してエラー訂正に必要な検査データを生成して検査データメモリセルアレイ2に記憶する。一方、メモリセルアレイ1から読み出したデータと検査データメモリセルアレイ2から読み出した検査データとからシンドローム信号を生成する。そして、シンドローム信号に基づいて、上記読み出したデータをエラー訂正し、エラー訂正後のデータを外部に出力する。また、同時に、上記シンドローム信号に基づいて、エラー訂正前のデータのエラービットの番地を特定する内部エラーI/O番地信号を生成して外部に出力するようにしている。
【選択図】 図1
【解決手段】書き込みデータをメモリセルアレイ1に記憶すると共に、上記書き込みデータに対してエラー訂正に必要な検査データを生成して検査データメモリセルアレイ2に記憶する。一方、メモリセルアレイ1から読み出したデータと検査データメモリセルアレイ2から読み出した検査データとからシンドローム信号を生成する。そして、シンドローム信号に基づいて、上記読み出したデータをエラー訂正し、エラー訂正後のデータを外部に出力する。また、同時に、上記シンドローム信号に基づいて、エラー訂正前のデータのエラービットの番地を特定する内部エラーI/O番地信号を生成して外部に出力するようにしている。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、ECC(Error Correction Code)回路を備えた半導体記憶装置とその評価方法に関する。
【0002】
【従来の技術】
近年、半導体記憶装置の微細化が進められている。しかし、この微細化に伴い、半導体記憶装置が備えるメモリセルのソフトエラーによるセルデータ破壊が問題となっている。この対策としては、エラー符号訂正技術を用いて、破壊されたデータを修復する方法が各種提案されている。その一例として、ECC回路をメモリセルアレイと同一チップ上に集積し、ユーザがエラー訂正を意識せずに使用できる半導体記憶装置が非特許文献1に開示されている(非特許文献1参照)。このECC回路を備えた半導体記憶装置では、製造工程中に欠陥が生じたメモリセルの記憶データを訂正することができるため、半導体記憶装置の製造歩留まりを向上させることができる。
【0003】
このように欠陥メモリセルの救済にECC回路を用いた場合でも、製造ラインのモニタ及び管理上、エラー訂正前のメモリセルアレイの加工歩留まりをテストすることが必要となる。上記加工歩留まりのテストを行う場合には、例えばエラー訂正を行うか否かを制御する信号であるエラー訂正イネーブル信号を上記半導体記憶装置に入力する。そして、エラー訂正イネーブル信号をハイ(エラー訂正あり)の場合と、エラー訂正イネーブル信号をロー(エラー訂正あり)の場合とに分けてテストを行う。この2回のテスト結果により、前者ではエラー訂正を含めたメモリ機能の問題の有無を、後者では上記半導体記憶装置のエラー訂正前のメモリセルアレイの加工歩留まりをテストすることが可能となる。
【0004】
また、この種の関連技術として、半導体記憶装置のテストデータを複数蓄積し、パケット形式で出力するものが提案されている(特許文献1)。
【0005】
【非特許文献1】
KIYOHIRO FURUTANI et al., A Built−In Hamming Code ECC Circuit for DRAM’s, IEEE JOURNAL OF SOLID−STATE CIRCUITS,VOL.24,NO.1, FEBRUARY 1989, p.50−56
【0006】
【特許文献1】
特開2000−149598号公報
【0007】
【発明が解決しようとする課題】
ところが、メモリセルアレイの加工歩留まりのテストを行う場合、エラー訂正なしの場合とエラー訂正ありの場合についてそれぞれ動作テストを行う必要がある。よって、結果として2回の動作テストが必要となる。このため、メモリテスト時間が長く、テストコストの増大につながるという問題点がある。特に、同一チップ上に搭載した数十個以上のメモリマクロをすべてテストする必要があるシステムLSI等では、このテスト時間の増大は大きな問題である。
【0008】
本発明は、上記のような事情に鑑みてなされたもので、エラー訂正前とエラー訂正後との動作テストを同時に行うことで、テスト時間を短縮でき、さらにテストコストを低減することができる半導体記憶装置とその評価方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
上記目的を達成するために本発明の一側面に係る半導体記憶装置は、外部から入力される一次データを記憶するメモリセルアレイと、前記一次データに対応する検査データを生成する検査データ生成回路と、前記検査データを記憶する検査記憶部と、前記メモリセルアレイに記憶された前記一次データを読み出すことにより得られる読み出しデータに対して、前記検査データに基づいてビットエラーの検出を行い、シンドローム信号を生成するシンドローム生成回路とを備える。
【0010】
さらに本装置は、前記シンドローム信号に基づいて、前記読み出しデータのエラーを訂正すると共に、前記ビットエラーが発生した前記メモリセルアレイ内のメモリセルの番地を表す内部エラー番地信号を生成するシンドローム信号処理回路を具備する。
【0011】
また本発明の一側面に係る半導体記憶装置は、メモリセルアレイ及びエラー訂正回路を有するメモリマクロと、前記メモリマクロに書き込むための入力データを生成する入力データ生成回路と、前記メモリマクロから読み出された出力データと前記入力データ生成回路により生成された入力データとを比較し、前記出力データのエラーの有無を表すエラー信号を生成するエラー信号生成回路とを備える。
【0012】
さらに本回路は、前記メモリマクロから出力される、前記メモリセルアレイに記憶された前記入力データを読み出すことにより得られる読み出しデータのビットエラーが発生した前記メモリセルアレイ内のメモリセルのエラー番地を表す内部エラー番地信号を一時的に記憶する内部エラー番地レジスタを具備する。
【0013】
また本発明の一側面に係るメモリセルアレイ及びエラー訂正回路を有する半導体記憶装置の評価方法は、入力データを前記半導体記憶装置が記憶する場所の指定に用いられるアドレスを生成するステップと、前記アドレスを一時的に記憶するステップと、前記一時的に記憶したアドレスを前記半導体記憶装置に入力するステップと、前記半導体記憶装置に書き込むための前記入力データを生成するステップと、前記入力データを前記半導体記憶装置に書き込むステップとを有する。
【0014】
さらに本評価方法は、前記入力データを前記半導体記憶装置から読み出すステップと、前記半導体記憶装置から読み出された出力データと前記生成された入力データとを比較し、前記出力データのエラーの有無を表すエラー信号を生成するステップと、前記エラー信号を一時的に記憶するステップと、前記半導体記憶装置から出力される、前記メモリセルアレイに記憶された前記入力データを読み出すことにより得られる読み出しデータのビットエラーが発生した前記メモリセルアレイ内のメモリセルのエラー番地を表す内部エラー番地信号を一時的に記憶するステップとを有する。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【0016】
(第1の実施形態)
図1は、本発明の第1の実施形態に係る半導体記憶装置100の回路ブロック図である。
【0017】
この半導体記憶装置100は、書き込みデータを記憶するためのメモリセルアレイ1と、エラー訂正に必要な検査データを記憶するための検査データメモリセルアレイ2とを備える。メモリセルアレイ1は、例えば1Mビット(8kワード×128ビット)の容量を持つ。検査データメモリセルアレイ2は、例えば72kビット(8kワード×9ビット)の容量を持つ。メモリセルアレイ1と検査データメモリセルアレイ2とは、例えばSRAMにより構成されるが、これに限定されるものではない。
【0018】
また上記半導体記憶装置100は、検査データ生成回路3とシンドローム生成回路4とエラービットセレクタ生成回路5とを備える。この検査データ生成回路3とシンドローム生成回路4とエラービットセレクタ生成回路5とからシンドローム信号処理回路が構成される。
【0019】
検査データ生成回路3は、外部から書き込まれた入力データに対して、エラー訂正を行うための検査データを生成する。上記検査データは、例えば9ビットのデータにより構成される。また、上記検査データは、例えば1ビットのエラー訂正が可能なハミング符号により構成される。
【0020】
シンドローム生成回路4は、メモリセルアレイ1に記憶されたデータを読み出すことにより得られる読み出しデータに対して、検査データメモリセルアレイ2から読み出された検査データに基づいてビットエラーの検出を行う。そして、このビットエラーを表すシンドローム信号を生成する。このシンドローム信号は、例えば7ビットのデータにより構成される。
【0021】
エラービットセレクタ生成回路5は、シンドローム生成回路4により生成されたシンドローム信号から128ビットのエラービットセレクタ信号を生成する。このエラービットセレクタ信号は、128ビットのうち、シンドローム信号が示すエラービットに対応するビットがハイとなり、残りはローとなる。
【0022】
さらに上記半導体記憶装置100は、エラー訂正回路と内部エラーI/O番地生成回路6と内部エラーフラグ生成回路7とを備える。
【0023】
エラー訂正回路は、トランスファーゲート16とインバータ回路17とトランスファーゲート18とから構成される。エラー訂正回路は、シンドローム信号に基づいて生成されたエラービットセレクタ信号を用いて、メモリセルアレイ1から読み出されたデータのエラー訂正を行う。
【0024】
内部エラーI/O番地生成回路6は、シンドローム生成回路4により生成されたシンドローム信号に基づいて、ビットエラーが発生したメモリセルアレイ1内のメモリセルの番地を表す内部エラーI/O番地信号を生成する。この内部エラー番地信号は、例えば7ビットのデータにより構成され、128ビットからなるメモリセルアレイ1からの読み出しデータのうち、ビットエラーが発生したビットを特定できる信号である。
【0025】
内部エラーフラグ生成回路7は、シンドローム生成回路4により生成されたシンドローム信号に基づいて、メモリセルアレイ1から読み出されたデータにエラービットが存在するか否かを表す内部エラーフラグを生成する。この内部エラーフラグは、例えば1ビットのフラグにより構成され、エラービットが存在する場合はハイ、エラービットが存在しない場合はローとなる。
【0026】
なお、内部エラーI/O番地生成回路6と内部エラーフラグ生成回路7とは、入力ピン12から入力される内部エラーモニタイネーブル信号(EME)がハイの時に活性化される。
【0027】
さらに上記半導体記憶装置100は、入力ピン8と、入力ピン9と、入出力ピン10と、出力ピン11と、入力ピン12と、出力ピン13とを備える。
【0028】
入力ピン8には、データの記憶場所を指定するアドレス(A0−12)が入力される。このアドレス(A0−12)は、例えば13ビットのデータにより構成される。
【0029】
入力ピン9には、クロック(CK)と制御信号とが入力される。この制御信号には、例えばチップイネーブル信号(CEN)、ライトイネーブル信号(WEN)、アウトプットイネーブル信号(OEN)が含まれる。
【0030】
入出力ピン10には、半導体記憶装置100に書き込むための入力データ(I0−127)が入力される。また入出力ピン10からは、半導体記憶装置100から外部に出力データ(O0−127)が出力される。
【0031】
出力ピン11からは、内部エラーI/O番地生成回路6により生成された内部エラーI/O番地信号が出力される。
【0032】
入力ピン12には、内部エラーI/O番地生成回路6と内部エラーフラグ生成回路7とを活性化するための内部エラーモニタイネーブル信号(EME)が入力される。この内部エラーモニタイネーブル信号(EME)は、例えばユーザが直接入力する。また、当該半導体記憶装置100の周辺回路あるいは当該半導体記憶装置100が接続されるホストが生成して入力してもよい。
【0033】
出力ピン13からは、内部エラーフラグ生成回路7により生成された内部エラーフラグが出力される。
【0034】
なお、上記入力ピン8,9,12に入力される各信号は、例えば同じチップ上に集積される回路から入力される。また、例えば半導体記憶装置100が接続されるホストから入力されてもよい。
【0035】
次に、このように構成された半導体記憶装置100の動作を説明する。
【0036】
半導体記憶装置100は、入力ピン9にハイレベルのライトイネーブル信号(WEN)が入力されると、データ書き込み処理を実行する。半導体記憶装置100に書き込むための入力データが入出力ピン10から入力されると、この入力データは入力バッファ14に入力される。入力バッファ14は、入力ピン9から入力される制御信号に基づいて128ビットの入力データ(DIN0−127)を出力する。入力バッファ14から出力された入力データ(DIN0−127)は、メモリセルアレイ1に書き込まれる。また入力データ(DIN0−127)は、検査データ生成回路3に入力される。検査データ生成回路3は、入力データ(DIN0−127)に基づいて、9ビットのハミング符号からなる検査データを生成する。この検査データは、検査データメモリセルアレイ2に書き込まれる。
【0037】
なお、入力ピン8には、アドレス(A0−12)が入力される。このアドレス(A0−12)は、メモリセルアレイ1と検査データメモリセルアレイ2とにそれぞれ入力される。メモリセルアレイ1は、入力データ(DIN0−127)をアドレス(A0−12)により指定された場所に記憶する。同様に、検査データメモリセルアレイ2は、検査データをアドレス(A0−12)により指定された場所に記憶する。
【0038】
一方、半導体記憶装置100は、入力ピン9にハイレベルのアウトプットイネーブル信号(OEN)とローレベルのWEN信号が入力されると、データ読み出し処理を実行する。
【0039】
メモリセルアレイ1から読み出されたデータ(DOUT0−127)は、トランスファーゲート16とインバータ回路17とに入力される。インバータ回路17は、入力データを反転して出力する。インバータ回路17から出力されたデータは、トランスファーゲート18に入力される。
【0040】
さらに、メモリセルアレイ1から読み出されたデータ(DOUT0−127)と、検査データメモリセルアレイ2から読み出された検査データとは、シンドローム生成回路4に入力される。シンドローム生成回路4は、シンドローム信号(SY0−6)を生成する。このシンドローム信号(SY0−6)は、エラービットセレクタ生成回路5と内部エラーI/O番地生成回路6と内部エラーフラグ生成回路7とに入力される。
【0041】
エラービットセレクタ生成回路5は、128ビットのエラービットセレクタ信号を生成する。このエラービットセレクタ信号は、トランスファーゲート16の制御端子とトランスファーゲート18の制御端子とに入力される。
【0042】
トランスファーゲート16は、制御端子に入力されるエラービットセレクタ信号に従い、入力されるデータ(DOUT0−127)を出力する。トランスファーゲート16は、エラービットセレクタ信号がローの場合に入力データを出力する。
【0043】
トランスファーゲート18は、制御端子に入力されるエラービットセレクタ信号に従い、入力データを出力する。トランスファーゲート18は、エラービットセレクタ信号がハイの場合に入力データを出力する。
【0044】
すなわち、エラーが発生していないビットは、トランスファーゲート16を経由するパス“A”を通る。一方、エラーが発生しているビットは、トランスファーゲート18を経由するパス“B”を通る。このようにして、エラービットの訂正が行われる。
【0045】
トランスファーゲート16及びトランスファーゲート18によりエラー訂正されたデータは、出力バッファ15に入力される。出力バッファ15は、入力ピン9から入力される制御信号に基づいて128ビットの出力データ(O0−127)を出力する。この出力データ(O0−127)は、入出力ピン10から外部に出力される。
【0046】
内部エラーI/O番地生成回路6は、内部エラーモニタイネーブル信号(EME)が入力された場合に、入力されたシンドローム信号(SY0−6)に基づいて内部エラーI/O番地信号を生成する。この内部エラーI/O番地信号は、出力ピン11から外部に出力される。
【0047】
内部エラーフラグ生成回路7は、内部エラーモニタイネーブル信号(EME)が入力された場合に、入力されたシンドローム信号(SY0−6)に基づいて内部エラーフラグを生成する。この内部エラーフラグは、出力ピン13から外部に出力される。
【0048】
次に、図1に示した半導体記憶装置100の評価方法について説明する。
【0049】
図2は、図1に示した半導体記憶装置100の評価方法を表すフローチャートである。ここでは、例えば半導体記憶装置100が接続されたホストが評価を行うものとする。これに限定されるものではなく、半導体記憶装置100と同じチップ上に集積されるBIST(Built−In Self Testing)回路が評価を行ってもよい。
【0050】
ホストは、ステップ2aにおいて、上記半導体記憶装置100に対してデータの書き込みを指示する制御信号を生成する。次にホストは、ステップ2aからステップ2bに移行して、上記書き込みを指示する制御信号を上記半導体記憶装置100に入力する。
【0051】
次にホストは、ステップ2bからステップ2cに移行して、上記半導体記憶装置100がデータを記憶する場所を指定するアドレスを生成する。次にホストは、ステップ2cからステップ2dに移行して、上記アドレスを上記半導体記憶装置100に入力する。
【0052】
次にホストは、ステップ2dからステップ2eに移行して、上記半導体記憶装置100に書き込むための入力データを生成する。次にホストは、ステップ2eからステップ2fに移行して、上記入力データを上記半導体記憶装置100に書き込む。
【0053】
次にホストは、ステップ2fからステップ2gに移行して、上記半導体記憶装置100に対してデータの読み出しを指示する制御信号を生成する。次にホストは、ステップ2gからステップ2hに移行して、上記読み出しを指示する制御信号を上記半導体記憶装置100に入力する。
【0054】
次にホストは、ステップ2hからステップ2iに移行して、上記生成したアドレスと同じアドレスを生成する。次にホストは、ステップ2iからステップ2jに移行して、上記同じアドレスを上記半導体記憶装置100に入力する。
【0055】
次にホストは、ステップ2jからステップ2kに移行して、上記書き込んだ入力データを上記半導体記憶装置100から読み出す。次にホストは、ステップ2kからステップ2lに移行して、上記半導体記憶装置100から読み出された出力データと上記生成した入力データとを比較し、上記出力データのエラーの有無を表すエラー信号を生成する。
【0056】
次にホストは、ステップ2lからステップ2mに移行して、上記半導体記憶装置100から出力される内部エラーI/O番地信号を一時的に記憶する。次にホストは、ステップ2mからステップ2nに移行して、上記半導体記憶装置100から出力される内部エラー信号を一時的に記憶する。
【0057】
次にホストは、ステップ2nからステップ2oに移行して、上記アドレスと上記エラー信号と上記内部エラーI/O番地信号と上記内部エラー信号とを外部にシリアルに出力する。
【0058】
以上詳述したように第1の実施形態では、書き込みデータをメモリセルアレイ1に記憶すると共に、上記書き込みデータに対してエラー訂正に必要な検査データを生成して検査データメモリセルアレイ2に記憶する。
【0059】
一方、メモリセルアレイ1から読み出したデータと検査データメモリセルアレイ2から読み出した検査データとからシンドローム信号を生成する。そして、シンドローム信号に基づいて、上記読み出したデータをエラー訂正し、エラー訂正後のデータを外部に出力する。また、同時に、上記シンドローム信号に基づいて、エラー訂正前のデータにエラービットが存在するか否かを表す内部エラーフラグと、エラービットの番地を特定する内部エラーI/O番地信号とを生成して外部に出力するようにしている。
【0060】
したがって第1の実施形態によれば、エラー訂正後のデータが外部に出力されるため、エラー訂正後の半導体記憶装置100の動作評価が可能となる。また同時に、内部エラーフラグと内部エラーI/O番地信号とにより、エラー訂正前のメモリセルアレイの動作評価が可能となる。これにより、エラー訂正前とエラー訂正後の動作テストを同時に行うことで、テスト時間を短縮でき、さらにテストコストを低減することができる。
【0061】
また、内部エラーモニタイネーブル信号(EME)が半導体記憶装置100に入力された場合に内部エラーI/O番地信号と内部エラーフラグとを出力するようにしているため、テストの種類をユーザが選択することが可能である。
【0062】
また、内部エラーI/O番地信号により、エラービットが発生したメモリセルアレイ1内のメモリセルの番地を特定することができる。なおセルデータ破壊によるビットエラーは、ソフトエラーにより発生する場合もあるが、この確率は非常に低く、またソフトエラーによるセルデータ破壊が発生しない環境でテストを行うことで、メモリセルアレイ1内の欠陥メモリセルを特定することが可能となる。
【0063】
なお、第1の実施形態において、半導体記憶装置100に書き込まれるデータと、検査データとを別々のメモリセルアレイに記憶している。しかし、これに限定されるものではなく、検査データメモリセルアレイ2をメモリセルアレイ1が含む構成としてもよい。
【0064】
(第2の実施形態)
図3は、本発明の第2の実施形態に係る半導体記憶装置200のブロック図である。
【0065】
この半導体記憶装置200は、上記第1の実施形態で示した半導体記憶装置100からなるメモリマクロ21と、このメモリマクロ21をテストするためのメモリ自己テスト回路であるBIST(Built−In Self Testing)回路20とを含む。なお、メモリマクロ21の構成及び動作は上記第1の実施形態と同様である。
【0066】
メモリマクロ21とBIST回路20とには、例えば半導体記憶装置200の周辺回路により生成されたクロック(CK)が入力される。メモリマクロ21とBIST回路20とは、このクロック(CK)に基づいて動作する。
【0067】
BIST回路20は、アドレス発生回路22と、アドレスレジスタ23と、制御信号発生回路24と、制御信号レジスタ25と、EME発生回路26と、EMEレジスタ27とを備える。
【0068】
アドレス発生回路22は、メモリマクロ21内のメモリセルアレイ1にデータを記憶する場所の指定に用いるアドレス(A0−12)を生成する。このアドレス(A0−12)は、例えば13ビットのデータにより構成される。アドレスレジスタ23は、アドレス発生回路22により生成されたアドレス(A0−12)を一時的に記憶する。
【0069】
制御信号発生回路24は、メモリマクロ21に対してデータの書き込み及びデータの読み出しに必要な制御信号を生成する。この制御信号には、例えばチップイネーブル信号(CEN)、ライトイネーブル信号(WEN)、アウトプットイネーブル信号(OEN)が含まれる。制御信号レジスタ25は、制御信号発生回路24により生成された制御信号を一時的に記憶する。
【0070】
EME発生回路26は、メモリマクロ21が備える内部エラーI/O番地生成回路6と内部エラーフラグ生成回路7とを活性化するための内部エラーモニタイネーブル信号(EME)を生成する。EMEレジスタ27は、EME発生回路26により生成された内部エラーモニタイネーブル信号(EME)を一時的に記憶する。
【0071】
またBIST回路20は、入力データ発生回路28と、入力データレジスタ29と、出力データレジスタ30と、比較器31と、エラーフラグレジスタ32とを備える。
【0072】
入力データ発生回路28は、128ビットからなる任意の入力データ(I0−127)を生成する。入力データレジスタ29は、入力データ発生回路28により生成された入力データ(I0−127)を一時的に記憶する。
【0073】
出力データレジスタ30は、メモリマクロ21から出力されたエラー訂正後の出力データ(O0−127)を一時的に記憶する。
【0074】
比較器31は、入力データ発生回路28から入力された入力データ(I0−127)と、出力データレジスタ30から入力された出力データ(O0−127)とを比較する。そして、この出力結果をエラーフラグとして出力する。
【0075】
エラーフラグレジスタ32は、比較器31から出力されたエラーフラグを一時的に記憶する。
【0076】
またBIST回路20は、内部エラーI/O番地レジスタ33と内部エラーフラグレジスタ34と出力部35とを備える。
【0077】
内部エラーI/O番地レジスタ33は、メモリマクロ21から出力された内部エラーI/O番地信号を一時的に記憶する。内部エラーフラグレジスタ34は、メモリマクロ21から出力された内部エラーフラグを一時的に記憶する。
【0078】
出力部35は、アドレス(A0−12)とエラーフラグと内部エラーI/O番地信号と内部エラーフラグとを外部にシリアル出力する。すなわち、アドレスレジスタ23とエラーフラグレジスタ32と内部エラーI/O番地レジスタ33と内部エラーフラグレジスタ34とがチェーン接続され、各レジスタに記憶されたデータをシリアル出力する。この出力先は、例えば直接ユーザに出力する。また、当該半導体記憶装置200の周辺回路あるいは当該半導体記憶装置200が接続されるホストに出力するようにしてもよい。さらに、出力方法は、シリアル出力に限定されるものではなく、各レジスタが記憶するデータごとに出力部を備えるようにしてもよい。
【0079】
このように構成された半導体記憶装置200の動作を説明する。
先ず、メモリマクロ21にデータを書き込む動作を説明する。
【0080】
制御信号発生回路24は、チップイネーブル信号(CEN)とハイレベルのライトイネーブル信号(WEN)とを生成する。このチップイネーブル信号(CEN)とライトイネーブル信号(WEN)とは、制御信号レジスタ25に保持される。制御信号レジスタ25は、クロック(CK)に同期してチップイネーブル信号(CEN)とライトイネーブル信号(WEN)とを出力する。制御信号レジスタ25から出力されたチップイネーブル信号(CEN)とライトイネーブル信号(WEN)とは、メモリマクロ21に入力される。これにより、メモリマクロ21は、データ書き込み処理を実行する。
【0081】
アドレス発生回路22は、メモリマクロ21内のメモリセルアレイ1にデータを記憶する場所の指定に用いるアドレス(A0−12)を生成する。このアドレス(A0−12)は、アドレスレジスタ23に記憶される。アドレスレジスタ23は、クロック(CK)に同期してアドレス(A0−12)を出力する。アドレスレジスタ23から出力されたアドレス(A0−12)は、メモリマクロ21に入力される。
【0082】
入力データ発生回路28は、任意の入力データ(I0−127)を生成する。入力データ発生回路28により生成された入力データ(I0−127)は、入力データレジスタ29に保持される。入力データレジスタ29は、クロック(CK)に同期して入力データ(I0−127)を出力する。入力データレジスタ29から出力された入力データ(I0−127)は、メモリマクロ21に入力される。
【0083】
そして、メモリマクロ21は、アドレスレジスタ23から入力されたアドレス(A0−12)により指定された場所に入力データ(I0−127)を記憶する。
【0084】
次に、メモリマクロ21からデータを読み出す動作について説明する。
【0085】
制御信号発生回路24は、チップイネーブル信号(CEN)とハイレベルのアウトプットイネーブル信号(OEN)とローレベルのライトイネーブル信号(WEN)を生成する。このチップイネーブル信号(CEN)とアウトプットイネーブル信号(OEN)とライトイネーブル信号(WEN)とは、制御信号レジスタ25に保持される。制御信号レジスタ25は、クロック(CK)に同期してこれらの制御信号を出力する。制御信号レジスタ25から出力されたチップイネーブル信号(CEN)とアウトプットイネーブル信号(OEN)とライトイネーブル信号(WEN)とは、メモリマクロ21に入力される。これにより、メモリマクロ21は、データ読み出し処理を実行する。
【0086】
アドレス発生回路22は、上記書き込み時に生成したアドレス(A0−12)と同じアドレス(A0−12)を生成する。このアドレス(A0−12)は、アドレスレジスタ23に保持される。アドレスレジスタ23は、クロック(CK)に同期してアドレス(A0−12)を出力する。アドレスレジスタ23から出力されたアドレス(A0−12)は、メモリマクロ21に入力される。これによりメモリマクロ21は、アドレス(A0−12)により指定された記憶データの出力処理を実行する。
【0087】
EME発生回路26は、上記内部エラーモニタイネーブル信号(EME)を生成する。このEME信号は、EMEレジスタ27に保持される。EMEレジスタ27は、クロック(CK)に同期してEME信号を出力する。EMEレジスタ27から出力されたEME信号は、メモリマクロ21に入力される。これにより、メモリマクロ21は、内部エラーI/O番地生成回路6と内部エラーフラグ生成回路7とを活性化させる。
【0088】
メモリマクロ21から出力されたエラー訂正後の出力データ(O0−127)は、出力データレジスタ30に記憶される。出力データレジスタ30に記憶された出力データ(O0−127)は、比較器31に入力される。また、入力データ発生回路28により生成された上記入力データ(I0−127)は、比較器31に入力される。
【0089】
比較器31は、入力データ(I0−127)と出力データ(O0−127)とを比較する。そして、出力データ(O0−127)にエラーが存在するか否かを表すエラーフラグを生成する。このエラーフラグは、例えば1ビットのフラグにより構成され、エラーが存在する場合はハイ、エラーが存在しない場合はローとなる。比較器31から出力されたエラーフラグは、エラーフラグレジスタ32に記憶される。
【0090】
メモリマクロ21から出力された内部エラーI/O番地信号は、内部エラーI/O番地レジスタ33に記憶される。また、メモリマクロ21から出力された内部エラーフラグは、内部エラーフラグレジスタ34に記憶される。
【0091】
そして、アドレス(A0−12)とエラーフラグと内部エラーI/O番地信号と内部エラーフラグとは、出力部35からシリアル出力される。
【0092】
次に、図3に示したメモリマクロ21の評価方法について説明する。
【0093】
先ずBIST回路20がメモリマクロ21にデータを書き込む処理を説明する。図4は、BIST回路20がメモリマクロ21にデータを書き込む処理を表すフローチャートである。
【0094】
BIST回路20は、ステップ4aにおいてメモリマクロ21に対してデータの書き込みを指示する制御信号を生成する。次にBIST回路20は、ステップ4aからステップ4bに移行して、上記書き込みを指示する制御信号を上記メモリマクロ21に入力する。
【0095】
次にBIST回路20は、ステップ4bからステップ4cに移行して、上記メモリマクロ21がデータを記憶する場所を指定するアドレスを生成する。次にBIST回路20は、ステップ4cからステップ4dに移行して、上記生成したアドレスを一時的に記憶する。次にBIST回路20は、ステップ4dからステップ4eに移行して、上記一時的に記憶したアドレスを上記メモリマクロ21に入力する。
【0096】
次にBIST回路20は、ステップ4eからステップ4fに移行して、上記メモリマクロ21に書き込むための入力データを生成する。次にBIST回路20は、ステップ4fからステップ4gに移行して、上記入力データを上記メモリマクロ21に書き込む。
【0097】
次に、BIST回路20がメモリマクロ21からデータを読み出す処理を説明する。図5は、BIST回路20がメモリマクロ21からデータを読み出す処理を表すフローチャートである。
【0098】
BIST回路20は、ステップ5aにおいて、上記メモリマクロ21に対してデータの読み出しを指示する制御信号を生成する。次にBIST回路20は、ステップ5aからステップ5bに移行して、上記読み出しを指示する制御信号を上記メモリマクロ21に入力する。
【0099】
次にBIST回路20は、ステップ5bからステップ5cに移行して、上記EME信号を生成する。次にBIST回路20は、ステップ5cからステップ5dに移行して、上記EME信号を上記メモリマクロ21に入力する。
【0100】
次にBIST回路20は、ステップ5dからステップ5eに移行して、上記書き込み時に生成したアドレスと同じアドレスを生成する。次にBIST回路20は、ステップ5eからステップ5fに移行して、上記同じアドレスを一時的に記憶する。次にBIST回路20は、ステップ5fからステップ5gに移行して、上記一時的に記憶したアドレスを上記メモリマクロ21に入力する。
【0101】
次にBIST回路20は、ステップ5gからステップ5hに移行して、上記書き込んだ入力データを上記メモリマクロ21から読み出す。
【0102】
次にBIST回路20は、ステップ5hからステップ5iに移行して、上記メモリマクロ21から読み出された出力データと上記生成された入力データとを比較し、上記出力データのエラーの有無を表すエラーフラグを生成する。次にBIST回路20は、ステップ5iからステップ5jに移行して、上記生成したエラーフラグを一時的に記憶する。
【0103】
次にBIST回路20は、ステップ5jからステップ5kに移行して、上記メモリマクロ21から出力される、上記出力データが上記メモリマクロ21によりエラー訂正される前のデータにおけるエラー番地を表す内部エラーI/O番地信号を一時的に記憶する。
【0104】
次にBIST回路20は、ステップ5kからステップ5lに移行して、上記メモリマクロ21から出力される、上記出力データが上記メモリマクロ21によりエラー訂正される前のデータにおけるエラーの有無を表す内部エラーフラグを一時的に記憶する。
【0105】
次にBIST回路20は、ステップ5lからステップ5mに移行して、上記アドレスと上記エラーフラグと上記内部エラーI/O番地信号と上記内部エラーフラグとを外部にシリアルに出力する。
【0106】
以上詳述したように第2の実施形態では、アドレスと入力データを生成してメモリマクロ21に入力し、アドレスにより指定した場所に入力データを書き込む。一方、メモリマクロ21によりエラー訂正された出力データをメモリマクロ21から読み出す。そして、入力データと出力データとを比較し、出力データにエラーが存在するか否かを表すエラーフラグを生成する。そして、アドレスと、エラーフラグと、メモリマクロ21から出力された内部エラーI/O番地信号と、メモリマクロ21から出力された内部エラーフラグとを半導体記憶装置200外部にシリアル出力するようにしている。
【0107】
したがって第2の実施形態によれば、上記シリアル出力されたデータによって、メモリマクロ21から出力された出力データにエラーが存在するか否かを評価することができる。また、メモリセルアレイ1から読み出したデータにビットエラーが存在するか否かを評価することができる。
【0108】
さらに、ビットエラーが存在する場合、エラービットが発生したメモリセルアレイ1内のメモリセルの番地を特定することができる。このように、ユーザは一度の測定で、メモリマクロ21の製造歩留まりとメモリセルアレイ1の加工歩留まりとの評価を行うことができる。
【0109】
これにより、テスト時間を短縮でき、さらにテストコストを低減することができる。
【0110】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能なことは勿論である。
【0111】
【発明の効果】
以上詳述したように本発明によれば、エラー訂正前とエラー訂正後との動作テストを同時に行うことで、テスト時間を短縮でき、さらにテストコストを低減することができる半導体記憶装置とその評価方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体記憶装置100の回路ブロック図。
【図2】図1に示した半導体記憶装置100の評価方法を表すフローチャート。
【図3】本発明の第2の実施形態に係る半導体記憶装置200のブロック図。
【図4】BIST回路20がメモリマクロ21にデータを書き込む処理を表すフローチャート。
【図5】BIST回路20がメモリマクロ21からデータを読み出す処理を表すフローチャート。
【符号の説明】
100,200…半導体記憶装置、1…メモリセルアレイ、2…検査データメモリセルアレイ、3…検査データ生成回路、4…シンドローム生成回路、5…エラービットセレクタ生成回路、6…内部エラーI/O番地生成回路、7…内部エラーフラグ生成回路、8…入力ピン、9…入力ピン、10…入出力ピン、11…出力ピン、12…入力ピン、13…出力ピン、14…入力バッファ、15…出力バッファ、16…トランスファーゲート、17…インバータ回路、18…トランスファーゲート、20…BIST回路、21…メモリマクロ、22…アドレス発生回路、23…アドレスレジスタ、24…制御信号発生回路、25…制御信号レジスタ、26…EME発生回路、27…EMEレジスタ、28…入力データ発生回路、29…入力データレジスタ、30…出力データレジスタ、31…比較器、32…エラーフラグレジスタ、33…内部エラーI/O番地レジスタ、34…内部エラーフラグレジスタ、35…出力部。
【発明の属する技術分野】
本発明は、ECC(Error Correction Code)回路を備えた半導体記憶装置とその評価方法に関する。
【0002】
【従来の技術】
近年、半導体記憶装置の微細化が進められている。しかし、この微細化に伴い、半導体記憶装置が備えるメモリセルのソフトエラーによるセルデータ破壊が問題となっている。この対策としては、エラー符号訂正技術を用いて、破壊されたデータを修復する方法が各種提案されている。その一例として、ECC回路をメモリセルアレイと同一チップ上に集積し、ユーザがエラー訂正を意識せずに使用できる半導体記憶装置が非特許文献1に開示されている(非特許文献1参照)。このECC回路を備えた半導体記憶装置では、製造工程中に欠陥が生じたメモリセルの記憶データを訂正することができるため、半導体記憶装置の製造歩留まりを向上させることができる。
【0003】
このように欠陥メモリセルの救済にECC回路を用いた場合でも、製造ラインのモニタ及び管理上、エラー訂正前のメモリセルアレイの加工歩留まりをテストすることが必要となる。上記加工歩留まりのテストを行う場合には、例えばエラー訂正を行うか否かを制御する信号であるエラー訂正イネーブル信号を上記半導体記憶装置に入力する。そして、エラー訂正イネーブル信号をハイ(エラー訂正あり)の場合と、エラー訂正イネーブル信号をロー(エラー訂正あり)の場合とに分けてテストを行う。この2回のテスト結果により、前者ではエラー訂正を含めたメモリ機能の問題の有無を、後者では上記半導体記憶装置のエラー訂正前のメモリセルアレイの加工歩留まりをテストすることが可能となる。
【0004】
また、この種の関連技術として、半導体記憶装置のテストデータを複数蓄積し、パケット形式で出力するものが提案されている(特許文献1)。
【0005】
【非特許文献1】
KIYOHIRO FURUTANI et al., A Built−In Hamming Code ECC Circuit for DRAM’s, IEEE JOURNAL OF SOLID−STATE CIRCUITS,VOL.24,NO.1, FEBRUARY 1989, p.50−56
【0006】
【特許文献1】
特開2000−149598号公報
【0007】
【発明が解決しようとする課題】
ところが、メモリセルアレイの加工歩留まりのテストを行う場合、エラー訂正なしの場合とエラー訂正ありの場合についてそれぞれ動作テストを行う必要がある。よって、結果として2回の動作テストが必要となる。このため、メモリテスト時間が長く、テストコストの増大につながるという問題点がある。特に、同一チップ上に搭載した数十個以上のメモリマクロをすべてテストする必要があるシステムLSI等では、このテスト時間の増大は大きな問題である。
【0008】
本発明は、上記のような事情に鑑みてなされたもので、エラー訂正前とエラー訂正後との動作テストを同時に行うことで、テスト時間を短縮でき、さらにテストコストを低減することができる半導体記憶装置とその評価方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
上記目的を達成するために本発明の一側面に係る半導体記憶装置は、外部から入力される一次データを記憶するメモリセルアレイと、前記一次データに対応する検査データを生成する検査データ生成回路と、前記検査データを記憶する検査記憶部と、前記メモリセルアレイに記憶された前記一次データを読み出すことにより得られる読み出しデータに対して、前記検査データに基づいてビットエラーの検出を行い、シンドローム信号を生成するシンドローム生成回路とを備える。
【0010】
さらに本装置は、前記シンドローム信号に基づいて、前記読み出しデータのエラーを訂正すると共に、前記ビットエラーが発生した前記メモリセルアレイ内のメモリセルの番地を表す内部エラー番地信号を生成するシンドローム信号処理回路を具備する。
【0011】
また本発明の一側面に係る半導体記憶装置は、メモリセルアレイ及びエラー訂正回路を有するメモリマクロと、前記メモリマクロに書き込むための入力データを生成する入力データ生成回路と、前記メモリマクロから読み出された出力データと前記入力データ生成回路により生成された入力データとを比較し、前記出力データのエラーの有無を表すエラー信号を生成するエラー信号生成回路とを備える。
【0012】
さらに本回路は、前記メモリマクロから出力される、前記メモリセルアレイに記憶された前記入力データを読み出すことにより得られる読み出しデータのビットエラーが発生した前記メモリセルアレイ内のメモリセルのエラー番地を表す内部エラー番地信号を一時的に記憶する内部エラー番地レジスタを具備する。
【0013】
また本発明の一側面に係るメモリセルアレイ及びエラー訂正回路を有する半導体記憶装置の評価方法は、入力データを前記半導体記憶装置が記憶する場所の指定に用いられるアドレスを生成するステップと、前記アドレスを一時的に記憶するステップと、前記一時的に記憶したアドレスを前記半導体記憶装置に入力するステップと、前記半導体記憶装置に書き込むための前記入力データを生成するステップと、前記入力データを前記半導体記憶装置に書き込むステップとを有する。
【0014】
さらに本評価方法は、前記入力データを前記半導体記憶装置から読み出すステップと、前記半導体記憶装置から読み出された出力データと前記生成された入力データとを比較し、前記出力データのエラーの有無を表すエラー信号を生成するステップと、前記エラー信号を一時的に記憶するステップと、前記半導体記憶装置から出力される、前記メモリセルアレイに記憶された前記入力データを読み出すことにより得られる読み出しデータのビットエラーが発生した前記メモリセルアレイ内のメモリセルのエラー番地を表す内部エラー番地信号を一時的に記憶するステップとを有する。
【0015】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【0016】
(第1の実施形態)
図1は、本発明の第1の実施形態に係る半導体記憶装置100の回路ブロック図である。
【0017】
この半導体記憶装置100は、書き込みデータを記憶するためのメモリセルアレイ1と、エラー訂正に必要な検査データを記憶するための検査データメモリセルアレイ2とを備える。メモリセルアレイ1は、例えば1Mビット(8kワード×128ビット)の容量を持つ。検査データメモリセルアレイ2は、例えば72kビット(8kワード×9ビット)の容量を持つ。メモリセルアレイ1と検査データメモリセルアレイ2とは、例えばSRAMにより構成されるが、これに限定されるものではない。
【0018】
また上記半導体記憶装置100は、検査データ生成回路3とシンドローム生成回路4とエラービットセレクタ生成回路5とを備える。この検査データ生成回路3とシンドローム生成回路4とエラービットセレクタ生成回路5とからシンドローム信号処理回路が構成される。
【0019】
検査データ生成回路3は、外部から書き込まれた入力データに対して、エラー訂正を行うための検査データを生成する。上記検査データは、例えば9ビットのデータにより構成される。また、上記検査データは、例えば1ビットのエラー訂正が可能なハミング符号により構成される。
【0020】
シンドローム生成回路4は、メモリセルアレイ1に記憶されたデータを読み出すことにより得られる読み出しデータに対して、検査データメモリセルアレイ2から読み出された検査データに基づいてビットエラーの検出を行う。そして、このビットエラーを表すシンドローム信号を生成する。このシンドローム信号は、例えば7ビットのデータにより構成される。
【0021】
エラービットセレクタ生成回路5は、シンドローム生成回路4により生成されたシンドローム信号から128ビットのエラービットセレクタ信号を生成する。このエラービットセレクタ信号は、128ビットのうち、シンドローム信号が示すエラービットに対応するビットがハイとなり、残りはローとなる。
【0022】
さらに上記半導体記憶装置100は、エラー訂正回路と内部エラーI/O番地生成回路6と内部エラーフラグ生成回路7とを備える。
【0023】
エラー訂正回路は、トランスファーゲート16とインバータ回路17とトランスファーゲート18とから構成される。エラー訂正回路は、シンドローム信号に基づいて生成されたエラービットセレクタ信号を用いて、メモリセルアレイ1から読み出されたデータのエラー訂正を行う。
【0024】
内部エラーI/O番地生成回路6は、シンドローム生成回路4により生成されたシンドローム信号に基づいて、ビットエラーが発生したメモリセルアレイ1内のメモリセルの番地を表す内部エラーI/O番地信号を生成する。この内部エラー番地信号は、例えば7ビットのデータにより構成され、128ビットからなるメモリセルアレイ1からの読み出しデータのうち、ビットエラーが発生したビットを特定できる信号である。
【0025】
内部エラーフラグ生成回路7は、シンドローム生成回路4により生成されたシンドローム信号に基づいて、メモリセルアレイ1から読み出されたデータにエラービットが存在するか否かを表す内部エラーフラグを生成する。この内部エラーフラグは、例えば1ビットのフラグにより構成され、エラービットが存在する場合はハイ、エラービットが存在しない場合はローとなる。
【0026】
なお、内部エラーI/O番地生成回路6と内部エラーフラグ生成回路7とは、入力ピン12から入力される内部エラーモニタイネーブル信号(EME)がハイの時に活性化される。
【0027】
さらに上記半導体記憶装置100は、入力ピン8と、入力ピン9と、入出力ピン10と、出力ピン11と、入力ピン12と、出力ピン13とを備える。
【0028】
入力ピン8には、データの記憶場所を指定するアドレス(A0−12)が入力される。このアドレス(A0−12)は、例えば13ビットのデータにより構成される。
【0029】
入力ピン9には、クロック(CK)と制御信号とが入力される。この制御信号には、例えばチップイネーブル信号(CEN)、ライトイネーブル信号(WEN)、アウトプットイネーブル信号(OEN)が含まれる。
【0030】
入出力ピン10には、半導体記憶装置100に書き込むための入力データ(I0−127)が入力される。また入出力ピン10からは、半導体記憶装置100から外部に出力データ(O0−127)が出力される。
【0031】
出力ピン11からは、内部エラーI/O番地生成回路6により生成された内部エラーI/O番地信号が出力される。
【0032】
入力ピン12には、内部エラーI/O番地生成回路6と内部エラーフラグ生成回路7とを活性化するための内部エラーモニタイネーブル信号(EME)が入力される。この内部エラーモニタイネーブル信号(EME)は、例えばユーザが直接入力する。また、当該半導体記憶装置100の周辺回路あるいは当該半導体記憶装置100が接続されるホストが生成して入力してもよい。
【0033】
出力ピン13からは、内部エラーフラグ生成回路7により生成された内部エラーフラグが出力される。
【0034】
なお、上記入力ピン8,9,12に入力される各信号は、例えば同じチップ上に集積される回路から入力される。また、例えば半導体記憶装置100が接続されるホストから入力されてもよい。
【0035】
次に、このように構成された半導体記憶装置100の動作を説明する。
【0036】
半導体記憶装置100は、入力ピン9にハイレベルのライトイネーブル信号(WEN)が入力されると、データ書き込み処理を実行する。半導体記憶装置100に書き込むための入力データが入出力ピン10から入力されると、この入力データは入力バッファ14に入力される。入力バッファ14は、入力ピン9から入力される制御信号に基づいて128ビットの入力データ(DIN0−127)を出力する。入力バッファ14から出力された入力データ(DIN0−127)は、メモリセルアレイ1に書き込まれる。また入力データ(DIN0−127)は、検査データ生成回路3に入力される。検査データ生成回路3は、入力データ(DIN0−127)に基づいて、9ビットのハミング符号からなる検査データを生成する。この検査データは、検査データメモリセルアレイ2に書き込まれる。
【0037】
なお、入力ピン8には、アドレス(A0−12)が入力される。このアドレス(A0−12)は、メモリセルアレイ1と検査データメモリセルアレイ2とにそれぞれ入力される。メモリセルアレイ1は、入力データ(DIN0−127)をアドレス(A0−12)により指定された場所に記憶する。同様に、検査データメモリセルアレイ2は、検査データをアドレス(A0−12)により指定された場所に記憶する。
【0038】
一方、半導体記憶装置100は、入力ピン9にハイレベルのアウトプットイネーブル信号(OEN)とローレベルのWEN信号が入力されると、データ読み出し処理を実行する。
【0039】
メモリセルアレイ1から読み出されたデータ(DOUT0−127)は、トランスファーゲート16とインバータ回路17とに入力される。インバータ回路17は、入力データを反転して出力する。インバータ回路17から出力されたデータは、トランスファーゲート18に入力される。
【0040】
さらに、メモリセルアレイ1から読み出されたデータ(DOUT0−127)と、検査データメモリセルアレイ2から読み出された検査データとは、シンドローム生成回路4に入力される。シンドローム生成回路4は、シンドローム信号(SY0−6)を生成する。このシンドローム信号(SY0−6)は、エラービットセレクタ生成回路5と内部エラーI/O番地生成回路6と内部エラーフラグ生成回路7とに入力される。
【0041】
エラービットセレクタ生成回路5は、128ビットのエラービットセレクタ信号を生成する。このエラービットセレクタ信号は、トランスファーゲート16の制御端子とトランスファーゲート18の制御端子とに入力される。
【0042】
トランスファーゲート16は、制御端子に入力されるエラービットセレクタ信号に従い、入力されるデータ(DOUT0−127)を出力する。トランスファーゲート16は、エラービットセレクタ信号がローの場合に入力データを出力する。
【0043】
トランスファーゲート18は、制御端子に入力されるエラービットセレクタ信号に従い、入力データを出力する。トランスファーゲート18は、エラービットセレクタ信号がハイの場合に入力データを出力する。
【0044】
すなわち、エラーが発生していないビットは、トランスファーゲート16を経由するパス“A”を通る。一方、エラーが発生しているビットは、トランスファーゲート18を経由するパス“B”を通る。このようにして、エラービットの訂正が行われる。
【0045】
トランスファーゲート16及びトランスファーゲート18によりエラー訂正されたデータは、出力バッファ15に入力される。出力バッファ15は、入力ピン9から入力される制御信号に基づいて128ビットの出力データ(O0−127)を出力する。この出力データ(O0−127)は、入出力ピン10から外部に出力される。
【0046】
内部エラーI/O番地生成回路6は、内部エラーモニタイネーブル信号(EME)が入力された場合に、入力されたシンドローム信号(SY0−6)に基づいて内部エラーI/O番地信号を生成する。この内部エラーI/O番地信号は、出力ピン11から外部に出力される。
【0047】
内部エラーフラグ生成回路7は、内部エラーモニタイネーブル信号(EME)が入力された場合に、入力されたシンドローム信号(SY0−6)に基づいて内部エラーフラグを生成する。この内部エラーフラグは、出力ピン13から外部に出力される。
【0048】
次に、図1に示した半導体記憶装置100の評価方法について説明する。
【0049】
図2は、図1に示した半導体記憶装置100の評価方法を表すフローチャートである。ここでは、例えば半導体記憶装置100が接続されたホストが評価を行うものとする。これに限定されるものではなく、半導体記憶装置100と同じチップ上に集積されるBIST(Built−In Self Testing)回路が評価を行ってもよい。
【0050】
ホストは、ステップ2aにおいて、上記半導体記憶装置100に対してデータの書き込みを指示する制御信号を生成する。次にホストは、ステップ2aからステップ2bに移行して、上記書き込みを指示する制御信号を上記半導体記憶装置100に入力する。
【0051】
次にホストは、ステップ2bからステップ2cに移行して、上記半導体記憶装置100がデータを記憶する場所を指定するアドレスを生成する。次にホストは、ステップ2cからステップ2dに移行して、上記アドレスを上記半導体記憶装置100に入力する。
【0052】
次にホストは、ステップ2dからステップ2eに移行して、上記半導体記憶装置100に書き込むための入力データを生成する。次にホストは、ステップ2eからステップ2fに移行して、上記入力データを上記半導体記憶装置100に書き込む。
【0053】
次にホストは、ステップ2fからステップ2gに移行して、上記半導体記憶装置100に対してデータの読み出しを指示する制御信号を生成する。次にホストは、ステップ2gからステップ2hに移行して、上記読み出しを指示する制御信号を上記半導体記憶装置100に入力する。
【0054】
次にホストは、ステップ2hからステップ2iに移行して、上記生成したアドレスと同じアドレスを生成する。次にホストは、ステップ2iからステップ2jに移行して、上記同じアドレスを上記半導体記憶装置100に入力する。
【0055】
次にホストは、ステップ2jからステップ2kに移行して、上記書き込んだ入力データを上記半導体記憶装置100から読み出す。次にホストは、ステップ2kからステップ2lに移行して、上記半導体記憶装置100から読み出された出力データと上記生成した入力データとを比較し、上記出力データのエラーの有無を表すエラー信号を生成する。
【0056】
次にホストは、ステップ2lからステップ2mに移行して、上記半導体記憶装置100から出力される内部エラーI/O番地信号を一時的に記憶する。次にホストは、ステップ2mからステップ2nに移行して、上記半導体記憶装置100から出力される内部エラー信号を一時的に記憶する。
【0057】
次にホストは、ステップ2nからステップ2oに移行して、上記アドレスと上記エラー信号と上記内部エラーI/O番地信号と上記内部エラー信号とを外部にシリアルに出力する。
【0058】
以上詳述したように第1の実施形態では、書き込みデータをメモリセルアレイ1に記憶すると共に、上記書き込みデータに対してエラー訂正に必要な検査データを生成して検査データメモリセルアレイ2に記憶する。
【0059】
一方、メモリセルアレイ1から読み出したデータと検査データメモリセルアレイ2から読み出した検査データとからシンドローム信号を生成する。そして、シンドローム信号に基づいて、上記読み出したデータをエラー訂正し、エラー訂正後のデータを外部に出力する。また、同時に、上記シンドローム信号に基づいて、エラー訂正前のデータにエラービットが存在するか否かを表す内部エラーフラグと、エラービットの番地を特定する内部エラーI/O番地信号とを生成して外部に出力するようにしている。
【0060】
したがって第1の実施形態によれば、エラー訂正後のデータが外部に出力されるため、エラー訂正後の半導体記憶装置100の動作評価が可能となる。また同時に、内部エラーフラグと内部エラーI/O番地信号とにより、エラー訂正前のメモリセルアレイの動作評価が可能となる。これにより、エラー訂正前とエラー訂正後の動作テストを同時に行うことで、テスト時間を短縮でき、さらにテストコストを低減することができる。
【0061】
また、内部エラーモニタイネーブル信号(EME)が半導体記憶装置100に入力された場合に内部エラーI/O番地信号と内部エラーフラグとを出力するようにしているため、テストの種類をユーザが選択することが可能である。
【0062】
また、内部エラーI/O番地信号により、エラービットが発生したメモリセルアレイ1内のメモリセルの番地を特定することができる。なおセルデータ破壊によるビットエラーは、ソフトエラーにより発生する場合もあるが、この確率は非常に低く、またソフトエラーによるセルデータ破壊が発生しない環境でテストを行うことで、メモリセルアレイ1内の欠陥メモリセルを特定することが可能となる。
【0063】
なお、第1の実施形態において、半導体記憶装置100に書き込まれるデータと、検査データとを別々のメモリセルアレイに記憶している。しかし、これに限定されるものではなく、検査データメモリセルアレイ2をメモリセルアレイ1が含む構成としてもよい。
【0064】
(第2の実施形態)
図3は、本発明の第2の実施形態に係る半導体記憶装置200のブロック図である。
【0065】
この半導体記憶装置200は、上記第1の実施形態で示した半導体記憶装置100からなるメモリマクロ21と、このメモリマクロ21をテストするためのメモリ自己テスト回路であるBIST(Built−In Self Testing)回路20とを含む。なお、メモリマクロ21の構成及び動作は上記第1の実施形態と同様である。
【0066】
メモリマクロ21とBIST回路20とには、例えば半導体記憶装置200の周辺回路により生成されたクロック(CK)が入力される。メモリマクロ21とBIST回路20とは、このクロック(CK)に基づいて動作する。
【0067】
BIST回路20は、アドレス発生回路22と、アドレスレジスタ23と、制御信号発生回路24と、制御信号レジスタ25と、EME発生回路26と、EMEレジスタ27とを備える。
【0068】
アドレス発生回路22は、メモリマクロ21内のメモリセルアレイ1にデータを記憶する場所の指定に用いるアドレス(A0−12)を生成する。このアドレス(A0−12)は、例えば13ビットのデータにより構成される。アドレスレジスタ23は、アドレス発生回路22により生成されたアドレス(A0−12)を一時的に記憶する。
【0069】
制御信号発生回路24は、メモリマクロ21に対してデータの書き込み及びデータの読み出しに必要な制御信号を生成する。この制御信号には、例えばチップイネーブル信号(CEN)、ライトイネーブル信号(WEN)、アウトプットイネーブル信号(OEN)が含まれる。制御信号レジスタ25は、制御信号発生回路24により生成された制御信号を一時的に記憶する。
【0070】
EME発生回路26は、メモリマクロ21が備える内部エラーI/O番地生成回路6と内部エラーフラグ生成回路7とを活性化するための内部エラーモニタイネーブル信号(EME)を生成する。EMEレジスタ27は、EME発生回路26により生成された内部エラーモニタイネーブル信号(EME)を一時的に記憶する。
【0071】
またBIST回路20は、入力データ発生回路28と、入力データレジスタ29と、出力データレジスタ30と、比較器31と、エラーフラグレジスタ32とを備える。
【0072】
入力データ発生回路28は、128ビットからなる任意の入力データ(I0−127)を生成する。入力データレジスタ29は、入力データ発生回路28により生成された入力データ(I0−127)を一時的に記憶する。
【0073】
出力データレジスタ30は、メモリマクロ21から出力されたエラー訂正後の出力データ(O0−127)を一時的に記憶する。
【0074】
比較器31は、入力データ発生回路28から入力された入力データ(I0−127)と、出力データレジスタ30から入力された出力データ(O0−127)とを比較する。そして、この出力結果をエラーフラグとして出力する。
【0075】
エラーフラグレジスタ32は、比較器31から出力されたエラーフラグを一時的に記憶する。
【0076】
またBIST回路20は、内部エラーI/O番地レジスタ33と内部エラーフラグレジスタ34と出力部35とを備える。
【0077】
内部エラーI/O番地レジスタ33は、メモリマクロ21から出力された内部エラーI/O番地信号を一時的に記憶する。内部エラーフラグレジスタ34は、メモリマクロ21から出力された内部エラーフラグを一時的に記憶する。
【0078】
出力部35は、アドレス(A0−12)とエラーフラグと内部エラーI/O番地信号と内部エラーフラグとを外部にシリアル出力する。すなわち、アドレスレジスタ23とエラーフラグレジスタ32と内部エラーI/O番地レジスタ33と内部エラーフラグレジスタ34とがチェーン接続され、各レジスタに記憶されたデータをシリアル出力する。この出力先は、例えば直接ユーザに出力する。また、当該半導体記憶装置200の周辺回路あるいは当該半導体記憶装置200が接続されるホストに出力するようにしてもよい。さらに、出力方法は、シリアル出力に限定されるものではなく、各レジスタが記憶するデータごとに出力部を備えるようにしてもよい。
【0079】
このように構成された半導体記憶装置200の動作を説明する。
先ず、メモリマクロ21にデータを書き込む動作を説明する。
【0080】
制御信号発生回路24は、チップイネーブル信号(CEN)とハイレベルのライトイネーブル信号(WEN)とを生成する。このチップイネーブル信号(CEN)とライトイネーブル信号(WEN)とは、制御信号レジスタ25に保持される。制御信号レジスタ25は、クロック(CK)に同期してチップイネーブル信号(CEN)とライトイネーブル信号(WEN)とを出力する。制御信号レジスタ25から出力されたチップイネーブル信号(CEN)とライトイネーブル信号(WEN)とは、メモリマクロ21に入力される。これにより、メモリマクロ21は、データ書き込み処理を実行する。
【0081】
アドレス発生回路22は、メモリマクロ21内のメモリセルアレイ1にデータを記憶する場所の指定に用いるアドレス(A0−12)を生成する。このアドレス(A0−12)は、アドレスレジスタ23に記憶される。アドレスレジスタ23は、クロック(CK)に同期してアドレス(A0−12)を出力する。アドレスレジスタ23から出力されたアドレス(A0−12)は、メモリマクロ21に入力される。
【0082】
入力データ発生回路28は、任意の入力データ(I0−127)を生成する。入力データ発生回路28により生成された入力データ(I0−127)は、入力データレジスタ29に保持される。入力データレジスタ29は、クロック(CK)に同期して入力データ(I0−127)を出力する。入力データレジスタ29から出力された入力データ(I0−127)は、メモリマクロ21に入力される。
【0083】
そして、メモリマクロ21は、アドレスレジスタ23から入力されたアドレス(A0−12)により指定された場所に入力データ(I0−127)を記憶する。
【0084】
次に、メモリマクロ21からデータを読み出す動作について説明する。
【0085】
制御信号発生回路24は、チップイネーブル信号(CEN)とハイレベルのアウトプットイネーブル信号(OEN)とローレベルのライトイネーブル信号(WEN)を生成する。このチップイネーブル信号(CEN)とアウトプットイネーブル信号(OEN)とライトイネーブル信号(WEN)とは、制御信号レジスタ25に保持される。制御信号レジスタ25は、クロック(CK)に同期してこれらの制御信号を出力する。制御信号レジスタ25から出力されたチップイネーブル信号(CEN)とアウトプットイネーブル信号(OEN)とライトイネーブル信号(WEN)とは、メモリマクロ21に入力される。これにより、メモリマクロ21は、データ読み出し処理を実行する。
【0086】
アドレス発生回路22は、上記書き込み時に生成したアドレス(A0−12)と同じアドレス(A0−12)を生成する。このアドレス(A0−12)は、アドレスレジスタ23に保持される。アドレスレジスタ23は、クロック(CK)に同期してアドレス(A0−12)を出力する。アドレスレジスタ23から出力されたアドレス(A0−12)は、メモリマクロ21に入力される。これによりメモリマクロ21は、アドレス(A0−12)により指定された記憶データの出力処理を実行する。
【0087】
EME発生回路26は、上記内部エラーモニタイネーブル信号(EME)を生成する。このEME信号は、EMEレジスタ27に保持される。EMEレジスタ27は、クロック(CK)に同期してEME信号を出力する。EMEレジスタ27から出力されたEME信号は、メモリマクロ21に入力される。これにより、メモリマクロ21は、内部エラーI/O番地生成回路6と内部エラーフラグ生成回路7とを活性化させる。
【0088】
メモリマクロ21から出力されたエラー訂正後の出力データ(O0−127)は、出力データレジスタ30に記憶される。出力データレジスタ30に記憶された出力データ(O0−127)は、比較器31に入力される。また、入力データ発生回路28により生成された上記入力データ(I0−127)は、比較器31に入力される。
【0089】
比較器31は、入力データ(I0−127)と出力データ(O0−127)とを比較する。そして、出力データ(O0−127)にエラーが存在するか否かを表すエラーフラグを生成する。このエラーフラグは、例えば1ビットのフラグにより構成され、エラーが存在する場合はハイ、エラーが存在しない場合はローとなる。比較器31から出力されたエラーフラグは、エラーフラグレジスタ32に記憶される。
【0090】
メモリマクロ21から出力された内部エラーI/O番地信号は、内部エラーI/O番地レジスタ33に記憶される。また、メモリマクロ21から出力された内部エラーフラグは、内部エラーフラグレジスタ34に記憶される。
【0091】
そして、アドレス(A0−12)とエラーフラグと内部エラーI/O番地信号と内部エラーフラグとは、出力部35からシリアル出力される。
【0092】
次に、図3に示したメモリマクロ21の評価方法について説明する。
【0093】
先ずBIST回路20がメモリマクロ21にデータを書き込む処理を説明する。図4は、BIST回路20がメモリマクロ21にデータを書き込む処理を表すフローチャートである。
【0094】
BIST回路20は、ステップ4aにおいてメモリマクロ21に対してデータの書き込みを指示する制御信号を生成する。次にBIST回路20は、ステップ4aからステップ4bに移行して、上記書き込みを指示する制御信号を上記メモリマクロ21に入力する。
【0095】
次にBIST回路20は、ステップ4bからステップ4cに移行して、上記メモリマクロ21がデータを記憶する場所を指定するアドレスを生成する。次にBIST回路20は、ステップ4cからステップ4dに移行して、上記生成したアドレスを一時的に記憶する。次にBIST回路20は、ステップ4dからステップ4eに移行して、上記一時的に記憶したアドレスを上記メモリマクロ21に入力する。
【0096】
次にBIST回路20は、ステップ4eからステップ4fに移行して、上記メモリマクロ21に書き込むための入力データを生成する。次にBIST回路20は、ステップ4fからステップ4gに移行して、上記入力データを上記メモリマクロ21に書き込む。
【0097】
次に、BIST回路20がメモリマクロ21からデータを読み出す処理を説明する。図5は、BIST回路20がメモリマクロ21からデータを読み出す処理を表すフローチャートである。
【0098】
BIST回路20は、ステップ5aにおいて、上記メモリマクロ21に対してデータの読み出しを指示する制御信号を生成する。次にBIST回路20は、ステップ5aからステップ5bに移行して、上記読み出しを指示する制御信号を上記メモリマクロ21に入力する。
【0099】
次にBIST回路20は、ステップ5bからステップ5cに移行して、上記EME信号を生成する。次にBIST回路20は、ステップ5cからステップ5dに移行して、上記EME信号を上記メモリマクロ21に入力する。
【0100】
次にBIST回路20は、ステップ5dからステップ5eに移行して、上記書き込み時に生成したアドレスと同じアドレスを生成する。次にBIST回路20は、ステップ5eからステップ5fに移行して、上記同じアドレスを一時的に記憶する。次にBIST回路20は、ステップ5fからステップ5gに移行して、上記一時的に記憶したアドレスを上記メモリマクロ21に入力する。
【0101】
次にBIST回路20は、ステップ5gからステップ5hに移行して、上記書き込んだ入力データを上記メモリマクロ21から読み出す。
【0102】
次にBIST回路20は、ステップ5hからステップ5iに移行して、上記メモリマクロ21から読み出された出力データと上記生成された入力データとを比較し、上記出力データのエラーの有無を表すエラーフラグを生成する。次にBIST回路20は、ステップ5iからステップ5jに移行して、上記生成したエラーフラグを一時的に記憶する。
【0103】
次にBIST回路20は、ステップ5jからステップ5kに移行して、上記メモリマクロ21から出力される、上記出力データが上記メモリマクロ21によりエラー訂正される前のデータにおけるエラー番地を表す内部エラーI/O番地信号を一時的に記憶する。
【0104】
次にBIST回路20は、ステップ5kからステップ5lに移行して、上記メモリマクロ21から出力される、上記出力データが上記メモリマクロ21によりエラー訂正される前のデータにおけるエラーの有無を表す内部エラーフラグを一時的に記憶する。
【0105】
次にBIST回路20は、ステップ5lからステップ5mに移行して、上記アドレスと上記エラーフラグと上記内部エラーI/O番地信号と上記内部エラーフラグとを外部にシリアルに出力する。
【0106】
以上詳述したように第2の実施形態では、アドレスと入力データを生成してメモリマクロ21に入力し、アドレスにより指定した場所に入力データを書き込む。一方、メモリマクロ21によりエラー訂正された出力データをメモリマクロ21から読み出す。そして、入力データと出力データとを比較し、出力データにエラーが存在するか否かを表すエラーフラグを生成する。そして、アドレスと、エラーフラグと、メモリマクロ21から出力された内部エラーI/O番地信号と、メモリマクロ21から出力された内部エラーフラグとを半導体記憶装置200外部にシリアル出力するようにしている。
【0107】
したがって第2の実施形態によれば、上記シリアル出力されたデータによって、メモリマクロ21から出力された出力データにエラーが存在するか否かを評価することができる。また、メモリセルアレイ1から読み出したデータにビットエラーが存在するか否かを評価することができる。
【0108】
さらに、ビットエラーが存在する場合、エラービットが発生したメモリセルアレイ1内のメモリセルの番地を特定することができる。このように、ユーザは一度の測定で、メモリマクロ21の製造歩留まりとメモリセルアレイ1の加工歩留まりとの評価を行うことができる。
【0109】
これにより、テスト時間を短縮でき、さらにテストコストを低減することができる。
【0110】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能なことは勿論である。
【0111】
【発明の効果】
以上詳述したように本発明によれば、エラー訂正前とエラー訂正後との動作テストを同時に行うことで、テスト時間を短縮でき、さらにテストコストを低減することができる半導体記憶装置とその評価方法を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体記憶装置100の回路ブロック図。
【図2】図1に示した半導体記憶装置100の評価方法を表すフローチャート。
【図3】本発明の第2の実施形態に係る半導体記憶装置200のブロック図。
【図4】BIST回路20がメモリマクロ21にデータを書き込む処理を表すフローチャート。
【図5】BIST回路20がメモリマクロ21からデータを読み出す処理を表すフローチャート。
【符号の説明】
100,200…半導体記憶装置、1…メモリセルアレイ、2…検査データメモリセルアレイ、3…検査データ生成回路、4…シンドローム生成回路、5…エラービットセレクタ生成回路、6…内部エラーI/O番地生成回路、7…内部エラーフラグ生成回路、8…入力ピン、9…入力ピン、10…入出力ピン、11…出力ピン、12…入力ピン、13…出力ピン、14…入力バッファ、15…出力バッファ、16…トランスファーゲート、17…インバータ回路、18…トランスファーゲート、20…BIST回路、21…メモリマクロ、22…アドレス発生回路、23…アドレスレジスタ、24…制御信号発生回路、25…制御信号レジスタ、26…EME発生回路、27…EMEレジスタ、28…入力データ発生回路、29…入力データレジスタ、30…出力データレジスタ、31…比較器、32…エラーフラグレジスタ、33…内部エラーI/O番地レジスタ、34…内部エラーフラグレジスタ、35…出力部。
Claims (14)
- 外部から入力される一次データを記憶するメモリセルアレイと、
前記一次データに対応する検査データを生成する検査データ生成回路と、
前記検査データを記憶する検査記憶部と、
前記メモリセルアレイに記憶された前記一次データを読み出すことにより得られる読み出しデータに対して、前記検査データに基づいてビットエラーの検出を行い、シンドローム信号を生成するシンドローム生成回路と、
前記シンドローム信号に基づいて、前記読み出しデータのエラーを訂正すると共に、前記ビットエラーが発生した前記メモリセルアレイ内のメモリセルの番地を表す内部エラー番地信号を生成するシンドローム信号処理回路と
を具備することを特徴とする半導体記憶装置。 - 前記シンドローム信号処理回路は、前記シンドローム信号に基づいて、前記読み出しデータのエラーの有無を表す内部エラー信号を生成する回路をさらに具備することを特徴とする請求項1記載の半導体記憶装置。
- エラーの監視を開始する旨のエラー監視信号を入力する第1入力部をさらに具備し、
前記シンドローム信号処理回路は、前記エラー監視信号が前記入力部に入力された場合に、前記内部エラー番地信号及び前記内部エラー信号を生成することを特徴とする請求項2記載の半導体記憶装置。 - 前記読み出しデータのエラービットが訂正された訂正データを外部へ出力する第1出力部と、
前記内部エラー番地信号を外部へ出力する第2出力部と、
前記内部エラー信号を外部へ出力する第3出力部とをさらに具備することを特徴とする請求項2記載の半導体記憶装置。 - 前記検査データは、ハミング符号からなることを特徴とする請求項1記載の半導体記憶装置。
- メモリセルアレイ及びエラー訂正回路を有するメモリマクロと、
前記メモリマクロに書き込むための入力データを生成する入力データ生成回路と、
前記メモリマクロから読み出された出力データと前記入力データ生成回路により生成された入力データとを比較し、前記出力データのエラーの有無を表すエラー信号を生成するエラー信号生成回路と、
前記メモリマクロから出力される、前記メモリセルアレイに記憶された前記入力データを読み出すことにより得られる読み出しデータのビットエラーが発生した前記メモリセルアレイ内のメモリセルのエラー番地を表す内部エラー番地信号を一時的に記憶する内部エラー番地レジスタと
を具備することを特徴とする半導体記憶装置。 - 前記メモリマクロから出力される、前記読み出しデータのエラーの有無を表す内部エラー信号を一時的に記憶する内部エラー信号レジスタをさらに具備することを特徴とする請求項6記載の半導体記憶装置。
- エラーの監視を開始する旨のエラー監視信号を生成するエラー監視信号生成回路をさらに具備し、
前記メモリマクロは、前記エラー監視信号が入力された場合に、前記内部エラー番地信号及び前記内部エラー信号を出力することを特徴とする請求項7記載の半導体記憶装置。 - 前記入力データを前記メモリマクロが記憶する場所の指定に用いられるアドレスを生成するアドレス生成回路をさらに具備することを特徴とする請求項7記載の半導体記憶装置。
- 前記エラー信号を一時的に記憶するエラー信号レジスタと、
前記アドレスを一時的に記憶するアドレスレジスタとをさらに具備することを特徴とする請求項9記載の半導体記憶装置。 - 前記アドレスと前記エラー信号と前記エラー番地信号と前記内部エラー信号とをシリアルに外部へ出力する出力部をさらに具備することを特徴とする請求項10記載の半導体記憶装置。
- メモリセルアレイ及びエラー訂正回路を有する半導体記憶装置の評価方法であって、
入力データを前記半導体記憶装置が記憶する場所の指定に用いられるアドレスを生成するステップと、
前記アドレスを一時的に記憶するステップと、
前記一時的に記憶したアドレスを前記半導体記憶装置に入力するステップと、
前記半導体記憶装置に書き込むための前記入力データを生成するステップと、
前記入力データを前記半導体記憶装置に書き込むステップと、
前記入力データを前記半導体記憶装置から読み出すステップと、
前記半導体記憶装置から読み出された出力データと前記生成された入力データとを比較し、前記出力データのエラーの有無を表すエラー信号を生成するステップと、
前記エラー信号を一時的に記憶するステップと、
前記半導体記憶装置から出力される、前記メモリセルアレイに記憶された前記入力データを読み出すことにより得られる読み出しデータのビットエラーが発生した前記メモリセルアレイ内のメモリセルのエラー番地を表す内部エラー番地信号を一時的に記憶するステップと
を有することを特徴とする半導体記憶装置の評価方法。 - 前記エラー番地信号を一時的に記憶するステップの後に行われ、前記半導体記憶装置から出力される、前記メモリセルアレイに記憶された前記入力データを読み出すことにより得られる読み出しデータのエラーの有無を表す内部エラー信号を一時的に記憶するステップをさらに有することを特徴とする請求項12記載の半導体記憶装置の評価方法。
- 内部エラー信号を一時的に記憶するステップの後に行われ、前記アドレスと前記エラー信号と前記内部エラー番地信号と前記内部エラー信号とをシリアルに出力するステップをさらに有することを特徴とする請求項13記載の半導体記憶装置の評価方法。
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