JP2007004955A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 デバイス出荷後に進行性不良が発生した場合に、不良ブロックと冗長ブロックとを対応付けることで不良ブロックを救済し、スクリーニングにかかる時間を増大させることなく、デバイスの寿命を延ばすことが可能な不揮発性半導体記憶装置を提供する。
【解決手段】 不良ブロックと冗長ブロック１５ｂとを対応付ける対応付け手段１１と、メモリブロック１５ａが冗長ブロック１５ｂと対応付けられている場合に、対応する冗長ブロック１５ｂを選択するブロック切替回路１４とを備え、メモリブロック１５ａへのアクセス動作におけるエラーを検出するエラー検出回路１３ａと、エラーが検出されたときに、エラーが検出されたメモリブロック１５ａを不良ブロックと特定し、不良ブロックと対応付けられていない冗長ブロック１５ｂがある場合に、前記不良ブロックを冗長ブロック１５ｂと対応付ける不良ブロック特定回路１３ｂとを備える。
【選択図】 図１

Description

本発明は、半導体記憶装置における正常動作しない不良メモリセルを含む不良ブロックの救済技術に関し、特に、不揮発性半導体記憶装置における冗長救済技術に関する。

半導体記憶装置では、近年、微細化や大容量化による製造工程の増大や複雑化により、メモリセルの歩留まりが低下する傾向にあることから、半導体記憶装置自体の歩留まり向上のため、正常動作しない不良メモリセルを含むメモリセルアレイに対する様々な救済技術が提案されている。このような救済技術には、例えば、予め半導体記憶装置に不良メモリセルを含む不良ブロックと置き換えるための冗長ブロックを用意しておき、出荷前における不良選別のための全数検査（スクリーニング）で不良ブロックが検出された場合に、不良ブロックを冗長ブロックと置き換える冗長救済技術がある。

ここで、上述した冗長救済技術について説明する。図３は、ＮＯＲ型フラッシュメモリセルアレイの構成を示しており、ワード線１０２とビット線１０６との交点に形成されたメモリセル１１２が、マトリクス状に配置されている。このメモリセルアレイは、所定本数のワード線１０２と所定本数のビット線１０６との交点に形成された複数のメモリセル１１２からなるメモリブロック１１３を複数備えて構成されており、冗長ブロックへの置き換えは、メモリブロック単位で行う。具体的には、例えば、スクリーニングにおいて不良メモリセルを検出すると、不良メモリセルを含む不良ブロックを特定するとともに、該不良ブロックを特定する不良アドレスを不良メモリセルアドレス記憶部に記憶する。そして、通常動作時は、半導体記憶装置（デバイス）外部から入力される入力アドレスと不良アドレスとを比較し、一致した場合に、置き換え可能な冗長ブロックを選択すると同時に、不良ブロックの選択を禁止する。このようにして所謂冗長救済機能を実現している。

次に、フラッシュメモリに対するデータの書き込み及び消去について、図４を基に説明する。尚、フラッシュメモリは、書き込み動作によりメモリセルのしきい値電圧を所定の値より高くすることでデータの書き込みを行い、消去動作によりメモリセルのしきい値電圧を所定の値より低くすることでデータの消去を行う。これによって、データの記憶を実現している。

フラッシュメモリに対するデータの書き込み動作は、詳細には、ソース１００に０Ｖ、ドレイン１０１に、例えば５Ｖの正電圧Ｖ１、ワード線１０２に例えば９Ｖの正電圧Ｖ２を印加して行う。これによりソース１００−ドレイン１０１間に電流を流すことで発生するホットエレクトロンが、フローティングゲート１０３に注入される。この結果、メモリセルのしきい値電圧が高くなる。

続いて、フラッシュメモリの消去動作の詳細について、図５を用いて説明する。図５は、消去動作の一例を示すフローチャートである。先ず、消去前処理として、選択ブロック内の全メモリセルに対してメモリセルの過剰消去を防ぐ処理を行う（ステップＳ１）。具体的には、例えば、ワード線１０２に対し、正電圧Ｖ２よりも低い、例えば６Ｖの正電圧Ｖ３を印加し、予め弱く書き込みを行う。

引き続き、選択ブロック内の全てのメモリセルに対してデータの消去を行い、メモリセルのしきい値電圧を下げる（ステップＳ２）。詳細には、フラッシュメモリに対するデータの消去は、ワード線１０２に例えば−８Ｖの負電圧Ｖ４を、Ｐ型領域１０４に例えば８Ｖの正電圧Ｖ５を印加して行う。これによりフローティングゲート１０３内の電子がＰ型領域１０４側へ移動し、メモリセルのしきい値電圧が低くなる。一般的に、Ｐ型領域１０４は、上述したブロック単位で共有しているため、データの消去は、メモリブロック内に存在する全てのメモリセルに対して一括して行われることとなる。

引き続き、センスアンプ等の比較回路により、メモリセルのしきい値電圧を電流に変換し、基準電流との大小比較を行う（ステップＳ３）。ここでは、メモリセルのしきい値電圧が所定の基準電圧より低くなるとＰａｓｓと判定し、これ以外の場合にはＦａｉｌと判定する。そして、ステップＳ３の消去ベリファイにおいてＰａｓｓと判定されるまで、ステップＳ２の消去を繰り返し実行する。尚、ステップＳ３においてＦａｉｌと判定された場合は、該Ｆａｉｌ判定の回数（ステップＳ２における消去回数）を算出し、消去回数が規定回数内であるかを判定する（ステップＳ４）。そして、何らかの理由で消去回数が規定回数を超えた場合には、消去異常、即ち、消去不可能と判定する。更に、消去動作が正常に完了しなかったことを示す異常終了信号をデバイス外部に出力し、消去動作を終了する。ステップＳ３においてＰａｓｓと判定された場合は、消去後処理として、ワード線１０２に正電圧Ｖ２よりも低い、例えば３Ｖの正電圧Ｖ６を印加することで、過剰消去されたメモリセルに対して弱く書き込みを行い（ステップＳ５）、消去動作を終了する。

ここで、例えば、一般的に知られているフラッシュメモリ、特にＮＯＲ型で構成されるフラッシュメモリ等では、従来のスクリーニング、例えば、消去動作や書き込み動作等のメモリセルアレイへのアクセス動作の繰り返しを含む出荷テストにおいて完全に検出することができない進行性不良がある。

進行性不良の詳細について、図４を用いて説明する。図４に示すフラッシュメモリには、Ｐ型領域１０４とＮ型ドレイン１０１間でＰＮ接合ダイオードが形成されているため、消去動作時は、順方向電圧が印加された状態となる。更に、コンタクト１０５領域に、Ｐ型領域１０４に印加される高電圧Ｖ５より例えば約０．８Ｖ低い正電圧を印加することにより、ワード線１０２−コンタクト１０５間に高電界による強い電界ストレスが生じる。従って、消去動作を繰り返す事で、微細化によって薄くなったワード線１０２−コンタクト１０５間の絶縁膜の劣化が進む可能性がある。絶縁膜の劣化状態によっては、ワード線１０２−コンタクト１０５間にショートまたは電流リークが発生して、消去動作時に、ワード線１０２及びＰ型領域１０４に対し所望電圧を印加することができなくなる。この結果、メモリセルの消去動作時間が延びる、或いは、消去不可能になるといった問題が生じる可能性がある。更に、消去動作はブロック単位で行われるので、メモリブロック中の何れかのメモリセルに不良が発生した場合には、その不良メモリセルを含むブロック全体が不良ブロックとなる。

尚、従来、進行性不良をより良好に検出するために、スクリーニング時に、加速試験を行い、且つ、Ｅ／Ｗ（消去／書き込み）を重ねて実施するという対策が採用されている。

進行性不良に対する加速試験について、図６を用いて説明する。図６に示すように、ＮＯＲ型フラッシュメモリは、１本のビット線１０６に複数のメモリセルを並列に接続して構成されている。進行性不良に対する加速試験は、各メモリセルのワード線に対し、負電圧Ｖ４よりも更に低い負電圧Ｖ７を印加し、Ｐ型領域１０４に対し、正電圧Ｖ５よりも更に高い正電圧Ｖ８を印加することで、ワード線１０２−コンタクト１０５間に通常の消去動作時よりも大きな電界ストレスを加えて行う。これにより、進行性不良の発生を物理的に促進させる。

しかし、負電圧Ｖ７が低すぎる、或いは、正電圧Ｖ８が高すぎると、場合によってはメモリセルが過剰消去状態になる虞がある。また、消去動作は、ブロック単位で行われるので、同一ビット線１０６上の複数のメモリセル（メモリセルＡ１０７、メモリセルＢ１０８及びメモリセルＣ１０９等）が過剰消去状態となる虞がある。例えば、ビット線１０６上のメモリセルＡ１０７に対して消去後処理による弱い書き込みを行う場合、メモリセルＡ１０７以外のメモリセルを非選択状態にするため、ワード線１１０及びワード線１１１等には０Ｖが印加される。このとき、過剰消去状態のメモリセルは、しきい値電圧が、例えば０．５Ｖのように低くなっている。このため、ビット線１０６上に過剰消去状態のメモリセルが多数存在する状態では、総リーク電流が大きくなり、ビット線１０６の電圧が降下する。そして、ソース１００−ドレイン１０１間の電位差が小さくなることによって、ソース１００−ドレイン１０１間に流れる電流が少なくなり、メモリセルＡ１０７の書き込みに必要なホットエレクトロンの発生が減少する、若しくは、発生しなくなる。従って、負電圧Ｖ７が低すぎる、或いは、正電圧Ｖ８が高すぎる場合には、メモリセルに対する書き込みが不可能な状態に陥る虞があるため、印加する電界ストレスには制限がある。以上より、進行性不良に対する加速試験は、短時間で行うことが困難であるという問題がある。

また、スクリーニング時に、Ｅ／Ｗを重ねて実施する場合、フラッシュメモリにおいてはＥ／Ｗ時間が長いため、スクリーニングにかかる時間が長くなるという問題があった。

更に、上述したデバイス出荷前のスクリーニングを実施しても、進行性不良を完全に除去することは困難であることから、デバイス出荷後、通常動作におけるＥ／Ｗが繰り返し実行されることにより、不良が発生する可能性がある。

これに対し、進行性不良の対策に係る技術として、メモリセルアレイの全メモリセルをテストして、不良メモリセルを含む不良メモリセル領域を検出する自己テスト回路を備え、使用可能な冗長メモリ領域がある場合に、自己テスト回路によって検出された不良メモリ領域が選択されると、前記冗長メモリ領域を選択する半導体記憶装置が開示されている（例えば、特許文献１参照）。この半導体記憶装置は、デバイス出荷後でも、電源投入時や制御信号入力時に不良メモリ領域を冗長メモリ領域と置き換えることができる。

特開平３−１１６４９７号公報

しかし、特許文献１に記載の半導体記憶装置は、メモリセルアレイの全てのメモリセルをテストする構成であることから、特に、Ｅ／Ｗ時間が長いフラッシュメモリに適用した場合、自己テストにかかる時間が長くなるという問題がある。尚、フラッシュメモリは、近年、大容量化する傾向にあり、大容量化に伴って自己テストに係る時間の増大がより顕著になると言える。具体的には、電源投入時や制御信号入力時に全メモリセルの正常／不良診断を行い、その都度不良メモリセルと冗長メモリセルの置き換えを実行すると、デバイス使用可能状態、例えば、１回目のデータ読み出し動作ができる状態になるまでに要する時間が長くなる。また、電源投入時や制御信号入力時に自己テストにより不良メモリセルを検出するので、消去動作中に進行性不良が発生した場合は、進行性不良が発生した不良メモリセルに係る冗長救済を行えないという問題もある。

本発明は上記の問題点に鑑みてなされたものであり、その目的は、デバイス出荷後に進行性不良が発生した場合に、不良ブロックと冗長ブロックとを対応付けることで不良ブロックを救済し、スクリーニングにかかる時間を増大させることなく、デバイスの寿命を延ばすことが可能な不揮発性半導体記憶装置を提供する点にある。

上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、メモリセルをアレイ状に複数配列して一括データ消去可能に形成されたメモリブロックの複数と、前記メモリブロックの１つにおけるメモリセル数以上のメモリセルを有する冗長ブロックとで構成されるメモリセルアレイと、不良メモリセルを含む不良ブロックと前記冗長ブロックとを対応付ける対応付け手段と、入力アドレスで特定される前記メモリブロックが、前記対応付け手段によって前記冗長ブロックと対応付けられている場合に、対応する前記冗長ブロックを選択するブロック切替回路と、を備えてなる不揮発性半導体記憶装置であって、前記メモリブロックへのアクセス動作におけるエラーを検出するエラー検出回路と、前記エラー検出回路によってエラーが検出されたときに、エラーが検出された前記メモリブロックを不良ブロックと特定する不良ブロック特定回路と、を備え、前記不良ブロック特定回路は、前記エラー検出回路によってエラーが検出されたときに、前記不良ブロックと対応付けられていない前記冗長ブロックがある場合に、エラーが検出された前記不良ブロックを前記冗長ブロックと対応付けることを特徴とする。

上記特徴の本発明に係る不揮発性半導体記憶装置は、前記エラー検出回路が、前記メモリセルアレイの所定の前記メモリブロックに対する消去動作において、前記メモリブロックのデータ消去が、所定回数の消去動作によって完了しない場合に、エラー発生を検出することを特徴とする。

上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記不良ブロック特定回路が、出荷後、前記エラー検出回路によってエラーが検出され、且つ、前記不良ブロックと対応付けられていない前記冗長ブロックがあると判定した場合に、エラーが検出された前記不良ブロックを前記冗長ブロックと対応付けし、正常動作完了信号を出力することを特徴とする。

上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記不良ブロックを特定する不良アドレスを記憶する記憶手段を備え、前記不良ブロック特定回路が、前記エラー検出回路によってエラーが検出されたときに、エラーが検出された前記メモリブロックを特定する前記不良アドレスを前記記憶手段に記憶することを特徴とする。

上記特徴の本発明に係る不揮発性半導体記憶装置は、前記不良ブロック特定回路が、前記記憶手段に前記不良アドレスが記憶された際に、前記不良アドレスが正常に記憶されたか否かを判定することを特徴とする。

上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記不良ブロック特定回路が、前記判定において、前記不良アドレス夫々と対応付けられた書き込み判定フラグに、前記不良アドレスが正常に記憶されたか否かを設定することを特徴とする。

更に、上記特徴の本発明に係る不揮発性半導体記憶装置は、前記対応付け手段は、前記書き込み判定フラグが、前記不良アドレスが正常に記憶されていることを示す場合に、前記不良ブロックと前記冗長ブロックとの対応付けを行うことを特徴とする。

更に、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記記憶手段が、フラッシュメモリセルで構成されることを特徴とする。

また、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記メモリセルアレイが、フラッシュメモリで構成されることを特徴とする。

上記何れかの特徴の本発明に係る不揮発性半導体記憶装置によれば、エラー検出回路によってエラーが検出されたときに、不良ブロック特定回路が、不良ブロックと対応付けられていない冗長ブロックがある場合に、エラーが検出された不良ブロックを冗長ブロックと対応付けるように構成してあるので、不良ブロックと対応付けられていない冗長ブロックがあれば、進行性不良等が発生した不良ブロックを冗長ブロックと置き換えることができる。これによって、デバイス出荷後の進行性不良に対応できるので、スクリーニングにおける進行性不良を検出するための加速試験やＥ／Ｗ回数を削減することができ、スクリーニング時間を短くことができる。また、通常動作におけるＥ／Ｗにおいて進行性不良が発生した場合に、未使用の冗長ブロックがあれば、進行性不良が発生した不良メモリセルを含む不良ブロックに対する冗長救済を行うことが可能になる。

更に、本発明装置において、エラー検出回路を、消去動作におけるエラー発生を検出するように構成すれば、不揮発性半導体記憶装置では書込動作前に消去動作を実行することから、良好に不良メモリセルを検出することができる。また、本発明装置によれば、デバイス出荷後の消去動作中に不良メモリセルが発生したときに、当該不良メモリセルを含む不良ブロックと予め準備されている冗長ブロックとを対応付けることで、以後、エラー検出回路によって検出された不良ブロックの不良アドレスが入力された場合に、自動的に不良ブロックを冗長ブロックで置き換えることができる。このため、本発明装置は、装置内部で進行性不良に対する冗長救済を行うことができる。

また、本発明装置のメモリセルアレイをフラッシュメモリセルを用いて構成した場合、一般的なフラッシュメモリは、所定のアルゴリズムを用いて消去、書込み等のアクセス動作におけるエラーを検出するように構成されていることから、フラッシュメモリセルに通常備えられているエラー検出回路を利用することができる。これによって、本発明装置の構成を簡素化し、本発明装置の作製を容易にすることが可能になる。

本発明は、メモリブロックへのアクセス動作におけるエラーを検出するエラー検出回路を備え、メモリセルアレイに消去不良の不良ブロックが発生した場合にのみ、当該不良ブロックに対して救済処理を実行するものであるため、メモリセルアレイの全てのメモリブロックに対して不良ブロックか否かの判定を行う必要がなく、大容量で且つＥ／Ｗ時間が長いフラッシュメモリにも適用できる。従って、本発明に係る不揮発性半導体記憶装置においては、デバイス出荷後の消去動作中に進行性不良が発生しても救済可能となり、デバイスの寿命を延ばすことができる。また、スクリーニングにおける進行性不良を検出するための加速試験、Ｅ／Ｗ回数を削減できるので、スクリーニング時間を短くすることができる。

更に、不良ブロックの不良アドレスが正常に記憶手段に記憶できたか否かを判定する構成にすることにより、例えば、不良アドレスを記憶する為の書き込み処理中に、電源ドロップ、電源遮断、リセット信号等による強制終了が発生して誤った不良アドレスが記憶された場合に適切に対応できる。この場合には、誤った状態で記憶された不良アドレスが正常なブロックアドレスと一致する虞があり、正常なメモリブロックのブロックアドレスと冗長ブロックのアドレスとが対応付けされることで正常なメモリブロックのデータが失われる等の不具合が生じる虞があるが、本発明の如く構成することにより、前記不具合を効果的に防ぐことが可能になる。

以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。

<第１実施形態>
先ず、本発明装置の構成について図１を基に説明する。尚、本実施形態では、消去動作におけるエラーを検出することで進行性不良等の発生を検出し、不良メモリセルを含む不良ブロックに対して冗長救済を行う場合について説明する。これは、不揮発性半導体記憶装置において、消去動作は、書き込みを行う際に必ずメモリブロック１５ａ内の全てのメモリセルに対して行われることから、消去動作におけるエラーを検出することで、良好に不良メモリセルを検出できるためである。

ここで、図１は、本発明装置１の機能ブロック図であり、図１に示すように、本発明装置１は、メモリセルアレイ１５、不良ブロックアドレス記憶部１１、アドレス切替回路１４、高電圧発生回路１６、判定回路１２、及び、制御回路１３を備えている。尚、図１中の太線は、高電圧系を示している。

メモリセルアレイ１５は、メモリセルをアレイ状に複数配列して一括データ消去可能に形成されたメモリブロック１５ａの複数と、メモリブロック１５ａの１つにおけるメモリセル数以上のメモリセルを有する冗長ブロック１５ｂとで構成され、カラムデコーダ１８及びロウデコーダ１７を備えている。尚、本実施形態のメモリセルアレイ１５は、複数の冗長ブロック１５ｂを備えており、各メモリブロック１５ａ及び各冗長ブロック１５ｂのサイズは同じである。また、冗長ブロック１５ｂのメモリセルは、デバイス出荷前に予め消去しておく。本実施形態のメモリセルアレイ１５の各メモリブロック１５ａ、冗長ブロック１５ｂは、例えば、図４に示すフローティングゲート構造のフラッシュメモリセルをアレイ状に配列して構成される。

不良ブロックアドレス記憶部１１は、不良ブロックを特定する不良アドレス（不良ブロックアドレス）を記憶する。本実施形態の不良ブロックアドレス記憶部１１は、メモリセルアレイ１５と同様に、フラッシュメモリセルを用いて構成される。より具体的には、例えば、出荷前に、スクリーニング等により検出された不良ブロックの各不良アドレスが、ブロック冗長救済する冗長ブロック１５ｂに対応付けて記憶されている。本実施形態では、不良ブロックアドレス記憶部１１が、不良メモリセルを含む不良ブロックと冗長ブロックとを対応付ける対応付け手段として機能する。

アドレス切替回路１４は、入力アドレスで特定されるメモリブロック１５ａが不良ブロックである場合に、冗長ブロック１５ｂと置き換える。具体的には、本実施形態のアドレス切替回路１４は、ブロック切替回路として機能する。アドレス切替回路１４は、入力アドレスで特定されるメモリブロック１５ａが、不良ブロックアドレス記憶部１１によって冗長ブロック１５ｂと対応付けられている場合に、対応する冗長ブロック１５ｂを選択する。

より具体的には、本実施形態のアドレス切替回路１４は、外部から入力された入力アドレスを記憶する内部レジスタを備えており、外部からアドレスが入力されると、内部レジスタに記憶された入力アドレスと、不良ブロックアドレス記憶部１１に記憶された不良アドレスとを夫々比較する。そして、入力アドレスが冗長アドレスと対応付けられている不良アドレスと一致した場合には、不良アドレスである入力アドレスと冗長アドレスとを切り替え、冗長アドレスによって特定される冗長ブロック１５ｂにアクセスする。

判定回路１２は、不良ブロックと対応付けられていない冗長ブロック１５ｂがあるか否かを判定する。具体的には、入力アドレスによって特定されるメモリブロック１５ａに対する消去回数が規定回数を超えたことを示す規定消去回数オーバー信号が制御回路１３から出力された場合に、不良ブロックと冗長ブロック１５ｂを入れ替える事が可能か否かの情報を記憶しておくための不揮発性の切替情報記憶部１０のデータの読み出しを行う。これによって、不良ブロックと対応付けられていない冗長ブロック１５ｂがあるか否かを判定し、不良ブロックの救済が可能か否かを判定する。不良ブロックと対応付けられていない冗長ブロック１５ｂがある場合には、不良ブロックの救済が可能と判定して、不良ブロック救済可能信号を制御回路１３に対して出力する。

制御回路１３は、メモリブロック１５ａ及び冗長ブロック１５ｂに対するアクセス動作、ここでは、消去動作、書込動作及び読出動作等を、所定のアルゴリズムに基づいて制御するものであり、例えば、ステートマシン等を用いて構成される。更に、本実施形態の制御回路１３は、メモリブロック１５ａへのアクセス動作におけるエラーを検出するとともに、エラーが検出された不良ブロックに対する冗長救済を行う。具体的には、制御回路１３は、エラー検出回路１３ａ及び不良ブロック特定回路１３ｂを備えている。

エラー検出回路１３ａは、本実施形態では、メモリセルアレイ１５の所定のメモリブロック１５ａに対する消去動作において、メモリブロック１５ａのデータ消去が、所定回数の消去動作によって完了しない場合に、エラー発生を検出する。更に、エラー検出回路１３ａは、エラー発生を検出すると、判定回路１２に対し規定消去回数オーバー信号を出力する。

不良ブロック特定回路１３ｂは、エラー検出回路１３ａによってエラーが検出されたときに、エラーが検出されたメモリブロック１５ａを不良ブロックと特定する。本実施形態の不良ブロック特定回路１３ｂは、出荷後、エラー検出回路１３ａによってエラーが検出され、且つ、不良ブロックと対応付けられていない冗長ブロック１５ｂがあると判定した場合に、エラーが検出された不良ブロックを冗長ブロック１５ｂと対応付けし、正常動作完了信号を出力する。更に、不良ブロック特定回路１３ｂは、エラーが検出されたメモリブロック１５ａを特定する不良アドレスを不良ブロックアドレス記憶部１１に記憶する。

具体的には、不良ブロック特定回路１３ｂは、エラー検出回路１３ａから規定消去回数オーバー信号が出力されると、アドレス切替回路１４の内部レジスタに記憶されている入力アドレスを不良アドレスとして不良ブロックアドレス記憶部１１に記憶する。更に、判定回路１２から不良ブロック救済可能信号が出力された場合は、不良ブロック特定回路１３ｂは、不良ブロックの不良アドレスと冗長ブロック１５ｂの冗長アドレスとを対応付ける。そして、切替情報記憶部１０に、不良ブロックと対応付けした冗長ブロック１５ｂについて、使用フラグを記憶する。尚、不良ブロックアドレス記憶部１１への不良アドレスの書き込み、及び、切替情報記憶部１０への冗長ブロック１５ｂ使用フラグの書き込みは、高電圧発生回路１６に対して作動トリガ信号を出力して行う。

次に、本発明装置１の動作を図２のフローチャートに基づいて説明する。尚、ステップＳ１からステップＳ４については、従来技術の消去動作と同様の動作であるため、ここでは概略を説明する。

消去動作開始時、制御回路１３は、先ず、過剰消去を防止するために、選択されたメモリブロック１５ａ、即ち、入力アドレスで特定されるメモリブロック１５ａに対し弱く書き込みを行う消去前処理を行う（ステップＳ１）。続いて、制御回路１３は、選択されたメモリブロック１５ａに対する消去動作を行う（ステップＳ２）。引き続き、ベリファイ・リード回路１９が、メモリブロック１５ａに対する消去が正しく行われたかチェックする消去ベリファイ処理を行う（ステップＳ３）。制御回路１３は、消去ベリファイ処理の実行回数が規定回数内であるか否かを判定する（ステップＳ４）。ステップＳ４において、正常に消去動作が行われたと判定した場合、制御回路１３は、過剰消去されたメモリセルに対して弱く書き込みを行う消去後処理を行い（ステップＳ５）、正常動作完了信号を出力する。

ステップＳ４において、消去ベリファイ処理の実行回数が規定回数を超えたと判定した場合、制御回路１３は、メモリブロック１５ａへのアクセス動作においてエラーが発生したと判定し、規定消去回数オーバー信号を判定回路１２に対して出力する。判定回路１２は、規定消去回数オーバー信号が入力されると、切替情報記憶部１０にアクセスし、不良ブロックと対応付けられていないメモリブロック１５ａ、即ち、未使用の冗長ブロック１５ｂがあるか否かを判定する（ステップＳ６）。詳細には、切替情報記憶部１０には、各冗長ブロック１５ｂ毎に使用／未使用フラグを設定する記憶領域が設けられており、判定回路１２は、未使用フラグが設定されている冗長ブロック１５ｂがある場合に、未使用の冗長ブロック１５ｂがあると判定する。不良ブロック特定回路１３ｂは、制御回路１３に対し、判定結果として、未使用の冗長ブロック１５ｂがあると判定したときは、不良ブロック救済可能信号を出力し、未使用の冗長ブロック１５ｂがないと判定したときは、不良ブロック救済不可能信号を出力する。

ステップＳ６において、未使用の冗長ブロック１５ｂがあると判定され、判定回路１２から不良ブロック救済可能信号が出力されると、制御回路１３は、アドレス切替回路１４にアクセスして入力アドレスを読み出し、不良アドレスとして不良ブロックアドレス記憶部１１に記憶する（ステップＳ７）。詳細には、制御回路１３は、アドレス切替回路１４の内部レジスタに記憶されている入力アドレスを読み出し、不良アドレスとして制御回路１３の内部レジスタに一時的に記憶する。その後、高電圧発生回路１６に対し作動トリガ信号を出力する。高電圧発生回路１６は、制御回路１３内部のレジスタに記憶されている不良アドレスに基づいて、所定のメモリセルのドレインに印加する正電圧Ｖ１及びワード線に印加する正電圧Ｖ２を生成することで、不良アドレスを不良ブロックアドレス記憶部１１に書き込む。不良アドレスの書き込みが完了すると、制御回路１３は、不良アドレス書き込み完了信号をアドレス切替回路１４に対して出力する。更に、制御回路１３は、入力アドレスによって特定されるメモリブロック１５ａと、未使用の冗長ブロック１５ｂとを対応付ける。更に、制御回路１３は、切替情報記憶部１０にアクセスし、不良ブロックと対応付けた冗長ブロック１５ｂについて使用フラグを設定する。

引き続き、アドレス切替回路１４は、内部レジスタに記憶してある入力アドレスを冗長アドレスに切り替える（ステップＳ８）。具体的には、アドレス切替回路１４は、制御回路１３から不良アドレス書き込み完了信号が出力されると、不良ブロックアドレス記憶部１１にアクセスし、入力アドレスに対応付けられた冗長ブロック１５ｂの冗長アドレスを読み出す。そして、読み出した冗長アドレスを内部レジスタに上書きすることで、それまで記憶されていた入力アドレスと切り替える。更に、ロウデコーダ１７に対して冗長ロウアドレスを出力し、カラムデコーダ１８に対して冗長カラムアドレスを出力することで、冗長ブロック１５ｂを選択する。この後、アドレス切替回路１４は、制御回路１３に対し、作動トリガ信号を出力する。

引き続き、制御回路１３は、アドレス切替回路１４からの作動トリガ信号に基づいて、消去ベリファイ信号をベリファイ・リード回路１９に出力する。そして、ベリファイ・リード回路１９は、消去ベリファイ信号を受けて消去ベリファイ処理を行う（ステップＳ３）。尚、冗長ブロック１５ｂは予め消去されているので、ここでは、消去動作が正常に行われたと判定され、ベリファイ結果はＰａｓｓとなる。ベリファイ結果がＰａｓｓと判定されると（ステップＳ３においてＰａｓｓ分岐）、制御回路１３は、消去後処理を行う（ステップＳ５）。更に、制御回路１３は、内部レジスタに消去動作正常終了のフラグを設定し、消去動作を終了する。尚、制御回路１３は、例えば、デバイス外部のＣＰＵ等からデバイスの動作状態確認信号がデバイスに入力された場合には、デバイス外部のＣＰＵ等に対して消去動作正常終了信号を出力する。

ステップＳ６において、未使用の冗長ブロック１５ｂがないと判定され、判定回路１２から不良ブロック救済不可能信号が出力された場合、制御回路１３は、内部レジスタに消去動作異常終了のフラグを設定し、消去動作を終了する。この場合には、制御回路１３は、例えば、デバイス外部のＣＰＵ等からデバイスの動作状態確認信号がデバイスに入力された場合には、消去動作が正常に完了していないことを示す消去動作異常終了信号を出力する。

本発明装置１のメモリセルアレイ１５に対する通常のアクセス動作について説明する。

メモリセルアレイ１５の特定のメモリブロック１５ａに対し、外部からアクセス要求があると、アドレス切替回路１４は、外部から入力された入力アドレスを不良ブロックアドレス記憶部１１に記憶されている不良アドレスと比較する。アドレス切替回路１４は、入力アドレスと不良アドレスとが一致した場合、不良アドレスによって特定される不良ブロックが冗長ブロック１５ｂと対応付けられているときは、対応付けられた冗長ブロック１５ｂにアクセスする。本発明装置１は、不良ブロックアドレス記憶部１１を、出荷前のスクリーニングにより検出された不良ブロック、及び、制御回路１３によって特定された不良ブロックの不良アドレスを記憶するように構成したことで、不良ブロックに対するアクセスを適切に制限することができる。

上述したように、本実施形態の本発明装置１は、ステップＳ４においてメモリセルの消去回数が所定の規定回数を超えた場合であっても、未使用の冗長ブロック１５ｂがある場合には、ステップＳ６〜ステップＳ８の処理を実行することで不良ブロックを冗長ブロック１５ｂで置き換えて救済することができる。そして、置き換えた冗長ブロック１５ｂに対しステップＳ３の消去ベリファイ処理及びステップＳ５の消去後処理を実行し、冗長ブロック１５ｂが正常に消去されていると判定されれば、本発明装置１の外部から見た場合、正常に消去動作が完了したことになる。

<第２実施形態>
次に、本発明装置の第２実施形態について図７及び図８を基に説明する。本実施形態の本発明装置は、図７に示すように、上記実施形態の各構成に加え、不良アドレス書き込み判定記憶部２０を備えて構成される。

本実施形態の不良アドレス書き込み判定記憶部２０は、冗長ブロック毎に用意されている。置き換え可能な冗長ブロックが複数ある場合は、ステップＳ７以降の処理が複数回実施されることになり、異なる処理毎に別個に書き込み正常フラグを設定する処理が行われる。

本実施形態の不良ブロック特定回路１３ｂは、不良ブロックアドレス記憶部１１に不良アドレスが記憶された際に、不良アドレスが正常に記憶されたか否かを判定する。そして、不良アドレスが正常に記憶されたと判定した場合に、不良アドレス書き込み判定記憶部２０に、不良アドレスが正常に記憶されたことを示す書き込み正常フラグを記憶する。このフラグは、不良アドレス毎に１ビット存在する。

次に、図８のフローチャートを用いて不良アドレス書き込み判定記憶部に対する書き込みシーケンスを説明する。図８において、ステップＳ１〜Ｓ７とステップＳ８の処理は上記実施形態と同じであり、ここではその説明を割愛する。

図８のステップＳ７において、不良ブロック特定回路１３ｂが、不良ブロックアドレス記憶部１１への不良アドレスの書き込み処理を実施した後、その書き込み処理が正常に行われたか否かを判定するベリファイ処理を実施する（ステップＳ７１）。ベリファイ処理において正常に書き込みができていないと判定された場合は（ステップＳ７１でＮｏ分岐）、消去異常終了とする。尚、ベリファイ処理において正常書き込みができていないと判定された場合に、再度不良ブロックアドレス記憶部１１に不良アドレスを記憶する書き込み処理を行うようにし、且つ、書き込み処理回数が予め規定された所定回数を超えても、ベリファイ処理において正常書き込みができていないと判定された場合に、消去異常終了とするように構成しても構わない。

ステップＳ７１において、不良アドレスが正常に記憶されたと判定された場合は（ステップＳ７１でＹｅｓ判定）、図７に示す不良アドレス書き込み判定記憶部２０は、書き込み正常フラグを設定する処理を行う（ステップＳ７２）。ここでは更に、書き込み正常フラグが正しく書き込まれているか否かを判定するベリファイ処理を実施する（ステップＳ７３）。正しく書き込まれていると判定された場合は（ステップＳ７３でＹｅｓ分岐）、ステップＳ８へ進み、正常に書き込まれていないと判定された場合は（ステップＳ７３でＮｏ分岐）、消去異常終了となる。尚、ベリファイ処理において正常書き込みができていないと判定された場合に、再度書き込み正常フラグを設定する処理を行い、且つ、書き込み処理回数が予め規定された所定回数を超えても、ベリファイ処理において正常書き込みができていないと判定された場合に、消去異常終了とするように構成しても構わない。

続いて、本実施形態における本発明装置１のメモリセルアレイに対する通常のアクセス動作について説明する。

不良アドレス書き込み判定記憶部２０は、書き込み正常フラグが設定された不良アドレスがある場合に、書き込み正常動作信号を出力する。そして、メモリセルアレイ１５の特定のメモリブロック１５ａに対して外部からアクセス要求があると、アドレス切替回路１４は、上記書き込み正常動作信号が１つでも出力されている場合にのみ、書き込み正常フラグが設定されている不良アドレスと外部から入力された入力アドレスとを順次、若しくは並列に比較処理する。書き込み正常動作信号が出力されていない場合は、置換されたメモリブロックがない場合か、不良アドレスが正常に書き込まれていない場合であり、アドレス変換の必要がないため、余分な比較動作は行わない。そして、アドレス切替回路１４は、不良ブロックアドレス記憶部１１に記憶された不良アドレスと、外部から入力された入力アドレスとが一致した場合に、入力アドレスによって特定されるメモリブロックのブロックアドレスを対応する冗長アドレスに置き換える。

本実施形態のように構成する事により、不良アドレスを記憶する為の書き込み動作中に、電源ドロップ、電源遮断、リセット信号等が発生して強制終了し、不良アドレスが正しく記憶されなかった場合であっても、正常なメモリブロックのブロックアドレスと冗長ブロックのアドレスとが対応付けされるのを防止し、その結果、正常なメモリブロックのデータが失われる等の不具合を防ぐことができる。

〈別実施形態〉
次に、本発明装置１の別実施形態について説明する。

〈１〉上記実施形態では、各メモリブロック１５ａ及び各冗長ブロック１５ｂの構成（メモリセル数）が同じである場合について説明したが、これに限られるものではない。本発明は、複数種類の構成のメモリブロック１５ａを備える不揮発性半導体記憶装置に適用できる。また、冗長ブロック１５ｂのメモリセル数は、メモリブロック１５ａのメモリセル数と同じまたはそれ以上であれば良く、各冗長ブロック１５ｂのメモリセル数は同じでなくても良い。

〈２〉上記各実施形態では、消去動作におけるエラーを検出することで進行性不良等の発生を検出する場合について説明したが、これに限られるものではない。エラー検出回路１３ａを、書込動作において正常終了しなかった場合についてもエラーを検出するように構成し、不良ブロックに対する救済を行うように構成しても良い。

〈３〉上記各実施形態において、不良ブロックアドレス記憶部１１は、メモリセルアレイ１５の全ての冗長ブロック１５ｂについて、冗長ブロック１５ｂを特定する冗長アドレス及び対応する不良アドレスが記憶可能であれば良いが、冗長ブロック１５ｂと対応付けられていない不良ブロックの不良アドレスについても記憶可能に構成しても良い。

また、本実施形態では、メモリセルアレイ１５に対する所定のアクセス動作において、冗長ブロック１５ｂと対応付けられていない不良ブロックの不良アドレスと入力アドレスとが一致した場合に、当該アクセス動作に応じた異常信号を出力するように構成しても良い。このように構成すれば、入力アドレスが不良アドレスである場合、アクセス動作を実施してエラーを検出するまでもなく、不良ブロックであることを検出することができる。具体的には、アクセス動作を繰り返し実行し、規定回数内で当該アクセス動作が正常に完了しない場合にエラーを検出する場合、エラー検出まで相当の時間がかかるが、本実施形態では、入力アドレスと不良ブロックアドレス記憶部１１に記憶されている不良アドレスとの比較において入力アドレスが不良アドレスであるか否かを判定できるので、規定回数のアクセス動作を実施する必要がなく、エラー検出までの時間を短縮することができる。従って、フラッシュメモリ等のアクセス動作におけるエラー検出までの時間が比較的長い半導体記憶装置において有用である。

〈４〉上記各実施形態では、不良ブロックアドレス記憶部１１を設けて、不良ブロックと冗長ブロックとを対応付ける構成としたが、不良ブロックアドレス記憶部１１は、必ずしも設ける必要は無い。例えば、各メモリブロック１５ａ毎に、不良ブロックであること、及び、対応付ける冗長ブロックを特定するフラグを記憶するレジスタ等を設ける構成にしても構わない。尚、第２実施形態の場合には、不良ブロック特定回路１３ｂを、冗長ブロックを特定するフラグが正常に書き込まれたか否かを判定するように構成し、冗長ブロックを特定するフラグ毎に、書き込み正常フラグを設定するように構成する。

〈５〉また、上記各実施形態において、冗長ブロックが不良ブロックとなったときに、該冗長ブロックに対応付けされたメモリブロックを他の冗長ブロックと対応付けするように構成するのも好適である。

本発明は、不揮発性半導体記憶装置に関するものであり、特に、不良メモリセルの救済機能を備えた不揮発性半導体記憶装置に有用である。

本発明に係る不揮発性半導体記憶装置の概略構成を示すブロック図 本発明に係る不揮発性半導体記憶装置の消去動作における処理手順を示すフローチャート 従来技術に係るフラッシュメモリの概略構成を示すブロック図 従来技術に係るフラッシュメモリセルの断面図 従来技術に係るフラッシュメモリの消去動作における処理手順を示すフローチャート 従来技術に係るＮＯＲ型フラッシュメモリを示す概略構成図 本発明に係る不揮発性半導体記憶装置の別実施形態における概略構成を示すブロック図 本発明に係る不揮発性半導体記憶装置の別実施形態の消去動作における処理手順を示すフローチャート

符号の説明

１： 本発明に係る不揮発性半導体記憶装置
１０： 切替情報記憶部
１１： 不良ブロックアドレス記憶部
１２： 判定回路
１３： 制御回路
１３ａ： エラー検出回路
１３ｂ： 不良ブロック特定回路
１４： アドレス切替回路
１５： メモリセルアレイ
１５ａ： メモリブロック
１５ｂ： 冗長ブロック
１６： 高電圧発生回路
１７： ロウデコーダ
１８： カラムデコーダ
１９： ベリファイ・リード回路
２０： 不良アドレス判定記憶部
１００： ソース（Ｎ型）
１０１： ドレイン（Ｎ型）
１０２： ワード線
１０３： フローティングゲート
１０４： Ｐ型領域
１０５： コンタクト
１０６： ビット線
１１２： メモリセル
１１３： メモリブロック

Claims (9)

1. メモリセルをアレイ状に複数配列して一括データ消去可能に形成されたメモリブロックの複数と、前記メモリブロックの１つにおけるメモリセル数以上のメモリセルを有する冗長ブロックとで構成されるメモリセルアレイと、
   不良メモリセルを含む不良ブロックと前記冗長ブロックとを対応付ける対応付け手段と、
   入力アドレスで特定される前記メモリブロックが、前記対応付け手段によって前記冗長ブロックと対応付けられている場合に、対応する前記冗長ブロックを選択するブロック切替回路と、を備えてなる不揮発性半導体記憶装置であって、
   前記メモリブロックへのアクセス動作におけるエラーを検出するエラー検出回路と、
   前記エラー検出回路によってエラーが検出されたときに、エラーが検出された前記メモリブロックを不良ブロックと特定する不良ブロック特定回路と、を備え、
   前記不良ブロック特定回路は、前記エラー検出回路によってエラーが検出されたときに、前記不良ブロックと対応付けられていない前記冗長ブロックがある場合に、エラーが検出された前記不良ブロックを前記冗長ブロックと対応付けることを特徴とする不揮発性半導体記憶装置。
2. 前記エラー検出回路は、前記メモリセルアレイの所定の前記メモリブロックに対する消去動作において、前記メモリブロックのデータ消去が、所定回数の消去動作によって完了しない場合に、エラー発生を検出することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記不良ブロック特定回路は、出荷後、前記エラー検出回路によってエラーが検出され、且つ、前記不良ブロックと対応付けられていない前記冗長ブロックがあると判定した場合に、エラーが検出された前記不良ブロックを前記冗長ブロックと対応付けし、正常動作完了信号を出力することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記不良ブロックを特定する不良アドレスを記憶する記憶手段を備え、
   前記不良ブロック特定回路は、前記エラー検出回路によってエラーが検出されたときに、エラーが検出された前記メモリブロックを特定する前記不良アドレスを前記記憶手段に記憶することを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
5. 前記不良ブロック特定回路は、前記記憶手段に前記不良アドレスが記憶された際に、前記不良アドレスが正常に記憶されたか否かを判定することを特徴とする請求項４に記載の不揮発性半導体記憶装置。
6. 前記不良ブロック特定回路は、前記判定において、前記不良アドレス夫々と対応付けられた書き込み判定フラグに、前記不良アドレスが正常に記憶されたか否かを設定することを特徴とする請求項５に記載の不揮発性半導体記憶装置。
7. 前記対応付け手段は、前記書き込み判定フラグが、前記不良アドレスが正常に記憶されていることを示す場合に、前記不良ブロックと前記冗長ブロックとの対応付けを行うことを特徴とする請求項６に記載の不揮発性半導体記憶装置。
8. 前記記憶手段は、フラッシュメモリセルで構成されることを特徴とする請求項１〜７の何れか１項に記載の不揮発性半導体記憶装置。
9. 前記メモリセルアレイは、フラッシュメモリで構成されることを特徴とする請求項１〜８の何れか１項に記載の不揮発性半導体記憶装置。