JP2007164843A - 半導体メモリ - Google Patents
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Abstract
【解決手段】メモリアレイ4は複数の記憶ブロックBLK0〜BLK15と、複数の冗長ブロックBRD0、BRD1とを有する。情報格納メモリ9は、不揮発性メモリセルと不揮発性メモリの出力を読み込む揮発性メモリによって構成される。制御回路3は外部回路から消去指示を受けて記憶ブロックを消去し、次いで、消去済みの記憶ブロックのデータを読み出して確認し、消去が正しく行われない場合に、その記憶ブロックのアドレスを情報格納メモリ9に冗長ブロックと対応させて書き込む。この場合、メモリ9の不揮発性メモリセルに書き込んだ後、書き込んだデータを読み出し揮発性メモリに書き込み、揮発性メモリに書き込まれたデータの内の不揮発性メモリに書き込んだデータのみについて書き込み確認を行う。
【選択図】図1
Description
従来、この冗長セルの置き換えは出荷前のテスト工程で行われており、テスト時においてメモリセルの不良が発生すると、このリダンダンシ機能によって不良部分が冗長セルに置き換えられ、これにより、チップ不良を防ぐことができるようになっている。
なお、従来のリダンダンシ機能に関する文献として特許文献1が知られている。
請求項2に記載の発明は、自動冗長セル書き込みの最終ステップで、確認結果を確実なものにするために、読み出しレベルで、前記揮発性メモリに再書き込みを行なうことを特徴とする半導体メモリである。
まず、電源が投入されると、BRD情報格納メモリ9内の記憶部K0、K1のメモリセル11のデータが読み出され、ラッチ12に書き込まれる。次に、外部回路から読み出しコマンドおよびアドレスがインターフェイス回路1へ入力され、CUI・2を介して制御回路3へ供給されると、制御回路3が、まず、そのアドレスが指示している記憶ブロックのアドレスがBRD情報格納メモリ9の記憶部K0またはK1に記憶されているかをチェックする。そして、記憶されていなかった場合は、読み出し指令およびアドレスをデコーダ6へ出力する。デコーダ6は読み出し指令およびアドレスを受け、メモリアレイ4からデータを読み出し、センスアンプ8を介して制御回路3へ出力する。制御回路3はメモリアレイ4から読み出されたデータをインターフェイス回路1へ出力する。
外部回路から消去を指示するコマンドおよび消去ブロック(記憶ブロックBLK2とする)のアドレスがインターフェイス回路1に入力されると、入力されたコマンドおよび記憶ブロックBLK2のアドレスがCUI・2を介して制御回路3へ供給される。制御回路3は消去コマンドを受け、電源回路5へ消去電圧の出力を指示するとともに、デコーダ6へ消去コマンドおよび記憶ブロックBLK2のアドレスを出力する。デコーダ6は、そのアドレスに応じたメモリセルを選択する。これにより、選択されたメモリセルに電源回路5から出力される(−)負電圧が加えられ、記憶ブロックBLK2が消去される。
2…CPI
3…制御回路
4…メモリアレイ
6…デコーダ
8…センスアンプ
9…BRD情報格納メモリ
11…メモリセル
12…ラッチ
BLK0〜BLK15…記憶ブロック
BRD0、BRD1…冗長ブロック
K0、K1…記憶部
Claims (2)
- 複数の記憶ブロックと、複数の冗長ブロックとを有するメモリアレイと、
前記冗長ブロックの使用状態が書き込まれる情報格納メモリと、
外部回路から消去指示を受けて前記記憶ブロックを消去し、次いで、消去済みの記憶ブロックのデータを読み出して確認し、消去が正しく行われない場合に、その記憶ブロックのアドレスを前記情報格納メモリに前記冗長ブロックと対応させて書き込む消去手段と、
外部回路から書き込み/読み出し指令およびアドレスを受けて前記情報格納メモリをチェックし、前記外部回路から受けたアドレスに対応するアドレスが前記情報格納メモリに書き込まれている場合はそのアドレスに対応する冗長ブロックにアクセスし、書き込まれていない場合は外部回路から受けたアドレスが指示する記憶ブロックにアクセスする書き込み/読み出し手段と、
を具備する半導体メモリにおいて、
前記情報格納メモリは、不揮発性メモリセルと前記不揮発性メモリの出力を読み込む揮発性メモリによって構成され、
前記消去手段は前記不揮発性メモリセルに書き込んだ後、書き込んだデータを読み出し前記揮発性メモリに書き込み、前記揮発性メモリに書き込まれたデータの内の前記不揮発性メモリに書き込んだデータのみについて書き込み確認を行うことを特徴とする半導体メモリ。 - 請求項1の半導体メモリにおいて、自動冗長セル書き込みの最終ステップで、確認結果を確実なものにするために、読み出しレベルで、前記揮発性メモリに再書き込みを行なうことを特徴とする半導体メモリ。
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