JP2002074978A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュフラッシュＥＥＰＲＯＭの使用時
における不揮発性メモリセルの書込み／消去特性が悪く
なった場合、書込み／消去特性を以前と同様に維持する
ように自動的に冗長用のメモリセルまたはメモリセルブ
ロックに置換できるようにする。 【解決手段】 不揮発性のメモリセルが並んでいるセル
アレイ１０３と、アドレス入力に対してメモリセルアレ
イ１０３のメモリセルを選択するＸデコーダ１０２と、
書込みまたは消去特性が目標としているしきい値以下に
所定時間で収まることを検知する特性検知回路１１１
と、この特性検知回路１１１からの検知信号に従って、
特性が悪くなった不良メモリセルに代えて冗長用または
空きアドレス（未使用アドレス）のメモリセルまたはメ
モリセルブロック１０４を選択するように自動的に制御
する置換制御回路１１０を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的書込み／消
去が可能な不揮発性半導体記憶装置に関するもので、特
に、通常使用している時に不揮発性メモリセルの書込み
または消去特性が悪くなった場合に自動的に対応するこ
とのできるフラッシュＥＥＰＲＯＭに関するものであ
る。

【０００２】

【従来の技術】フラッシュＥＥＰＲＯＭは、電源を切っ
ても不揮発性メモリセルのデータが消えず、また一括消
去可能なフラッシュメモリは、大容量の磁気ディスクの
置き換えや携帯電話の番号格納などの用途が期待でき、
市場規模も拡大している。

【０００３】図５は、フラッシュＥＥＰＲＯＭに使われ
ているメモリセルの一例の断面構造を示している。図５
において、５０７はＰ型半導体基板、５０５，５０６は
それぞれソース領域およびドレイン領域、５０３は浮遊
ゲート、５０４は絶縁膜、５０２は絶縁膜、５０１は制
御ゲートである。

【０００４】書込みはドレイン領域５０６に高電界を印
加することによってソース領域５０５からドレイン領域
５０６電子が移動する。ドレイン近傍の高電界によって
ホットエレクトロンが発生し、電子が浮遊ゲート５０３
に注入される。消去は、浮遊ゲート５０３からトンネリ
ングによってソース領域５０６に電子が放出されること
により行われる。以上のように、電荷の注入・放出を行
うことによってデータの書込みや消去を行っている。

【０００５】上記浮遊ゲート５０３に電荷を注入すると
き、浮遊ゲート５０３に電荷が到達できなかった場合、
絶縁膜５０４中にトラップされる。

【０００６】このようなトラップは、書込み／消去特性
を悪くし、書込み／消去をするのに時間がかかったり、
浮遊ゲート５０３に対する電荷の注入量が減少してい
き、書込み／消去回数が多くなると、メモリセルのしき
い値の変化幅が小さくなる。

【０００７】なお、図６は、書込み／消去を繰り返し行
ったときの回数とセルしきい値との関係を示す特性図で
ある。

【０００８】また、メモリセルの絶縁破壊が生じると、
書込み／消去が不可能になったりする。大容量化してい
るフラッシュＥＥＰＲＯＭは、製造歩留りを向上させる
ために冗長回路を設けることが必要である。この冗長技
術は、通常のメモリセルアレイとは別に、不良になった
メモリセルの置き換え用に正規メモリセルと同様なメモ
リセルで構成された冗長用メモリセルまたは冗長用メモ
リセルブロックを用意するというものである。そして主
に、冗長メモリセルは、製造段階における検査工程で書
き込み／消去ができなかった不良メモリセルについて救
済するものである。

【０００９】

【発明が解決しようとする課題】従来のフラッシュＥＥ
ＰＲＯＭは、実使用中における電荷の絶縁膜トラップに
よる書込み／消去特性が悪くなる場合や絶縁膜破壊にお
ける書込み／消去不良に対しては、冗長メモリセルに置
き換えることができなかった。

【００１０】本発明は上記の問題点を解決するためのも
ので、使用中においてメモリセルの書込み／消去特性が
悪くなった場合に、この書込み／消去特性が悪くなった
不良メモリセルの代わりに正常な書込み／消去特性のメ
モリセルにチップ内で自動的に置き換えることができる
不揮発性半導体記憶装置を提供するを目的とする。

【００１１】

【課題を解決するための手段】請求項１記載の発明の不
揮発性半導体記憶装置は、電気的書込み／消去が可能な
メモリセルが並んだメモリセルアレイと、アドレス入力
に対応してメモリセルを選択するためのアドレスデコー
ダと、冗長用メモリセルまたは冗長用メモリセルブロッ
クと、冗長用メモリセルまたは冗長用メモリセルブロッ
クを選択するための冗長選択用アドレスデコーダと、メ
モリセルの書込みまたは消去特性が目標としているしき
い値以下に所定時間で収まらないことを検知する特性検
知回路と、特性検知回路から出力される信号に対応して
特性が悪くなった不良メモリセルに代えて冗長用メモリ
セルまたは冗長用メモリセルブロックを自動的に選択す
る置換制御回路とを備えたことを特徴とする。

【００１２】この構成によれば、使用中においてメモリ
セルの書込み／消去特性が悪くなった場合に、この書込
み／消去特性が悪くなった不良メモリセルを選択しない
ようにし、その不良メモリセルの代わりに正常な書込み
／消去特性を有する冗長メモリセルまたは冗長メモリセ
ルブロックにチップ内で自動的に置き換えることができ
る。その結果、使用中において、メモリセルの書込み／
消去特性が悪くなった場合であっても、メモリ特性を良
い状態のまま維持することが可能になる。

【００１３】請求項２記載の不揮発性半導体記憶装置
は、電気的書込み／消去が可能なメモリセルが並んだメ
モリセルアレイと、アドレス入力に対応してメモリセル
を選択するためのアドレスデコーダと、冗長用メモリセ
ルまたは冗長用メモリセルブロックと、冗長用メモリセ
ルまたは冗長用メモリセルブロックを選択するための冗
長選択用アドレスデコーダと、メモリセルの書込みまた
は消去特性が目標としているしきい値以下に所定時間で
収まらないことを検知する特性検知回路と、特性検知回
路から出力される信号に対応して特性が悪くなった不良
メモリセルのアドレスを、メモリセルアレイ中の未使用
のメモリセルを指定する未使用アドレスに変換し、変換
後のメモリセルアレイ中の未使用アドレスのメモリセル
または未使用アドレスのメモリセルを含むメモリセルブ
ロックを不良メモリセルまたは不良メモリセルを含む不
良メモリセルブロックに代えて選択するように自動的に
制御する置換制御回路とを備えたことを特徴とする。

【００１４】この構成によれば、使用中においてメモリ
セルの書込み／消去特性が悪くなった場合に、この書込
み／消去特性が悪くなった不良メモリセルを選択しない
ようにし、その不良メモリセルの代わりに正常な書込み
／消去特性を有するメモリセルアレイ中の未使用アドレ
スのメモリセルまたは未使用アドレスのメモリセルを含
むメモリセルブロックにチップ内で自動的に置き換える
ことができる。その結果、使用中において、メモリセル
の書込み／消去特性が悪くなった場合であっても、メモ
リ特性を良い状態のまま維持することが可能になる。

【００１５】請求項３記載の不揮発性半導体記憶装置
は、電気的書込み／消去が可能なメモリセルが並んだメ
モリセルアレイと、アドレス入力に対応してメモリセル
を選択するためのアドレスデコーダと、冗長用メモリセ
ルまたは冗長用メモリセルブロックと、冗長用メモリセ
ルまたは冗長用メモリセルブロックを選択するための冗
長選択用アドレスデコーダと、メモリセルの書込みまた
は消去特性が目標としているしきい値以下に所定時間で
収まらないことを検知する特性検知回路と、特性検知回
路から出力される信号に対応して特性が悪くなった不良
メモリセルまたは不良メモリセルを含むメモリセルブロ
ックのアドレスを不良アドレスとして冗長置換アドレス
記憶セルに書き込み、冗長置換アドレス記憶セルに記憶
された不良アドレスとアドレス入力とが一致したときに
自動的に冗長用メモリセルまたは冗長用メモリセルブロ
ックを選択する制御回路とを備えたことを特徴とする。

【００１６】この構成によれば、使用中においてメモリ
セルの書込み／消去特性が悪くなった場合に、この書込
み／消去特性が悪くなった不良メモリセルを選択しない
ようにし、その不良メモリセルの代わりに正常な書込み
／消去特性の冗長メモリセルまたは冗長メモリセルブロ
ックにチップ内で自動的に置き換えることができる。そ
の結果、使用中において、メモリセルの書込み／消去特
性が悪くなった場合であっても、メモリ特性を良い状態
のまま維持することが可能になる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を説明
する。

【００１８】〔第１の実施の形態〕図１は、本発明のフ
ラッシュＥＥＰＲＯＭの第１の実施の形態の全体構成を
示すブロック図である。このフラッシュＥＥＰＲＯＭ
は、メモリセルの不良行を救済するようにしたＸデコー
ダ不良救済方式の冗長回路を採用している。

【００１９】図１のフラッシュＥＥＰＲＯＭにおいて、
不揮発性のメモリセルアレイ１０３は、それぞれ図５の
構成をしている浮遊ゲートと制御ゲートを有する不揮発
性のメモリセルが配列されている。ワード線ＷＬにメモ
リセルのコントロールゲートが接続され、消去ブロック
アレイ内では、メモリセルのドレインは共通である。

【００２０】Ｘデコーダ１０２は、制御回路１０１から
入力されたアドレスに対してメモリセルアレイ１０３の
ワード線ＷＬを選択するものである。そして、選択され
たアドレス毎にワード線ＷＬへのデータの書込み時にメ
モリセルのコントロールゲートに高電圧がかかる。また
消去時および読み出し時にはそれぞれに対応した所定の
電圧がワード線ＷＬを選択してメモリセルのコントロー
ルゲートに印加される。

【００２１】Ｙゲート１０６はメモリセルアレイ１０３
のビット線ＢＬに接続されていて何れかのビット線ＢＬ
の信号を選択的に通過させる。センスアンプ回路１０７
はＹゲート１０６に接続されていて、Ｙゲート１０６の
出力信号を感知増幅する。なお、センスアンプ回路１０
７には、データをメモリセルに書き込むための書込み回
路も付属している。以下の実施の形態も同様である。

【００２２】入出力回路１０８はセンスアンプ回路１０
７の結果を出力する。Ｙデコーダ１０９は制御回路１０
１から入力されたアドレスに対してＹゲート１０６を制
御する。昇圧回路１０５は書込や消去動作に必要な高電
圧をメモリセルアレイ１０３に供給する。制御回路１０
１は各部の動作を制御するためのものである。

【００２３】冗長用のメモリセルアレイ１０４として
は、メモリセルアレイ１０３のメモリセルと同様の冗長
用の不揮発性のメモリセルが例えば３行分（ワード線３
本分）設けられており、メモリセルアレイ１０３と同様
なメモリセル構成と電圧の印加が可能である。

【００２４】冗長用Ｘデコーダ１１２は、入力されたア
ドレスのうちの特定のアドレス（Ｘデコーダ１０６にお
ける不良行のアドレス）をデコードするように変化する
ことが可能なデコーダであり、上記特定のアドレスに対
してメモリセルアレイ１０４の特定のワード線（冗長用
メモリセルアレイ１０４内の何れかのワード線）ＷＬを
選択する。つまり、上記特定のワード線ＷＬに接続され
ているメモリセルを選択するものである。この場合、前
記３行分の冗長用のメモリセルに対応して、メモリセル
アレイ１０３中に３行以下の不良行が存在した場合にこ
れらの不良行のアドレス（不良Ｘデコーダ）を不揮発性
的に記憶しておくための不良アドレス記憶回路が３個設
けられている。そして、入力アドレスが各不良アドレス
記憶回路に記憶されている不良アドレスの何れかと一致
したときにその不良アドレス記憶回路に対応したワード
線を選択する。

【００２５】なお、読み出し時において、冗長によって
置き換えられた後、元のＸデコーダ１０６の不良行のア
ドレスのワード線ＷＬを選択させないためには、元のＸ
デコーダ１０６の不良行のアドレスと読み出し時のアド
レスを一つ一つ比較してやり、不良行と等価であると置
換制御回路で判断した場合に冗長用のワードラインに入
れ換える処理を行う。

【００２６】メモリセルアレイ１０４およびＸデコーダ
１１２からなる冗長回路は、フラッシュＥＥＰＲＯＭの
使用段階において第１のメモリセルアレイ１０３のメモ
リセルに対するデータの書込み／消去特性が目標として
いるしきい値以下に所定の時間内に収まらなかった場合
に、この後はこの書込み／消去特性が悪くなった不良メ
モリセルに代えて、冗長用のメモリセルを用いるため、
つまり、不良メモリセルを冗長用のメモリセルに置換す
るために使用される。

【００２７】上記のメモリセルに対するデータの書込み
／消去特性が目標としているしきい値以下に所定の時間
内に収まらなかった場合というのは、以下のような場合
である。すなわち、書込み後ベリファイを行い、判定が
ＯＫの場合は、しきい値が高くなっており、消去後ベリ
ファイを行い、判定がＯＫの場合は、しきい値が低くな
っているが、このような条件を満足しない場合である。

【００２８】本実施の形態では、メモリセルアレイ１０
３のメモリセルに対するデータの書込み／消去特性（メ
モリセルのしきい値）が目標としたしきい値に収まるか
否かを検知する特性検知回路１１１と、この特性検知回
路１１１から出力される信号に対応して、この後は書込
み／消去特性が悪くなった不良メモリセルに代えて冗長
用のメモリセルアレイ１０４のセルを選択するように自
動的に制御する置換制御回路１１０が設けられている。
具体的には、制御回路１０１では、不良になったアドレ
スと入力アドレスとを比較し、不良アドレスと一致した
場合に、冗長用メモリセルをデコードするように制御が
行われる。

【００２９】上記特性検知回路１１１は、図２中に示す
ようなシーケンス動作において、ベリファイ（Verify）
動作を行うように構成されている。このシーケンス動作
におけるベリファイ動作というのは、メモリセルアレイ
１０３のメモリセルに対するデータの書込み後あるいは
消去後のベリファイ読み出しを行うことにより、上記書
込みあるいは消去が正しく行われているか判断し、上記
書込みあるいは消去が正しく行われていなかった場合に
メモリセルの特性が悪くなったことを示す信号を出力す
るものである。

【００３０】なお、ベリファイ回路（特性検知回路）
は、書込みあるいは消去が正しく行われているかどうか
を判断するが、具体的には、書込み、消去後のしきい値
が目標に達しているか否かを判断することである。メモ
リセルのしきい値が十分に所定の位置に分布したことを
をさす。

【００３１】ここで、図２についてさらに説明すると、
２０１はスタートステップである。２０２はメモリセル
に対して書込み／消去を行うステップである。２０３は
ベリファイを行うステップである。２０４は書込みある
いは消去が正しく行われている場合の終了ステップであ
る。２０５は書込みあるいは消去が正しく行われていな
い場合の冗長メモリセルの有無を判断するステップであ
る。２０６は冗長メモリセルが無い場合にフェイル（Fa
il）信号を出力するステップである。２０７は冗長メモ
リセルが有る場合に不良メモリセルを冗長メモリセルに
置き換えるステップである。

【００３２】上記したように、このシーケンスは、特性
検知回路１１１からの信号に基づき、特性が悪くなった
不良メモリセルに対して、置換可能な冗長用のメモリセ
ルの有無を判定し、冗長用のメモリセルが有れば、書込
み／消去特性が悪くなった不良メモリセルに代えて冗長
用のメモリセルを選択する状態に設定する（特性が悪く
なった不良メモリセルを冗長用のメモリセルに置換す
る）ように自動的に制御し、置換可能な冗長用のメモリ
セルが無い場合には、置換することができないのでそれ
を示すフェイル信号を外部に出力する。

【００３３】なお、書込み／消去特性が悪くなった不良
メモリセルに代えて冗長用のメモリセルを選択する状態
に設定するというのは、不良アドレス記憶回路に不良ア
ドレスを書き込み、そのアドレスと入力アドレスを制御
回路で比較し、両者が一致した場合に冗長デコーダを選
択するということである。

【００３４】なお、いったん特性検知回路１１１の信号
に基づいて不良メモリセルが冗長用メモリセルに置き換
えられた後、不良メモリセルのアドレスが指定された場
合に、不良メモリセルのアドレスから、特定の冗長用メ
モリセルを選択するは、制御回路内で行われる。

【００３５】したがって、上記第１の実施の形態のフラ
ッシュＥＥＰＲＯＭによれば、フラッシュＥＥＰＲＯＭ
の使用中にメモリセルの書込み／消去特性が悪くなった
場合（書込み／消去が不可能になった場合を含む）に、
この後は上記書込み／消去特性が悪くなった不良メモリ
セルを選択せずに冗長メモリセルまたはメモリセルブロ
ックを選択することができ、メモリ特性を目標としてい
るしきい値以下に所定時間内にすることが自動的にでき
る。

【００３６】なお、このようなフラッシュＥＥＰＲＯＭ
の使用に伴う書込み／消去特性が悪くなった場合に冗長
メモリセルに置換する技術は、フラッシュＥＥＰＲＯＭ
の製造歩留りを向上させるための冗長技術とは目的が異
なり、特性が悪くなった不良メモリセルに対してチップ
内部で自動的に冗長メモリセルに置き変わる点で構成も
異なる。

【００３７】メモリセルアレイ１０４および冗長用Ｘデ
コーダ１１２からなる冗長回路は、製造段階における検
査工程で発見された不良メモリセルを救済するためにも
使用することが可能である。

【００３８】〔第２の実施の形態〕図３は、本発明のフ
ラッシュＥＥＰＲＯＭの第２の実施の形態の構成を示し
ている。図３において、３０１は制御回路、３０２はＸ
デコーダ、３０３はメモリセルアレイ、３０４は冗長用
メモリセルアレイ、３０５は昇圧回路、３０６はＹゲー
ト、３０７はセンスアンプ回路、３０８は入出力回路、
３０９はＹデコーダ、３１０は特性検知回路、３１１は
未使用アドレス検出回路、３１２はアドレス置換制御回
路、３１３は冗長用アドレスデコーダである。

【００３９】このフラッシュＥＥＰＲＯＭは、第１の実
施の形態のフラッシュＥＥＰＲＯＭと比べて、以下の点
で異なる。その他は同じである。

【００４０】第１にメモリセルアレイ３０３における未
使用アドレス（未使用のＸデコーダ）を検知するための
未使用アドレス検出回路３１１が設けられている。

【００４１】第２に置換制御を行うための回路として、
特性検知回路３１０から出力される信号に対して、この
後は、例えばアドレス入力Ａ０、Ａ１、Ａ２…が書込み
／消去特性が悪くなった不良メモリセルに対応する不良
アドレス（不良Ｘデコーダ）の時に、これを未使用アド
レス検出回路３１１により検知された未使用アドレス
（未使用のＸデコーダ）を指定するための内部アドレス
Ｂ０、Ｂ１、Ｂ２…に変換し、この変換後のアドレスに
対応するメモリセルを上記不良アドレス（不良Ｘデコー
ダ）のメモリセルに代えて選択する状態に設定する（置
換する）ように自動的に制御するアドレス置換制御回路
３１２が用いられている。なお、この場合において、変
換後のアドレスも通常の場合（不良でない場合）のアド
レスと同様にＸデコーダ、Ｙデコーダに与えられるもの
と考えられ、アドレスを変換するだけで、その変換後の
アドレスに割り当てられた冗長セルが選択される。

【００４２】未使用アドレス検出回路３１１とアドレス
置換制御回路３１２とが特許請求の範囲における置換制
御回路に相当する。

【００４３】なお、例えば書込み時に不良であることが
検出されていったん不良アドレスのセルが未使用アドレ
スのセルに置換されたあと、不良アドレスが指定された
場合、制御回路でアドレス比較が行われ、未使用アドレ
スのセルが選択される。

【００４４】第３に冗長用メモリセルアレイ３０４およ
び冗長用アドレスデコーダ３１３は、製造歩留りを向上
させるための冗長回路として使用されており、使用段階
での特性が悪くなった不良メモリセルを置換するために
は使用されていない。

【００４５】つぎに、上記第２の実施の形態のフラッシ
ュＥＥＰＲＯＭにおける特性検知動作・置換制御動作つ
いて、図４に示すフローチャートで説明する。

【００４６】第１の実施の形態のフラッシュＥＥＰＲＯ
Ｍと同様に特性検知動作を行った後の置換制御では、未
使用のアドレス（Ｘデコーダ）が存在するか否かを判定
し、存在する場合には、書込み特性が悪くなった不良メ
モリセルに対応する不良アドレス（Ｘデコーダ）入力を
未使用のアドレス（Ｘデコーダ）に変換し、この後は上
記変換先アドレスのメモリセルを書込み／消去特性が悪
くなった不良メモリセルに代えて選択する状態に自動的
に設定する。これに対して、未使用のアドレス（Ｘデコ
ーダ）が存在しない場合には、置換不可能である状態と
してフェイル信号を出力する。

【００４７】ここで、図４についてさらに説明すると、
４０１はスタートステップである。４０２はメモリセル
に対して書込み／消去を行うステップである。４０３は
ベリファイを行うステップである。４０４は書込みある
いは消去が正しく行われている場合の終了ステップであ
る。４０５は書込みあるいは消去が正しく行われていな
い場合の未使用メモリセルの有無を判断するステップで
ある。４０６は未使用メモリセルが無い場合にフェイル
信号を出力するステップである。４０７は未使用メモリ
セルが有る場合に不良メモリセルを未使用メモリセルに
置き換えるステップである。

【００４８】なお、フラッシュＥＥＰＲＯＭの外部から
の制御により上記したような特性検知動作を開始させる
ようにしてもよい。例えば、フラッシュコア内で書込
み、消去を行う場合と、書込み、消去、ベリファイをそ
れぞれ外部より信号を与えて制御し、特性検知を行う場
合がある。

【００４９】〔第３の実施の形態〕図７は、本発明のフ
ラッシュＥＥＰＲＯＭの第３の実施の形態の構成を示し
ている。

【００５０】図７において、７０１は制御回路、７０２
はＸデコーダ、７０３はメモリセルアレイ、７０４は冗
長用メモリセルアレイ、７０５は昇圧回路、７０６はＹ
ゲート、７０７はセンスアンプ回路、７０８は入出力回
路、７０９はＹデコーダ、７１０は特性検知回路、７１
１は冗長アドレス記憶セル、７１２はアドレス比較回
路、７１３は冗長用アドレスデコーダである。

【００５１】上記第１の実施の形態に冗長用置換アドレ
ス記憶セル７１１とアドレス比較回路７１２が付加され
ている。その他の構成は第１の実施の形態と同様であ
る。この場合、冗長置換アドレス記憶セル７１１および
アドレス比較回路７１２および冗長置換アドレス記憶セ
ル７１１に不良アドレスを書き込む回路等が特許請求の
範囲における制御回路に相当する。

【００５２】書込み／消去特性が悪くなった不良メモリ
セルのアドレスまたはメモリセルブロックアドレスを上
記冗長用置換アドレス記憶セル７１１に書き込む。上記
冗長用置換アドレス記憶セル７１１は、メモリアレイ７
０８と同様な構成をしており不揮発性メモリである。ま
た、上記冗長用置換アドレス記憶セル７１１には、冗長
用メモリアレイ７０４によって書込み／消去特性が悪く
なった不良メモリセルを置換できる分だけ（ここでは、
メモりセルアレイ７０３の内で３つ分置き換えることが
可能）不良アドレスを書き込むことができる。

【００５３】上記冗長用置換アドレス記憶セル７１１に
書き込まれたアドレスは、アドレス比較回路７１２に送
られ外部から入力されるアドレスと比較される。外部か
ら入力されたアドレスが特性検知回路７１０で書込み／
消去特性が悪くなった不良メモリセルのアドレスまたは
メモリセルブロックアドレスと判断された場合、アドレ
ス比較回路７１２に格納されている不良アドレスと比較
され同一アドレスであった場合冗長用メモリセルアレイ
を選択するようにその信号が冗長用Ｘデコーダに伝達さ
れ冗長用メモリアレイ７０４が選択される。その処理は
制御回路内で行われる。

【００５４】なお、この実施の形態と第１の実施の形態
とでは、冗長用Ｘデコーダで冗長用メモリセルを選択す
る過程が異なるが、その違いを以下に説明する。すなわ
ち、第１の実施の形態は、冗長用Ｘデコーダが選択する
アドレスを不良アドレス記憶回路にプログラムする通常
の冗長方式であるのに対して、第２の実施の形態は、冗
長用Ｘデコーダは固定されたアドレスに応答する通常の
デコーダであり、そこに入力されるアドレスをどうよう
に変換するかがプログラマブルとなっている点が異な
る。

【００５５】つぎに、上記第３の実施の形態のフラッシ
ュＥＥＰＲＯＭにおける特性検知動作・置換制御動作つ
いて、図８に示すフローチャートで説明する。図８にお
いて８０１はスタートステップである。８０２はメモリ
セルに対して書込み／消去を行うステップである。８０
３はベリファイを行うステップである。８０４は書込み
あるいは消去が正しく行われている場合の終了ステップ
である。８０５は不良アドレスを検出するステップであ
る。８０６は入力アドレスと不良アドレスとの比較を行
うステップである。８０７は冗長するアドレスがすべて
使用されていて使えない場合に、フェイル信号を出力す
るステップである。

【００５６】なお、上記各実施の形態では、メモリセル
アレイの不良行を救済するようにしたロウ不良救済方式
の冗長回路を採用した例を示したが、メモリセルアレイ
の不良列を救済するようにしたカラム不良救済方式の冗
長回路を採用した場合、さらには、メモリセルアレイの
不良行および不良列をそれぞれ救済するようにしたロウ
不良・カラム不良救済方式の冗長回路を採用した場合に
も本発明を適用できる。

【００５７】

【発明の効果】本発明の請求項１記載の不揮発性半導体
記憶装置によれば、使用中においてメモリセルの書込み
／消去特性が悪くなった場合に、この書込み／消去特性
が悪くなった不良メモリセルを選択しないようにし、そ
の不良メモリセルの代わりに正常な書込み／消去特性を
有する冗長メモリセルまたは冗長メモリセルブロックに
チップ内で自動的に置き換えることができる。その結
果、使用中において、メモリセルの書込み／消去特性が
悪くなった場合であっても、メモリ特性を良い状態のま
ま維持することが可能になる。

【００５８】本発明の請求項２記載の不揮発性半導体記
憶装置によれば、使用中においてメモリセルの書込み／
消去特性が悪くなった場合に、この書込み／消去特性が
悪くなった不良メモリセルを選択しないようにし、その
不良メモリセルの代わりに正常な書込み／消去特性を有
するメモリセルアレイ中の未使用アドレスのメモリセル
または未使用アドレスのメモリセルを含むメモリセルブ
ロックにチップ内で自動的に置き換えることができる。
その結果、使用中において、メモリセルの書込み／消去
特性が悪くなった場合であっても、メモリ特性を良い状
態のまま維持することが可能になる。

【００５９】本発明の請求項３記載の不揮発性半導体記
憶装置によれば、使用中においてメモリセルの書込み／
消去特性が悪くなった場合に、この書込み／消去特性が
悪くなった不良メモリセルを選択しないようにし、その
不良メモリセルの代わりに正常な書込み／消去特性の冗
長メモリセルまたは冗長メモリセルブロックにチップ内
で自動的に置き換えることができる。その結果、使用中
において、メモリセルの書込み／消去特性が悪くなった
場合であっても、メモリ特性を良い状態のまま維持する
ことが可能になる。

【図面の簡単な説明】

【図１】本発明のフラッシュＥＥＰＲＯＭの第１の実施
の形態の構成を示すブロック図である。

【図２】図１の実施の形態における特性検知動作・冗長
メモリセル置換制御動作の示すフローチャートである。

【図３】本発明のフラッシュＥＥＰＲＯＭの第２の実施
の形態の構成を示すブロック図である。

【図４】図３の第２の実施の形態における特性検知動作
・冗長メモリセル置換制御動作を示すフローチャートで
ある。

【図５】フラッシュＥＥＰＲＯＭセルの断面構造を示す
模式図である。

【図６】フラッシュＥＥＰＲＯＭセルに対する書込み／
消去の繰り返し回数とセルしきい値の関係との一例を示
す特性図である。

【図７】本発明のフラッシュＥＥＰＲＯＭの第３の実施
の形態の構成を示すブロック図である。

【図８】第３の実施の形態における特性検知動作・冗長
メモリセル置換制御動作の一例を示すフローチャートで
ある。

【符号の説明】

１０１，３０１，７０１ 制御回路 １０５，３０５，７０５ 昇圧回路 １０３，３０３，７０３ メモリセルアレイ １０２，３０２，７０２ Ｘデコーダ １０７，３０７，７０７ センスアンプ回路 １０４，３０４，７０４ 冗長メモリセルアレイ １１２，３１３，７１３ 冗長用Ｘデコーダ １１１，３１０，７１０ 特性検知回路 １１０ 置換制御回路 １０８ 入出力回路 ３１２ アドレス置換制御回路 ３１１ 未使用アドレス検出回路 ７１１ 冗長置換アドレス記憶セル ７１２ アドレス比較回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA07 AC03 AE08 AE10 AE11 AK19 AL14 5B003 AA05 AB05 AD08 AE04 5B018 HA02 NA06 QA01 5B025 AA03 AB01 AC01 AD02 AD13 AD16 AE08 AE09 5L106 AA10 CC09 CC14 CC17 CC22 DD25 EE02

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電気的書込み／消去が可能なメモリセル
   が並んだメモリセルアレイと、 アドレス入力に対応して前記メモリセルを選択するため
   のアドレスデコーダと、 冗長用メモリセルまたは冗長用メモリセルブロックと、 前記冗長用メモリセルまたは前記冗長用メモリセルブロ
   ックを選択するための冗長選択用アドレスデコーダと、 前記メモリセルの書込みまたは消去特性が目標としてい
   るしきい値以下に所定時間で収まらないことを検知する
   特性検知回路と、 前記特性検知回路から出力される信号に対応して特性が
   悪くなった不良メモリセルに代えて前記冗長用メモリセ
   ルまたは前記冗長用メモリセルブロックを自動的に選択
   する置換制御回路とを備えたことを特徴とする不揮発性
   半導体記憶装置。
2. 【請求項２】 電気的書込み／消去が可能なメモリセル
   が並んだメモリセルアレイと、 アドレス入力に対応して前記メモリセルを選択するため
   のアドレスデコーダと、 冗長用メモリセルまたは冗長用メモリセルブロックと、 前記冗長用メモリセルまたは前記冗長用メモリセルブロ
   ックを選択するための冗長選択用アドレスデコーダと、 前記メモリセルの書込みまたは消去特性が目標としてい
   るしきい値以下に所定時間で収まらないことを検知する
   特性検知回路と、 前記特性検知回路から出力される信号に対応して特性が
   悪くなった不良メモリセルのアドレスを、前記メモリセ
   ルアレイ中の未使用のメモリセルを指定する未使用アド
   レスに変換し、変換後の前記メモリセルアレイ中の前記
   未使用アドレスのメモリセルまたは前記未使用アドレス
   のメモリセルを含むメモリセルブロックを前記不良メモ
   リセルまたは前記不良メモリセルを含む不良メモリセル
   ブロックに代えて選択するように自動的に制御する置換
   制御回路とを備えたことを特徴とする不揮発性半導体記
   憶装置。
3. 【請求項３】 電気的書込み／消去が可能なメモリセル
   が並んだメモリセルアレイと、 アドレス入力に対応して前記メモリセルを選択するため
   のアドレスデコーダと、 冗長用メモリセルまたは冗長用メモリセルブロックと、 前記冗長用メモリセルまたは前記冗長用メモリセルブロ
   ックを選択するための冗長選択用アドレスデコーダと、 前記メモリセルの書込みまたは消去特性が目標としてい
   るしきい値以下に所定時間で収まらないことを検知する
   特性検知回路と、 前記特性検知回路から出力される信号に対応して特性が
   悪くなった不良メモリセルまたは前記不良メモリセルを
   含むメモリセルブロックのアドレスを不良アドレスとし
   て冗長置換アドレス記憶セルに書き込み、前記冗長置換
   アドレス記憶セルに記憶された前記不良アドレスとアド
   レス入力とが一致したときに自動的に前記冗長用メモリ
   セルまたは前記冗長用メモリセルブロックを選択する制
   御回路とを備えたことを特徴とする不揮発性半導体記憶
   装置。