JP2001273798A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 製造後のテスト時間を短縮し、また、安価な
テストシステムを用いることにより、コストを低減でき
る不揮発性半導体メモリを提供すること。 【解決手段】 通常のアドレス入力では書き込みや消去
が行えない、特殊な冗長ブロックであるＲＯＭブロック
を設けている。そして、このＲＯＭブロック内に、不良
ブロックアドレス情報を記憶させることを特徴としてい
る。そのため、複数の不揮発性半導体メモリを同時にテ
ストする際、書き込み／消去動作と同じく、読み出し動
作も全チップ同時に行うことが出来る。この結果、テス
ト時間が短縮でき、また、フェイルメモリを持たない安
価なテストシステムでテストを行うことが可能となるた
め、不揮発性半導体メモリのテストコストを削減でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
メモリに関し、特に不揮発性半導体メモリのテスト時間
の短縮化及び低コスト化の技術に係る。

【０００２】

【従来の技術】従来、データストレージ手段としてハー
ドディスクが一般的に用いられてきた。しかし、近年の
フラッシュメモリの大容量化により、データストレージ
手段としてフラッシュメモリ等の不揮発性半導体メモリ
が使用されるようになってきている。

【０００３】上記フラッシュメモリとしては、ＮＡＮＤ
型フラッシュＥＥＰＲＯＭ（Electrically Erasable an
d Programmable Read Only Memory）やＡＮＤ型フラッ
シュＥＥＰＲＯＭが一般的に知られている。データスト
レージ手段としてフラッシュメモリを使用する場合、如
何にビットコストを低く抑えて、大容量メモリを実現す
るかが重要となるため、ハードディスクのように規定数
以下の不良ブロックがある場合でも製品として出荷され
る形態がとられる。このため、メモリを使用するホスト
側には、不良ブロックを管理する技術が必要である。こ
の不良ブロックを管理する技術の一つとして、出荷時に
不良ブロックに何らかのデータを記憶させ、メモリを使
用するホスト側が最初にこのデータを検出し、不良ブロ
ックの使用を禁止するためのブロック管理テーブルを使
用する、ブロック管理方式が広く用いられている。ＮＡ
ＮＤ型フラッシュＥＥＰＲＯＭを例に取ると、不良モー
ドの多くが“１”データが“０”に変化する不良である
ため、不良ブロックに“０”データを書き込み、残り全
ての良ブロックを“１”データにして出荷する形態がと
られる。

【０００４】上記フラッシュメモリのウェハーソート工
程から出荷するまでのテストフローを図１２を用いて説
明する。図示するように、ウェハー上に半導体記憶素子
を形成する前工程が終了した後に、まずウェハー状態で
各チップが良品であるか不良品であるか判別するウェハ
ーソート工程を行う。このウェハーソート工程ではＤＣ
項目のチェック（ステップＳ３０）や、書き込み／消去
をチェックする動作確認試験（Function Check）が行わ
れる（ステップＳ３２）。ＤＣ項目でのチェックの良、
不良が判定されて（ステップＳ３１）、不良と判断され
たＤＣ不良チップは破棄され（Ｓ３２−１）、良品と判
断されたチップは次に動作確認試験を行う（Ｓ３２−
２）。動作確認試験での良、不良の判定（ステップＳ３
３）で判明したチップ内の不良ブロックは、次のＲ／Ｄ
置き換え工程（ステップＳ３４）で冗長部のブロックに
置き換えられる。Ｒ／Ｄ置き換え後に、再度動作確認試
験（ステップＳ３５）が行われ、規定不良ブロック数の
以下のチップが良品と見なされ、次のアセンブリ工程で
パッケージにアセンブリされる（ステップＳ３６）。そ
の後、高温、高電圧で不良モードを加速してスクリーニ
ングするためのバーイン試験を行う（ステップＳ３
７）。バーイン後に再度ＤＣ項目のチェック（ステップ
Ｓ３８）と動作確認試験（ステップＳ３９）がメモリテ
スターを用いて実施され、不良ブロックのアドレス情報
がメモリテスターのフェイルメモリ（Fail Memory）上
に記憶される。この情報に基づき、メモリの不良ブロッ
クに“０”データが書き込まれて（ステップＳ４０）出
荷される。

【０００５】図１３はこのバーイン後の動作確認試験の
内容を詳細に示したテストフローである。動作確認試験
の内容は、何種類かのパターンデータをメモリ内の全ブ
ロックに書き込み、その書き込みデータを読み出してメ
モリテスターで期待値データと比較するものである。図
１３のフローに示すように、まず第１のパターンデータ
を書き込むパターンチェックシーケンス１を行う（ステ
ップＳ５０）。これは、まずメモリの全ブロックに第１
のパターンデータを書き込み（ステップＳ５１）、その
書き込みデータを読み出し、正確に書き込みが行われて
いるかどうかをチェックする（ステップＳ５２）。次
に、正確に書き込みが行われていなかったブロックを不
良ブロックと認識し、そのブロックアドレスをメモリテ
スターのフェイルメモリ上に記憶する（ステップＳ５
３）。そして全ブロックを消去する（ステップＳ５
４）。

【０００６】このパターンチェックシーケンスはＮ回行
われ、Ｎ回目でなければ（ステップＳ５５）次のパター
ン（ステップＳ５６）でのパターンチェックシーケンス
が行われる。

【０００７】次のパターンチェックシーケンスｉ（ｉは
Ｎ以下の自然数）も、上記の処理が行われる。まず全ブ
ロックに第１から（ｉ−１）のパターンデータと異なる
第ｉのパターンデータを書き込み、書き込みデータを読
み出してチェックし、不良ブロックアドレスをメモリテ
スターのフェイルメモリ上に追加記憶し、全ブロックを
消去する。

【０００８】このＮ種類のパターンデータについての書
き込み／読み出しチェックを行うたびに、メモリテスタ
ーはフェイルメモリ上に不良ブロック情報を記憶する。
各パターンデータでの不良ブロック情報は、それまで記
憶されていたフェイルメモリ上の不良ブロック情報に足
しあわされる。このようにしてＮ種類のパターンデータ
での書き込み動作チェック終了後（ｉ＝Ｎ）のフェイル
メモリ上には、Ｎ種類のパターンデータによるテストに
おける、不良ブロックの累積不良ブロックアドレスの結
果が記憶されている。全てのパターンデータでの書き込
み動作確認試験が終了した後、最後に累積の不良ブロッ
ク情報に基づき不良ブロックに“０”データが書き込ま
れる（ステップＳ５７）。

【０００９】一般に、バーイン試験後の上記動作確認試
験は、複数個のチップを同時に測定することでテスト時
間を短縮している。

【００１０】図１４は、６４個のＮＡＮＤ型フラッシュ
ＥＥＰＲＯＭのチップを同時に測定するテストシステム
を示しており、各々のチップはチップセレクト信号ＣＥ
により選択され動作確認試験が行われる。ＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭでは、Ｉ／Ｏバスからコマンドデ
ータやアドレスデータが各デバイスに共通に入力され、
書き込み／消去／読み出しモードがセットされる。書き
込み時には書き込みデータがＩ／Ｏバスを介してデータ
ラッチに１ページ分（５１２バイト）入力され、アドレ
スレジスタに保持されているアドレスに対応するページ
のメモリセルに書き込みが行われる。以上までの書き込
み動作は複数のチップが同時に行われる。次の読み出し
動作は、Ｉ／Ｏバスからアドレスレジスタに入力された
アドレスに対応するページのメモリセルデータがＳ／Ａ
と共通のデータラッチに読み出され、読み出しクロック
信号ＲＥに同期して外部にシリアルに出力される。この
場合、読み出し動作はチップごとに行われる。

【００１１】図１５は、上記６４個のチップを同時に測
定する際の各々のチップ１〜チップ６４にそれぞれ供給
されるチップセレクト信号ＣＥ１〜ＣＥ６４のタイムチ
ャートである。あるパターンデータを全チップに書き込
む場合、まず全チップのチップセレクト信号ＣＥ１〜Ｃ
Ｅ６４を同時にイネーブル状態にする。そして、全チッ
プに同じコマンドとアドレスデータを入力する。その後
続けて６４個の全チップ同時に１ページ分のパターンデ
ータが入力される。更に、書き込み開始コマンドを全チ
ップ同時に入力することにより、全チップ同時にオート
書き込み動作が実行される。以上の書き込み動作には、
１ページ当たり２２６μsecかかるとして、１２８Ｍビ
ットのＮＡＮＤ型フラッシュＥＥＰＲＯＭの場合には、
７．２３secの時間がかかる。オート書き込み動作終了
後、各チップで正しく書き込みが行われたどうかチェッ
クするため読み出し動作が行われる。この読み出し動作
はチップ１からチップ６４まで連続して読み出し動作が
行われるが、読み出し動作は各チップ毎に行う必要があ
るため、１ページあたりの読み出し時間は４１．４μse
cで済むにも関わらず、６４個のチップ１〜チップ６４
の読み出しを行うと１７２．８secの時間がかかる。も
しあるチップで読み出しデータエラーが発生した場合、
メモリテスターのフェイルメモリ上に存在する各チップ
ごとの不良ブロック記憶領域にこの不良ブロックアドレ
ス情報が記憶される。その後、書き込まれたパターンを
消去するため、６４個のチップ１〜チップ６４に共通に
消去コマンドを入力して、全てのチップ１〜チップ６４
の消去動作を同時に行う。消去動作は、１ページ当たり
１msecかかるため、全チップを消去するには２secかか
る。

【００１２】このように、書き込み／消去動作はチップ
自身が持っているオート機能を利用できるため、複数個
並列処理が可能だが、書き込みデータをチェックすると
きは各チップ個別のチェックの結果（Pass/Fail結果）
をメモリテスターの不良ブロック記憶領域上に記憶する
ため、複数個を同時に測定することが出来ない。このた
め、テスト時間が長くなると言う問題があった。また、
Pass/Fail結果をフェイルメモリに記憶しておく必要が
あるため、フェイルメモリを有する高価なメモリテスタ
ーを使用する必要があった。

【００１３】

【発明が解決しようとする課題】上記のように、従来の
不揮発性半導体メモリは、製造後に複数のチップの動作
確認試験を行う場合、書き込み及び消去動作は全チップ
同時に行うことが出来るが、読み出し動作は各チップ毎
に個別に行う必要があった。そのため、試験に時間がか
かるという問題があった。

【００１４】また、動作確認試験を行った結果、不良と
判断された不良ブロックのアドレスを記憶させるために
は、フェイルメモリを有するメモリテスターを使用する
必要があった。しかし、フェイルメモリを有するテスタ
ーは高価であり、動作確認試験のコストが高くなるとい
う問題があった。

【００１５】この発明は、上記事情に鑑みてなされたも
ので、その目的は、製造後のテスト時間を短縮し、ま
た、安価なテストシステムを用いることにより、コスト
を低減でき、高信頼性の不揮発性半導体メモリを提供す
ることにある。

【００１６】

【課題を解決するための手段】この発明の請求項１に記
載した不揮発性半導体メモリは、不揮発性のメモリセル
がマトリックス配列され、通常の動作モードで消去可能
な第１のブロック領域と、テスト時に不良と見なされた
不良ブロックアドレス情報を記憶し、前記通常の動作モ
ードでは消去不可能な第２のブロック領域とを有し、ペ
ージ単位で読み出しと書き込みが行われるメモリセルア
レイと、通常動作モード時に前記第２のブロック領域を
非活性化し、テストモード時に前記第２のブロック領域
を活性化する選択手段と、テストモード時に前記第１の
ブロック領域中のメモリセルに内部ベリファイ動作によ
り不良が検出されたときに、この不良ブロックアドレス
情報を前記第２のブロック領域に自動的に記憶させるテ
スト手段とを具備することを特徴としている。

【００１７】請求項２に記載したように、請求項１記載
の不揮発性半導体メモリにおいて、前記第２のブロック
領域は、前記テスト手段からの１回の書き込み動作で所
定のページに１つの不良ブロックアドレス情報が記憶さ
れ、複数の不良ブロックアドレス情報を記憶する場合
は、同じページへ複数回のデータの重ね書きが行われる
ことを特徴としている。

【００１８】請求項３に記載したように、請求項１また
は２記載の不揮発性半導体メモリにおいて、前記第１の
ブロック領域は複数のブロックのグループから構成され
るサブブロックを複数備え、前記第２のブロック領域は
複数のページ単位より構成され、前記第２のブロック領
域の各ページアドレスが、前記第１のブロック領域の各
サブブロックアドレスを示し、各ページのカラムアドレ
スが、各サブブロック内のブロックアドレスを示すこと
を特徴としている。

【００１９】この発明の請求項４に記載した不揮発性半
導体メモリは、不揮発性のメモリセルがマトリックス配
列され、ページ単位で読み出しと書き込みが行われ、複
数のページで構成されるブロック単位で消去が可能なメ
モリセルアレイと、テストモード時に、前記メモリセル
アレイの全てのブロックについての良、不良の判定結果
を示す不良ブロックアドレス情報に基づいて、該不良ブ
ロックアドレス情報に対応する不良ブロック中の全ペー
ジのメモリセルに所定の固定データを書き込むテスト手
段とを具備することを特徴としている。

【００２０】請求項５に記載したように、請求項４記載
の不揮発性半導体メモリにおいて、前記メモリセルアレ
イは、通常の動作モードで消去可能な第１のブロック領
域と、テスト時に不良と見なされた不良ブロックアドレ
ス情報を記憶する第２のブロック領域とを有し、前記テ
スト手段は、テストモード時に前記第１のブロック領域
中のメモリセルに不良が検出されたときに、この不良ブ
ロックアドレス情報を前記メモリセルアレイの第２のブ
ロック領域に記憶させ、前記第２のブロック領域に記憶
した不良ブロックアドレス情報で指示された不良ブロッ
ク中の全ページのメモリセルに所定の固定データを書き
込むことを特徴としている。

【００２１】請求項６に記載したように、請求項４また
は５記載の不揮発性半導体メモリにおいて、前記テスト
手段は、不良ブロック内の不揮発性のメモリセルに所定
の固定データを書き込む際に、通常より長い書き込み時
間で書き込みを行う、または通常より高い書き込み電圧
で書き込みを行うことを特徴としている。

【００２２】この発明の請求項７に記載した不揮発性半
導体メモリは、不揮発性のメモリセルがマトリックス配
列され、ページ単位で読み出しと書き込みが行われ、複
数のページで構成されるブロック単位で消去が可能なメ
モリセルアレイと、前記メモリセルアレイの各ブロック
毎に設けられ、ロウアドレス信号をデコードしてメモリ
セルの行を選択するロウデコーダと、これらロウデコー
ダ中にそれぞれ設けられる不揮発性の記憶手段と、ベリ
ファイ動作で不良と判定された不良ブロックアドレス情
報に基づいて、読み出し時に不良ブロックを非選択状態
とするために、当該不良ブロックに対応するロウデコー
ダ中に設けられた不揮発性の記憶手段にフラグデータを
書き込む書き込み手段とを具備することを特徴としてい
る。

【００２３】請求項８に記載したように、請求項７記載
の不揮発性半導体メモリにおいて、前記不揮発性の記憶
手段は、電気的フューズ素子を含むことを特徴としてい
る。

【００２４】また、請求項９に記載したように、請求項
７記載の不揮発性半導体メモリにおいて、不揮発性のメ
モリセルを含むことを特徴としている。

【００２５】この発明の請求項１０に記載した不揮発性
半導体メモリは、不揮発性のメモリセルがマトリックス
配列され、通常の動作モードで消去可能な第１のブロッ
ク領域と、テスト時に不良と見なされた不良ブロックア
ドレス情報を記憶する第２のブロック領域とを有し、ペ
ージ単位で読み出しと書き込みが行われ、複数のページ
で構成されるブロック単位で消去が可能なメモリセルア
レイと、電源投入時に前記第２のブロック領域に記憶さ
れている不良ブロックアドレス情報を読み出す読み出し
手段と、前記メモリセルアレイの各ブロック毎に設けら
れ、ロウアドレス信号をデコードしてメモリセルの行を
選択するロウデコーダと、これらロウデコーダ中にそれ
ぞれ設けられる揮発性の記憶手段と、前記電源投入時に
読み出された不良ブロックアドレス情報に基づいて、当
該不良ブロックに対応するロウデコーダ中に設けられた
揮発性の記憶手段にフラグデータを書き込む書き込み手
段と、前記揮発性の記憶手段に書き込まれたフラグデー
タに基づき、当該不良ブロックを非選択レベルに設定す
る非選択レベル設定手段と、を具備することを特徴とし
ている。

【００２６】請求項１１に記載したように、請求項７乃
至１０いずれか１項記載の不揮発性半導体メモリにおい
て、前記メモリセルは、ＮＡＮＤセル列と、前記ＮＡＮ
Ｄセル列の一端とビット線との間及び前記ＮＡＮＤセル
列の他端とソース線との間に設けられた選択トランジス
タとを備え、前記ロウデコーダは、前記選択トランジス
タを非選択状態にすることにより、前記不良ブロックを
非選択レベルにすることを特徴としている。

【００２７】請求項１のような構成によれば、メモリセ
ルアレイの一部を、通常のアドレス入力では書き込みや
消去が行えない、特殊な冗長ブロックである第２のブロ
ック領域としている。そして、この第２のブロック領域
内に、不良ブロックアドレス情報を記憶させている。そ
のため、複数の不揮発性半導体メモリを同時にテストす
る際、書き込み／消去動作と同じく、読み出し動作も全
チップ同時に行うことが出来る。この結果、テスト時間
が短縮でき、また、フェイルメモリを持たない安価なテ
ストシステムでテストを行うことが可能となるため、不
揮発性半導体メモリのテストコストを削減できる。

【００２８】請求項２のように、メモリセルにフラッシ
ュメモリを適用すれば、不良となったブロックが見つか
るたびに、この不良ブロックアドレス情報は第２のブロ
ック領域に記憶されていく。通常フラッシュメモリでは
“０”データ書き込みは負のメモリセル閾値電圧を正の
閾値電圧に変化させ、“１”データ書き込みは負のメモ
リセル閾値電圧をそのまま変化させないことに対応して
いる。このため第２のブロック領域の同じページに何度
も不良ブロックアドレス情報を重ね書きすると、“１”
データの上に“０”データが累積されて記憶されてゆ
き、全ての不良ブロック情報を最後に残すことができ
る。

【００２９】請求項３のように、第２のブロック領域の
各ページアドレスを第１のブロック領域の各サブブロッ
クアドレスに対応させ、各ページのカラムアドレスを各
サブブロック内のブロックアドレスに対応させることに
より、第２のブロック領域に不良ブロックアドレス情報
を効率的に記憶させることが出来る。

【００３０】また、請求項４、５のような構成によれ
ば、不良ブロックの全ページのメモリセルに所定のデー
タをメモリテスターを使わずに自動的に書き込むことが
出来る。そのため、不揮発性半導体メモリのテストを簡
単化できるため、不揮発性半導体メモリのコストを更に
削減できる。

【００３１】請求項６のように、通常より長い書き込み
時間で書き込みを行う、または通常より高い書き込み電
圧で書き込みを行うことで、前記テスト手段は不良ブロ
ック内の不揮発性のメモリセルに確実に所定のデータを
書き込むことができる。

【００３２】請求項７乃至１１のような構成によれば、
不良ブロックのメモリセルに所定のデータを書き込むの
ではなく、不良ブロックの選択トランジスタを常時オフ
させておくように、ロウデコーダを設定することによっ
ても、不良ブロックからの出力を常時“０”にすること
が出来、不良ブロック情報の信頼性を向上することが出
来る。また、不良ブロックアドレス情報により不良と見
なされた場合、その不良ブロックフラグを例えば、電気
的フューズ素子や不揮発性のメモリセルに記憶させてお
くことが出来る。また、揮発性のメモリセルを用いて、
不揮発性のメモリセルへの電源投入を検知した際に、不
良ブロックフラグを揮発性のメモリセルにセットしても
よい。

【００３３】

【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。

【００３４】この発明の第１の実施形態に係る不揮発性
半導体メモリについてＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍを例に挙げて説明する。

【００３５】図１は、１２８ＭビットのＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの要部を抽出して、概略構成を示す
ブロック図、図２は、図１におけるメモリセルアレイ周
辺の拡大図、図３は、図２における各メモリセルブロッ
クの回路図である。

【００３６】図１に示すように、本実施形態に係るＮＡ
ＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１
０、インターフェース回路（Ｉ／Ｆ回路）１１、データ
ラッチ（Ｓ／Ａ）１２、アドレスレジスタ１３、コマン
ドレジスタ１４、カラムデコーダ１５、ロウデコーダ１
６、シーケンス制御回路２２、高電圧発生回路２３、ス
テータスレジスタ２４等を含んで構成されている。

【００３７】上記メモリセルアレイ１０は、図２に示す
ように、２０４８個のメモリセルブロックＢＬＫ０〜Ｂ
ＬＫ２０４７に分割されており、更に１つのメモリセル
ブロックの記憶容量に相当するＲＯＭブロックＲＯＭＢ
ＬＫが設けられている。各メモリセルブロックＢＬＫ０
〜ＢＬＫ２０４７及びＲＯＭブロックＲＯＭＢＬＫ中に
は、図３に示すようなＮＡＮＤセルがマトリクス配置さ
れている。各ＮＡＮＤセルは、複数個（ここでは１６
個）のメモリセルＭＣ、ＭＣ、…が隣接するもの同士で
ソース、ドレインを共有する形で直列接続されて形成さ
れている。ＮＡＮＤセル列の一端側のドレインは、それ
ぞれ選択トランジスタＳＴ１を介してビット線（データ
線）ＢＬ０〜ＢＬ４０９５に接続される。ＮＡＮＤセル
列の他端側のソースは、選択トランジスタＳＴ２を介し
てソース線ＳＬに接続されている。メモリセルアレイ１
０の行方向に沿って延設されたセレクトゲート線ＳＧ
Ｄ、ＳＧＳはそれぞれ、同一行の選択トランジスタＳＴ
１、ＳＴ２のゲートに接続される。同じくメモリセルア
レイ１０の行方向に沿って延設されたワード線ＷＬ０〜
ＷＬ１５はそれぞれ、同一行のメモリセルＭＣ、ＭＣ、
…の制御ゲートＣＧ０〜ＣＧ１５に接続される。ＮＡＮ
Ｄ型フラッシュＥＥＰＲＯＭの場合、１本のワード線Ｗ
Ｌに接続された５１２バイトのメモリセルＭＣ、ＭＣ、
…により、１ページが構成され、１６ページ分でメモリ
セルブロックＢＬＫ０〜ＢＬＫ２０４７及びＲＯＭブロ
ックＲＯＭＢＬＫのうちの１ブロックを構成する。すな
わち、１ブロックは８ｋバイトから構成されるため、１
２８ＭビットＮＡＮＤ型フラッシュＥＥＰＲＯＭの１チ
ップは２０４８ブロックから構成される。なお、メモリ
セルアレイ１０への書き込み及び読み出しは１ページ単
位で行われ、消去はブロック単位で行われる。

【００３８】上記インターフェース回路１１には、各種
のコマンド、アドレス信号、及び書き込みを行うセルデ
ータなどが入力され、上記メモリセルアレイ１０から読
み出されてデータラッチ（Ｓ／Ａ）１２にラッチされた
データが出力されるようになっている。このインターフ
ェース回路１１に入力されたロウアドレス信号及びカラ
ムアドレス信号は、アドレスレジスタ１３に供給されて
ラッチされ、また、コマンドはコマンドレジスタ１４に
供給されてラッチされる。

【００３９】上記アドレスレジスタ１３にラッチされた
カラムアドレス信号は、カラムデコーダ１５に供給され
てデコードされる。データラッチ（Ｓ／Ａ）１２には、
書き込み時に上記インターフェース回路１１に入力され
た書き込みを行うセルデータがラッチされると共に、読
み出し時に上記メモリセルアレイ１０中の選択されたメ
モリセルブロックＢＬＫ０〜ＢＬＫ２０４７から各ビッ
ト線に読み出されたセルデータがラッチされる。

【００４０】また、上記アドレスレジスタ１３にラッチ
されたロウアドレス信号（ブロックアドレス信号、ペー
ジアドレス信号）は、ロウデコーダ１６に供給されてデ
コードされる。ロウデコーダ１６は、図２に示すよう
に、上記メモリセルブロックＢＬＫ０〜ＢＬＫ２０４７
にそれぞれ対応するロウメインデコーダ回路１７とロウ
サブデコーダ回路１８とを有している。全ロウサブデコ
ーダ回路１８には、レベルシフタ回路１９を介してペー
ジ０からページ１５までの信号が供給される。このロウ
サブデコーダ回路１８は選択されたブロック内の１６本
のワード線ＷＬ０〜ＷＬ１５に所定の電圧を供給するた
めの回路で、複数のトランスファーゲートトランジスタ
と昇圧回路から構成される。ロウメインデコーダ回路１
７は、プリデコーダ回路２０によりブロックアドレス信
号をプリデコードした信号を受けて、選択されたブロッ
クの選択トランジスタを導通状態にする。ＲＯＭブロッ
クＲＯＭＢＬＫのロウサブデコーダ回路は、メモリセル
ブロックＢＬＫ０〜ＢＬＫ２０４７のロウサブデコーダ
回路１８と同じ構成になっているが、ロウメインデコー
ダ回路はＲＯＭＢＬＫセレクタ回路２１に置き換えられ
ている。このＲＯＭＢＬＫセレクタ回路２１にはＲＯＭ
ブロックＲＯＭＢＬＫをイネーブルにするＭＯＤＥ信号
が入力される。このＭＯＤＥ信号は本実施形態に係るＮ
ＡＮＤ型フラッシュＥＥＰＲＯＭのチップをテストする
ときにイネーブルとなる信号で、所定のテストコマンド
が入力された場合に“Ｈ”レベルとなるテスト信号であ
る。このためＲＯＭブロックＲＯＭＢＬＫは、通常の書
き込み／消去におけるアドレス選択方法では選択され
ず、所定のテストコマンドを入力して初めてアクセスが
可能となる。また、通常フラッシュメモリではテスト時
間を短縮するため全ブロックを選択して書き込みや消去
動作を行うテストモードを有しているが、このＲＯＭブ
ロックＲＯＭＢＬＫは、全ブロック選択動作を行う場合
にも非選択状態となるように設計される。

【００４１】上記コマンドレジスタ１４に供給されたコ
マンドは、コマンドデコーダ回路（図示せず）によりデ
コードされてシーケンス制御回路２２に供給される。シ
ーケンス制御回路２２には、外部からチップ・イネーブ
ル信号ＣＥ、コマンド・ラッチ・イネーブル信号ＣＬ
Ｅ、アドレス・ラッチ・イネーブル信号ＡＬＥ、ライト
・イネーブル信号ＷＥ、リード・イネーブル信号ＲＥ、
及びライト・プロテクト信号ＷＰ等が供給され、これら
信号に基づいて、メモリ中の各回路の読み出し動作、書
き込み動作、消去動作、及びベリファイ動作などに応じ
て制御する。また、このシーケンス制御回路２２の出力
に基づき、高電圧発生回路２３は、上記ロウデコーダ１
６及びメモリセルアレイ１０に高電圧を供給する。

【００４２】上記ステータスレジスタ２４は、オート書
き込みやオート消去動作後に動作が正常に終了したかど
うかを示す情報（Pass/Failフラグ）を記憶する。そし
て、この情報は所定のコマンドデータを入力することに
より外部に出力できるようになっている。しかし、この
ステータスレジスタ２４には、直前に行われた書き込み
や消去動作の結果が記憶されているだけで、次の動作の
開始時にはこの情報はリセットされる。

【００４３】上記構成のＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭをテストする際のテストフローについて図４を参照
して説明する。

【００４４】図４はバーイン後テスト時の複数データパ
ターン書き込みチェック動作のうちの１つのパターンに
おける書き込みチェック動作の内容を示しており、特に
１ページ目の書き込み動作に注目してフローを説明した
ものである。まず最初にユーザーが通常使用するコマン
ドコードを入力して、書き込みを行うアドレスと所定の
５１２バイトの書き込みデータをチップ内部にデータロ
ードする（ステップＳ１０）。書き込みデータとして通
常よく用いられるのがチェッカーボードパターンであ
り、このような規則正しいパターンは安価なパターンジ
ェネレータ機能を持つ簡易テスターで発生することが可
能である。次に所定のテストコマンドを入力してデータ
ロード後に書き込み開始コマンドを入力することによ
り、そのページに対してオート書き込み動作を実行する
（ステップＳ１１）。このオート書き込み動作が正常に
動作したかどうかを示す情報は、ステータスレジスタに
記憶される（ステップＳ１２）。もし書き込みが正常に
終了せずFailフラグがステータスレジスタに記憶された
場合、つまりビット不良やワード線の電圧に不良があっ
た場合、当該ブロックアドレスデータがデータラッチに
転送され（ステップＳ１３）、ＲＯＭブロックＲＯＭＢ
ＬＫに、この不良ブロックアドレスを記憶する動作が行
われる（ステップＳ１４）。そして、次のページへのオ
ート書き込みを開始する（ステップＳ１５）。

【００４５】図５には、ＲＯＭブロックＲＯＭＢＬＫの
メモリ空間のブロック図を示す。１２８Ｍビットのメモ
リチップの全ブロック数は前述の通り、２０４８ブロッ
クである。そのため、ＲＯＭブロックＲＯＭＢＬＫ内の
１６ページのうち、４ページを使用して不良ブロックテ
ーブルを構成することにより、全メモリブロックＢＬＫ
０〜ＢＬＫ２０４７の不良ブロックアドレスデータを記
憶する。ＲＯＭブロックＲＯＭＢＬＫの１ページは、メ
モリセルブロックＢＬＫ０〜ＢＬＫ２０４７の１ページ
と同じく５１２バイトで構成されており、１ページ目の
１バイト目から５１２バイト目までのそれぞれ１バイト
は、メモリセルブロックＢＬＫ０からＢＬＫ５１１のそ
れぞれのブロックアドレスに割り当てられている。すな
わち、０番地から５１１番地までのブロックアドレスは
１番目のグループに割り付けられ、ＲＯＭブロックの１
ページ目に記憶される。また、５１２番地から１０２３
番地までは２番目のグループに割り付けられ、ＲＯＭブ
ロックＲＯＭＢＬＫの２ページ目に記憶される。同様に
１０２４番地から１５３５番地までは３番地のグループ
に、１５３６番地から最後の２０４７番地までは４番目
のグループに割り付けられる。３番地のグループは３ペ
ージ目に、４番地のグループは４ページ目に記憶され
る。この記憶動作が終了すると全ブロック同時消去動作
が行われる。ＲＯＭブロックＲＯＭＢＬＫを除く全ブロ
ックデータが消去された後、次のパターンデータの書き
込みパターンチェックが行われる。

【００４６】ＲＯＭブロックＲＯＭＢＬＫに不良アドレ
ス情報を記憶する方法を図６を参照して詳細に説明す
る。図６はアドレスレジスタとその周辺の回路図であ
る。

【００４７】図示するように、アドレスレジスタ１３を
構成する９ビットのカラムアドレス用レジスタ３０、４
ビットのページアドレス用レジスタ３１、及び１１ビッ
トのブロックアドレス用レジスタ３２の３つのレジスタ
回路は、バイナリカウンタとして動作するように構成さ
れている。バイナリカウンタとして動作する時のカラム
アドレス用レジスタ３０のクロック入力には通常、外部
からマルチプレクサ３３を介して信号ＣＬＫが供給され
る。この信号ＣＬＫはシリアルリード時には外部から入
力される信号ＲＥに同期し、書き込みのためのデータロ
ード時には外部から入力される信号ＷＥに同期して形成
される。また、テストモード時にはマルチプレクサ３３
を介して信号ＴＣＬＫがこのカラムアドレス用レジスタ
３０に供給される。このＴＣＬＫ信号は、後述するよう
にブロックアドレス情報をデータラッチに転送するとき
に使用されるもので、内部制御回路において（図示せ
ず）５１２個のクロック信号がテストモード時に自動生
成される。ページアドレス用レジスタ３１のクロック入
力には、カラムアドレスエンド検出回路３４の出力信号
が供給される。これはＮＡＮＤフラッシュメモリが１ペ
ージのシリアル読み出し動作後にページアドレスを自動
的にインクリメントし、次のページのランダム読み出し
を続けて実行するように設計されるためである。同じ理
由から、ページアドレスエンド検出回路３５の出力信号
はブロックアドレス用レジスタ３２のクロック入力に入
力される。これらカラムアドレス用レジスタ３０、ペー
ジアドレス用レジスタ３１、及びブロックアドレス用レ
ジスタ３２のバイナリカウンタには、カウンタのリセッ
ト信号としてＣＬＲ信号が内部制御回路から供給され、
アドレス入力時の最初に各レジスタはリセットされる。
また、アドレスデータ入力モードでは、これらの３個の
レジスタの内部データは、チップ外部からインターフェ
ース回路１１を介して供給されたデータに初期設定され
る。外部から入力されたアドレスデータは、インプット
バッファ３６を介して８ビット入力データラッチ回路３
７に一時的に保存され、その後内部バス制御回路３８に
より内部バスにデータが供給される。通常アドレスデー
タは８ビットづつ何回かに分けて外部から入力され、１
回目のカラムアドレス情報の８ビットデータと５１２バ
イトの上位／下位を示す１ビットのコマンドフラグデー
タの合計の９ビットは、内部バス制御回路３８により９
ビットのカラムアドレス用カウンタ３０に送られ、初期
データとして記憶される。また２回目に入力された８ビ
ットのうち４ビットは、ページアドレス用カウンタ３１
に送られ、残りの４ビットはブロックアドレス用カウン
タ３２に送られ、それぞれ記憶される。３回目以降の８
ビット入力アドレスは全てブロックアドレス用カウンタ
３２に送られ初期データとして記憶される。１１ビット
のブロックアドレス用カウンタ３２の出力はアドレス０
から８までの下位９ビット分とアドレス９から１０まで
の上位２ビット分のバスに分かれて出力される。下位９
ビットと上位２ビットの合計１１ビットの内部アドレス
データは、プリデコーダ回路２０を介してロウデコーダ
１６に供給される。また下位９ビットのデータはＲＯＭ
ブロックＲＯＭＢＬＫに不良ブロックアドレス情報を記
憶する動作の間、内部バスに出力され、内部バス制御回
路により９ビットカウンタ３９に初期データとして記憶
される。ただしこのとき出力されたブロックアドレス用
カウンタ回路３２の出力９ビットの各データを反転して
記憶している。このカウンタ回路３９の９ビットデータ
はＮＯＲ論理回路４０に入力され、更にこのＮＯＲ論理
回路４０の出力信号は、ＭＯＤＥ信号とのＡＮＤ論路回
路４１に入力される。

【００４８】ＲＯＭブロックＲＯＭＢＬＫに不良ブロッ
クアドレス情報を記憶するテストモード時には、内部制
御回路からＴＣＬＫが供給されカラムアドレスが０番地
からカウントアップすると同時に、９ビットカウンタ３
９もカウントアップしていく。９ビットカウンタ３９の
初期値はＲＯＭブロックＲＯＭＢＬＫに書き込みを行お
うとしている不良ブロックアドレスの補数値であるか
ら、Ｘ番地が不良の場合（Ｘ＋１）回カウントアップし
たときに全てのブロックアドレス信号が“０”になる。
このときＡＮＤ論理回路４１の出力信号ＷＤＡＴＡＳＥ
Ｔは“１”になり、データラッチ（Ｓ／Ａ）にデータを
ロードするためのデータ０〜７が“Ｌ”レベル（“０”
書き込みデータ）にセットされる。５１２回のクロック
で９ビットの出力全てが“０”になるのは１回しかない
から、残りの５１１回のロードデータは内部バスのデー
タに等しい。テストモード以外の通常の書き込み時のデ
ータロード動作時には、このデータ線にはチップのＩ／
Ｏバスからの信号がインプットバッファ３６と８ビット
入力データラッチ回路３７を介して供給され、データラ
ッチ（Ｓ／Ａ）へのデータロードが行われる。しかしな
がら上記テストモード時のデータロード動作時には、内
部バスは“Ｈ”レベルに固定される。このため、不良ブ
ロックアドレスと等しいカラムの番地のデータラッチ
（Ｓ／Ａ）には“０”書き込みデータが１バイトロード
され、それ以外の５１１個のカラム番地のデータラッチ
（Ｓ／Ａ）には“１”書き込みデータがロードされる。

【００４９】上記動作について、図７（ａ）、（ｂ）を
用いて具体的に説明する。メモリセルブロックは前述の
通り、０から２０４７番地まであるが、０から２０４７
を２進数で示すと図７（ａ）のようになる。上位２ビッ
トに注目すると、０から５１１までは“００”、５１２
から１０２３までは“０１”、１０２４から１５３５ま
では“１０”、そして１５３６から２０４７までは“１
１”である。すなわち、上位２ビットでＲＯＭブロック
ＲＯＭＢＬＫに書き込むページを指定し、下位９ビット
でカラムアドレスを指定することが出来る。例えば２番
地、すなわちメモリセルブロックＢＬＫ２が不良であっ
たとする。このときブロックアドレス用カウンタ３２の
データは“０１０００００００００”である。このうち
の下位９ビットが９ビットカウンタ３９に、そのデータ
を反転させて出力される。すなわち、図７（ｂ）に示す
ように、９ビットカウンタ３９のデータは“１０１１１
１１１１”である。従って、不良ブロックである２番地
＋１回＝３回のカウントアップにより、９ビットカウン
タのデータは全て“０”になり、ＷＤＡＴＡＳＥＴ＝
“１”となる。これにより２番地に対応するＲＯＭブロ
ックＲＯＭＢＬＫに“０”データが書き込まれる。

【００５０】この５１２回のクロックによるブロックア
ドレスのデータラッチ（Ｓ／Ａ）への転送後、メモリセ
ルへのオート書き込み動作が開始するが、ＲＯＭブロッ
ク内の４ページのうちどのページに書き込むかを制御す
る方法について説明する。上記の通り、ブロックアドレ
スカウンタ３２の１１ビットデータのうちの上位２ビッ
トによりページアドレスを指定できるので、ブロックア
ドレス用レジスタ３２の上位２ビットはＲＯＭブロック
ページデコーダ回路４２に入力される。このＲＯＭブロ
ックページデコーダ回路４２はテストモード時にＭＯＤ
Ｅ信号に応答して上位ブロックアドレス信号のデコーダ
回路として動作し、それ以外の時の全てのデコーダ出力
信号を“０”レベルに設定する。このＲＯＭブロックペ
ージデコーダ回路４２は、マルチプレクサ回路４３を介
してテストモード時にロウサブデコーダに供給される４
ビットのページ信号であるページ０〜３を形成する。テ
ストモード時以外は、ページアドレスをデコードする通
常のページデコーダ回路４４がマルチプレクサ回路４５
を介してこの４ページ分のページ信号を形成している。
更にテスト時には上位４〜１５ページの信号はマルチプ
レクサ回路４５により“０”レベルの非選択状態に設定
される。通常動作時には、ページデコーダ回路４４がマ
ルチプレクサ回路７７を介してこれら上位ページ信号を
形成している。

【００５１】このように不良となったページが見つかる
たびに、この不良ブロックアドレス情報はＲＯＭブロッ
クＲＯＭＢＬＫの対応するページ内の対応するカラムア
ドレスの８ビットのメモリセルに記憶されていく。通常
ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは“０”データ書
き込みはメモリセルの閾値電圧を負から正に変化させ、
“１”データの書き込みはメモリセルの負の閾値電圧を
そのまま変化させないことに対応している。このためＲ
ＯＭブロックＲＯＭＢＬＫ内の同じページに何度も５１
２バイトデータを重ね書きすると、“１”データの上に
“０”データが累積されて記憶されてゆき、全ての不良
ブロック情報が最後に残ることになる。つまり書き込み
回数分の５１２バイトデータのＯＲデータが保存され
る。本発明はフラッシュＥＥＰＲＯＭの書き込み動作の
この特徴を利用したものである。図４に示すように、１
チップの全ページにこの書き込みパターンチェックが終
了すると、外部から入力される消去コマンドに対応して
ＲＯＭブロック以外の全ブロックが消去される。そして
次のパターンを使用して再度全ページに書き込みチェッ
クが行われ、不良ページが見つかるたびにそのブロック
アドレスがＲＯＭブロックに記憶される。また全ての消
去動作に全ブロック消去モードを使用せずに、各ブロッ
クを消去する動作を途中で行うことにより、消去不良と
なるアドレスを消去のPass/Fail情報に基づいてＲＯＭ
ブロックＲＯＭＢＬＫに記憶できる。このようにして全
パターンでのチェックが終了すると、ＲＯＭブロックＲ
ＯＭＢＬＫ内には全書き込みパターン及びブロック消去
動作での累積不良ブロックアドレスが記憶されることと
なる。

【００５２】このような不良ブロック情報をＲＯＭブロ
ックＲＯＭＢＬＫに記憶して出荷し、コントローラがこ
の情報を参照することにより、ブロック管理テーブルを
構築することが可能となる。

【００５３】上記のように、本実施形態に係る不揮発性
半導体メモリによれば、通常のアドレス入力では書き込
みや消去が行えない、特殊な冗長ブロックであるＲＯＭ
ブロックを設けている。そして、このＲＯＭブロック内
に、不良ブロックアドレス情報を記憶させている。その
ため、複数の不揮発性半導体メモリを同時にテストする
際、書き込み／消去動作の結果をベリファイする読み出
し動作が不要となる。この結果、テスト時間が短縮で
き、また、フェイルメモリを持たない安価なテストシス
テムでテストを行うことが可能となるため、不揮発性半
導体メモリのテストコストを削減できる。

【００５４】次に、この発明の第２の実施形態に係る不
揮発性半導体メモリについて、ＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭを例に挙げて説明する。

【００５５】本実施形態に係るＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭの回路構成は、第１の実施形態で説明した図
１乃至図３と同様であるため説明を省略する。

【００５６】図８は、本実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭのアドレスカウンタ及びその周辺の
回路図である。

【００５７】本実施形態では、第１の実施形態のよう
に、ＲＯＭブロックＲＯＭＢＬＫに不良ブロックアドレ
ス情報を記憶するテストモード時に、ブロックアドレス
の下位９ビットを９ビットのテスト専用カウンタ３９に
記憶させるのではなく、直接９ビットのカラムアドレス
用カウンタ３０に記憶させる。すなわち、シーケンス制
御回路２２により、ブロックアドレス用カウンタ３２の
下位９ビットデータを、内部バスを利用してカラムアド
レスレジスタ３０へ転送する。そしてカラムアドレスが
指し示すデータラッチ（Ｓ／Ａ）のみに１バイトの
“０”データ書き込みをロードする。このロード作業に
先立ち、全てのデータラッチ（Ｓ／Ａ）は同時に“１”
データにリセットされるため、対応するＲＯＭブロック
ＲＯＭＢＬＫのページには不良ブロックアドレスに対応
したカラムアドレスのみに“０”データが記憶される。
通常ＮＡＮＤフラッシュＥＥＰＲＯＭは、書き込み動作
開始前に全データラッチを“１”データにセットするた
め、この機能を利用すれば全アドレスにデータロードす
る必要が無くなり、ＲＯＭブロックに不良ブロックアド
レス情報を記憶するテストモード時間を短縮できる。

【００５８】上記実施形態によれば、第１の実施形態に
比して、不揮発性半導体メモリのテスト時間を更に短縮
化できる。

【００５９】次に、この発明の第３の実施形態に係る不
揮発性半導体メモリについてＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭを例に挙げて説明する。

【００６０】本実施形態に係るＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭの構成は、第１の実施形態と同様であるため
説明を省略する。

【００６１】第１、第２の実施形態では、不良ブロック
アドレスを、ＲＯＭブロックＲＯＭＢＬＫに記憶させて
おき、テスト工程の最後に実際に不良ブロックに“０”
データを書き込むにはメモリテスターを用いて行ってい
る。本実施形態では、上記回路構成において、シーケン
ス制御回路２２により図９のフローチャートの動作を行
い、テストの最終工程で不良ブロックに“０”データを
メモリテスターを使わずに自動的に書き込む機能を持た
せたものである。

【００６２】まず、全メモリセルブロックＢＬＫ０〜Ｂ
ＬＫ２０４７についてチェックを行い、不良ブロックデ
ータをＲＯＭブロックＲＯＭＢＬＫに記憶させる。

【００６３】そして、図９に示すように、ＲＯＭブロッ
クＲＯＭＢＬＫの１ページ目のアドレスのデータを読み
出し（ステップＳ２０、Ｓ２１）、データラッチ（Ｓ／
Ａ）に記憶させる。次にシーケンス制御回路２２が図６
に示したカラムアドレス用カウンタ３０にクロックを発
生し、カラムアドレス用カウンタ３０の出力アドレスを
０番地から順次インクリメントしていく（ステップＳ２
２）。またインクリメントしていく各カラムアドレスに
対応したデータラッチの記憶データが、全て“０”デー
タかどうかを、シーケンス制御回路２２内に設けられた
判定回路がチェックする（ステップＳ２３）。もしある
アドレスのデータラッチデータが“０”データであるな
らば、そのときのカラムアドレス用カウンタ３０の内容
を、内部バスを介してブロックアドレス用１１ビットカ
ウンタ３２の下位９ビットに転送する。更にＲＯＭブロ
ックＲＯＭＢＬＫの１ページ目を示している４ビットの
ページアドレス用カウンタ３１の下位２ビットデータ
を、内部バスを介してブロックアドレス用１１ビットカ
ウンタ３０の上位２ビットに転送する（ステップＳ２
４）。このような不良ブロックのアドレス設定動作が終
了すると、このアドレスが示すロウデコーダ内の不良ブ
ロックが選択される。その後、ページアドレス用カウン
タ３１の出力を全て“１”レベルに設定し、そのブロッ
クの全てのページアドレスをマルチ選択する（ステップ
Ｓ２５）。次に全てのデータラッチのデータを“０”デ
ータにリセットして（ステップＳ２６）、通常の書き込
み時間２０μsecより長い１msecの書き込み動作を行う
ことにより、不良ブロックの１６ページの全てのメモリ
セルに“０”データを書き込む（ステップＳ２７）。書
き込み時間を通常の書き込み時間より長く設定している
のは、ワード線電圧がドロップするような不良モードに
よりそのメモリセルブロックが不良ブロックになってい
る場合でも正しく“０”データが書き込まれることを考
慮する必要があるからである。時間を長く設定する代わ
りに、通常の書き込み電圧より高い書き込み電圧を使用
してもよい。この不良ブロックの書き込みが終了した
後、再度ＲＯＭブロックＲＯＭＢＬＫの１ページ目をデ
ータラッチに読み出し、カラムアドレス用カウンタ３０
に残っているカラムアドレスの次のカラムアドレスから
カラムデータスキャンを再開する。そしてまた別のカラ
ム番地で“０”データがヒットすると、その不良となっ
たメモリセルブロックの全ページに、同じ方法で“０”
データを書き込むシーケンスが実行される。このように
して最終カラム番地までカラムデータスキャン動作が行
われる（ステップＳ２８）。そして、現在のページ数を
判定し（ステップＳ２９）、２ページ目の処理に移り
（ステップＳ２９’）、次にＲＯＭブロック内の２ペー
ジ目が読み出され同じ動作が繰り返される。そしてＲＯ
ＭブロックＲＯＭＢＬＫ内の４ページ目まで終了すると
（ステップＳ２９）、この不良ブロックに“０”データ
を自動的に書き込むテストシーケンスが終了する。最終
的に全ての不良ブロックの全ページに“０”データが書
き込まれることになる。このテストモードを使用するこ
とにより、ホスト側がＲＯＭブロックにアクセスしてブ
ロック管理テーブルを形成するようなシステムでなく、
出荷時に全メモリセルブロックＢＬＫ０〜ＢＬＫ２０４
７をスキャンして“０”データが検出されたブロックを
不良と判定するようなシステムにも応用可能である。

【００６４】上記のような不揮発性半導体メモリによれ
ば、不良ブロックアドレスデータをＲＯＭブロック内に
記憶させるだけでなく、不良ブロックの全ページのメモ
リセルに“０”データをメモリテスターを使わずに自動
的に書き込むことが出来る。そのため、不揮発性半導体
メモリのテストを簡単化できるため、不揮発性半導体メ
モリのコストを更に削減できる。

【００６５】次に、この発明の第４の実施形態に係る不
揮発性半導体メモリについて、ＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭを例に挙げて説明する。

【００６６】第１乃至第３の実施例で説明したように、
通常ＮＡＮＤ型フラッシュＥＥＰＲＯＭの不良ブロック
内のメモリセルＭＣには“０”データを書き込んで出荷
する。また、メモリセルＭＣの破壊の程度がひどく、
“０”データを書き込むことが出来ない場合には破棄し
ていた。しかし、ＮＡＮＤ型フラッシュＥＥＰＲＯＭは
その構造上、選択トランジスタを常時オフにしておくこ
とにより、そのＮＡＮＤセルからは“０”データしか読
み出されないという特性がある。

【００６７】本実施形態はＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭの上記特性に鑑みて、不良ブロックのメモリセル
に“０”データを書き込むのではなく、不良ブロックの
選択トランジスタを常時オフさせておくように、ロウデ
コーダを設定するものである。

【００６８】図１０は、メモリセルブロックＢＬＫ０〜
ＢＬＫ２０４７にそれぞれ対応する２０４８個のロウデ
コーダの構成を示す回路図である。

【００６９】図示するように、ブロックアドレス信号が
入力されるデコード部５０の出力はＮチャネルトランジ
スタ５１のゲートに入力される。このＮチャネルトラン
ジスタ５１のソースはゲートに信号Ｃが供給されるＮチ
ャネルトランジスタ５２のドレインに入力され、このＮ
チャネルトランジスタ５２のソースは電源Ｖｓｓに接続
される。また、Ｎチャネルトランジスタ５１のドレイン
は、幅の小さいポリシリコンフィラメントで形成される
エレクトリカルフューズ５３の一端に接続される。この
エレクトリカルフューズ５３にある値以上の電流が流れ
ると、このエレクトリカルフューズ５３は溶断して電気
的に導通しなくなる特徴がある。更にこのエレクトリカ
ルフューズ５３の他端は、ラッチ回路５４とゲートに信
号Ｂが供給されたＮチャネルトランジスタ５５のソース
に接続される。Ｎチャネルトランジスタ５５のドレイン
は各メモリセルブロックＢＬＫ０〜ＢＬＫ２０４７に対
応する端子、及び共通にゲートに信号Ａが供給されたＰ
チャネルトランジスタ５６のドレインに接続される。こ
のＰチャネルトランジスタ５６のソースは電源ＶＤＤに
接続される。ラッチ回路５４の出力はゲートに信号Ｄが
入力されたＮチャネルトランジスタ５７のドレインに接
続され、このＮチャネルトランジスタ５７のソースは電
源Ｖｓｓに接続される。このラッチ回路５４の出力は、
電源としてＶｐｇｍが供給されたレベルシフタ５８に入
力される。このレベルシフタ５８の出力はロウサブデコ
ーダ回路５９内の全てのトランスファゲートトランジス
タのゲートに接続される。選択されたメモリセルブロッ
ク内のトランスファゲートトランジスタが導通する事に
より、グローバルセレクトゲート信号ＧＳＧＤ、ＧＳＧ
Ｓとページ０からページ１５までのページ信号が選択さ
れたメモリセルブロックのセレクトゲート線ＳＧＤ、Ｓ
ＧＳとメモリセルのワード線ＷＬ０〜ＷＬ１５に供給さ
れる。またラッチ回路５４の出力の反転信号がインバー
タ６０を介してロウサブデコーダ５９内のＮチャネルト
ランジスタ６１のゲートに入力される。このＮチャネル
トランジスタ６１のドレインはセレクトゲート線に接続
され、そのソースは各ブロック共通にＳＥ線に接続され
る。

【００７０】次のこのように構成されたロウデコーダの
動作を説明する。通常の読み出し、書き込み、消去動作
時にはＰチャネルトランジスタ５６とＮチャネルトラン
ジスタ５５は非導通状態となっている。通常の読み出
し、書き込み、消去動作時には、まず最初に信号Ｄが
“１”レベルとなり全ブロックのラッチ回路５４のデー
タが“０”にリセットされる。次にブロックアドレス信
号が確定すると、信号Ｃが“１”レベルとなりＮチャネ
ルトランジスタ５２が導通状態となる。また選択された
ブロックのデコード部５０の出力ノードは“１”レベル
となり、Ｎチャネルトランジスタ５１も導通状態となる
ため、エレクトリカルフューズ５３が溶断していない場
合、ラッチ回路５４には“１”レベルが記憶される。こ
のラッチ回路５４の出力はレベルシフタ５８に供給さ
れ、読み出し時には電源ＶＤＤより所定のレベルだけ高
い電圧がトランスファゲートトランジスタに供給され
る。また、インバータ６０の出力信号は“０”レベルと
なりＮチャネルトランジスタ６１は非導通状態となる。
この結果、セレクトゲート線と１６本のワード線にはＧ
ＳＧＤ、ＧＳＧＳとＣＧ０〜１５により供給される所定
の読み出し電圧が供給される。非選択ブロックでは、ラ
ッチ回路の出力は“０”レベルのままであるから、トラ
ンスファゲートトランジスタは非導通状態となり、Ｎチ
ャネルトランジスタ６１が導通状態となる。また読み出
し時に、ＳＥ線は電源Ｖｓｓレベルとなっているため、
非選択ブロックのセレクトゲート線はＶｓｓレベルとな
り、非選択ブロックのセレクトゲートトランジスタは非
導通状態となる。

【００７１】また、書き込み時には選択ブロックでは、
書き込み電圧ＶｐｇｍよりＮチャネルトランジスタの閾
値電圧分高い電圧がトランスファゲートトランジスタに
供給され、セレクトゲート線と１６本のワード線にはＧ
ＳＧＤ、ＧＳＧＳとＣＧ０〜１５により供給される所定
の書き込み電圧が供給される。非選択ブロックでは、読
み出し時と同様にＮチャネルトランジスタ６１が導通状
態であり、かつＳＥ線がＶｓｓレベルのためセレクトゲ
ート線はＶｓｓレベルとなりセレクトゲートトランジス
タは非導通状態になる。

【００７２】更に消去時には、電源ＶＤＤの電圧がトラ
ンスファゲートトランジスタに供給され、１６本のワー
ド線は電源Ｖｓｓレベルとなる。また消去時にＧＳＧＤ
とＧＳＧＳには電源ＶＤＤレベルが供給される。選択ブ
ロックではＮチャネルトランジスタ６１のゲートが
“１”レベルとなるが、消去動作時にＳＥ線がＶＤＤレ
ベルに設定されるため、Ｎチャネルトランジスタ６１は
非導通状態となる。このためドレイン側のセレクトゲー
ト線ＳＧＤとソース側のセレクトゲート線ＳＧＳはＶＤ
ＤよりＮチャネルトランジスタの閾値電圧分低い電圧ま
で充電された後、フローティング状態となる。この後メ
モリセルの基板電位が消去電圧まで上昇するが、同時に
セレクトゲート線ＳＧＤもカップリングでほぼ同電位ま
で持ち上がるため、セレクトゲートトランジスタ６１の
酸化膜に電界ストレスがかからない。１６本のワード線
に接続されたメモリセルのコントロールゲートはＶｓｓ
レベルであり、ブロック内の全てのメモリセルは消去さ
れる。非選択ブロックでは全てのトランスファゲートト
ランジスタが非導通状態となり、Ｎチャネルトランジス
タ６１も非導通状態となるため、１６本のワード線とセ
レクトゲート線がフローティング状態となり、この結果
ワード線も基板とのカップリングで持ち上がり、メモリ
セルは消去されない。

【００７３】エレクトリカルフューズ５３を溶断するに
は、信号Ａを“０”レベルに設定し、信号Ｂと信号Ｃを
“１”レベルに設定する。このとき信号Ｂには電源電圧
より高い昇圧電圧を供給することにより、トランジスタ
５５の導通抵抗を小さくすることが望ましい。この状態
で溶断したいブロックのアドレス信号をロウデコーダに
入力することにより、選択ブロックのエレクトリカルフ
ューズ５３に所定の電流が流れ、フューズを溶断するこ
とができる。

【００７４】エレクトリカルフューズ５３が溶断された
ブロックが選択された場合、読み出し動作、書き込み、
消去動作とも非選択ブロックと同じ動作が実行される。
つまりデコード部５０の出力が“１”レベルになってＮ
チャネルトランジスタ５１が導通状態になっても、エレ
クトリカルフューズ５３が電気的に非導通状態のため、
ラッチ回路５４の出力は非選択状態の“０”を記憶した
ままとなり、トランスファゲートには電源Ｖｓｓが供給
される。また、Ｎチャネルトランジスタ６１は導通状態
となる。そのため、読み出し時にエレクトリカルフュー
ズ５３が切断されたブロックが選択されてもセレクトゲ
ート線はＶｓｓレベルとなり、ビット線からメモリセル
を介して電流が流れることはない。この結果不良ブロッ
クからは“０”データしか読み出されないこととなる。
また書き込み時と消去時にエレクトリカルフューズが切
断されたブロックが選択されると、非選択ブロックと同
様にメモリセルには書き込みと消去の電界が印加されな
い。

【００７５】このように本実施形態の不揮発性半導体メ
モリでは、不良ブロック情報はエレクトリカルフューズ
５３に記憶され、メモリセルにどのような不良が存在し
ても常に選択トランジスタが非導通状態となるため、不
良ブロックからは“０”データしか読み出せない。この
結果不良ブロック情報の信頼性を向上することが出来
る。なお、本実施形態ではエレクトリカルフューズを使
用しているが、フラッシュメモリセルをロウデコーダ内
に配置して、エレクトリカルフューズ５３の代わりにこ
のフラッシュメモリセルの電流通路を挿入しても同じ効
果が得られる。例えば、通常このフラッシュメモリセル
の閾値電圧を０Ｖ以下の消去状態にしておく。不良ブロ
ック情報をロウデコーダ内に記憶するテストモード時
に、もし選択されたブロックが不良ブロックであれば、
ロウデコーダ内のこのフラッシュメモリセルのゲートに
Ｖｐｇｍ電圧を供給することにより閾値電圧を０Ｖ以上
の書き込み状態に変更する。読み出し、書き込み、消去
動作におけるロウデコーダアクセス時にこのフラッシュ
メモリセルのゲートにＶｓｓレベルを与えることによ
り、前述のエレクトリカルフューズと同様な効果が得ら
れる。

【００７６】次に、この発明の第５の実施形態に係る不
揮発性半導体メモリについて、ＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭを例に挙げて説明する。

【００７７】本実施形態は、第４の実施形態で説明した
ようにロウデコーダ内に不揮発性記憶素子を設ける代わ
りに、揮発性記憶素子を設け、電源投入後のパワーオン
検知信号に基づきこの揮発性記憶素子に不良ブロック情
報を記憶させるものである。

【００７８】図１１は、ロウデコーダ回路を示すもの
で、第４の実施形態で説明した図１０の回路と異なるの
は、エレクトリカルフューズ５３とそのフューズ切断用
トランジスタ５６と５５が削除され、デコード部５０の
出力とラッチ回路５４の出力の反転信号がＮＡＮＤ回路
６２に入力され、そのＮＡＮＤ回路６２の出力の反転信
号がレベルシフタ５８に入力されている点である。上記
構成のロウデコーダに不良ブロック情報を記憶する方法
について説明する。

【００７９】電源投入後のパワーオン検知信号に基づ
き、図示せぬ内部制御回路はＲＯＭブロックＲＯＭＢＬ
Ｋに記憶されている不良ブロック情報をデータラッチに
読み出す。その後、ロウデコーダ内の揮発性記憶素子に
不良ブロックフラグを記憶するため、信号Ｄをイネーブ
ルにして全ロウデコーダの揮発性メモリ素子としてのラ
ッチ回路５４の出力を“０”レベルにリセットし、信号
Ｄをディセーブルにする。この状態で、図９に示したシ
ーケンスに基づきカラムデータスキャン動作を行い、デ
ータラッチ５４内に不良ブロック情報が検出された場合
にそのデータラッチ情報をブロックアドレス用レジスタ
３２に転送する。更にその後、信号Ｃをイネーブルにし
てＮチャネルトランジスタ５２を導通状態に設定し、ブ
ロックアドレス用レジスタが指し示す不良ブロックのラ
ッチ回路５４の出力を“０”レベルから“１”レベルに
変更する。このラッチ回路５４内の不良ブロックフラグ
情報は電源がオフにされるまで保存される。この動作が
終了すると、またカラムデータスキャン動作を図９のシ
ーケンスに従って続ける。全ての不良ブロックのフラグ
セットが終了すると、本発明のフラッシュメモリは外部
からのアクセスが可能となる。このように、不良ブロッ
クにおけるラッチ回路５４の出力を“１”レベルにする
ことで、選択トランジスタは常に非選択状態となる。

【００８０】上記構成にすることにより不揮発性記憶素
子を用いなくとも、パワーオン検知信号を利用すること
で不良ブロックでは読み出し時にセレクトゲート線をＶ
ｓｓに設定することが可能である。また、電源投入後に
メモリセルがアクセスされるのは、通常１００msec〜１
sec後であり、この時間内に上記の動作を完了できる。

【００８１】本発明の実施形態を使用すれば、出荷時の
不良ブロック情報を内部に記憶させるテスト工程を簡略
化でき、安価なテストシステムを用いることが出来るた
め、安価なフラッシュメモリを実現できる。

【００８２】上記第１乃至第５の実施形態のように、通
常のアドレス入力では書き込みや消去が行えない、特殊
な冗長ブロックであるＲＯＭブロックを設け、このＲＯ
Ｍブロック内に不良ブロックアドレス情報を記憶させて
いる。そのため、複数の不揮発性半導体メモリを同時に
テストする際、書き込み／消去動作と同じく、読み出し
動作も全チップ同時に行うことが出来る。

【００８３】また、不良ブロックをチェックした後、不
良ブロック内の全ページに自動的に“０”データを書き
込む機能を持たせることにより、不揮発性半導体メモリ
のテストを簡単化できる。

【００８４】また、不良ブロック内のメモリセルに
“０”データを書き込む代わりに、不良ブロックの選択
トランジスタを常時オフにするようにロウデコーダを設
定することにより、不良ブロック情報の信頼性を更に向
上することが出来る。

【００８５】この結果、テスト時間が短縮でき、また、
フェイルメモリを持たない安価なテストシステムでテス
トを行うことが可能となるため、テストコストを削減で
き、高信頼性の不揮発性半導体メモリを実現できる。

【００８６】なお、上記第１乃至第３の実施形態は、Ｎ
ＡＮＤ型フラッシュＥＥＰＲＯＭを例に挙げて説明した
が、ＮＯＲ型フラッシュＥＥＰＲＯＭ等、他の不揮発性
半導体メモリにも適用できるのは言うまでもなく、本発
明の主旨を逸脱しない範囲で適宜変更して実施すること
が出来る。

【００８７】

【発明の効果】以上説明したように、この発明によれ
ば、製造後のテスト時間を短縮し、また、安価なテスト
システムを用いることにより、コストを低減でき、高信
頼性の不揮発性半導体メモリを提供できる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態に係るＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの概略構成図。

【図２】この発明の第１の実施形態に係るＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの、メモリセルアレイ周辺の拡大
図。

【図３】この発明の第１の実施形態に係るＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの、各メモリセルブロックの回路
図。

【図４】この発明の第１の実施形態に係るＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの、テストフローの一部を示すフ
ローチャート。

【図５】この発明の第１の実施形態に係るＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの、ＲＯＭブロックのメモリ空間
を示すブロック図。

【図６】この発明の第１の実施形態に係るＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの、アドレスレジスタとその周辺
の回路図。

【図７】この発明の第１の実施形態に係るＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの書き込み動作について説明する
ためのもので、（ａ）図は０から２０４７の２進表示、
（ｂ）図は書き込み時のビットデータの変化を示す図。

【図８】この発明の第２の実施形態に係るＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの、アドレスレジスタとその周辺
の回路図。

【図９】この発明の第３の実施形態に係るＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの、テストフローの一部を示すフ
ローチャート。

【図１０】この発明の第４の実施形態に係るＮＡＮＤ型
フラッシュＥＥＰＲＯＭの、ロウデコーダの回路図。

【図１１】この発明の第５の実施形態に係るＮＡＮＤ型
フラッシュＥＥＰＲＯＭの、ロウデコーダの回路図。

【図１２】従来の半導体メモリのテストフローを示すフ
ローチャート。

【図１３】従来の半導体メモリの動作確認試験のフロー
チャート。

【図１４】従来の半導体メモリのテストシステムを示す
図。

【図１５】従来の半導体メモリのテストシステムにおけ
るチップイネーブル信号のタイムチャート。

【符号の説明】

１０…メモリセルアレイ １１…インターフェース回路 １２…データラッチ １３…アドレスレジスタ １４…コマンドレジスタ １５…カラムデコーダ １６…ロウデコーダ １７…ロウメインデコーダ回路 １８、５９…ロウサブデコーダ回路 １９…レベルシフタ回路 ２０…プリデコーダ回路 ２１…ＲＯＭブロックセレクタ回路 ２２…シーケンス制御回路 ２３…高電圧発生回路 ２４…ステータスレジスタ ３０…カラムアドレス用レジスタ ３１…ページアドレス用レジスタ ３２…ブロックアドレス用レジスタ ３３、４３、４５…マルチプレクサ ３４…カラムアドレスエンド検出回路 ３５…ページアドレスエンド検出回路 ３６…インプットバッファ ３７…入力データラッチ ３８…内部バス制御回路 ３９…９ビットカウンタ ４０…ＮＯＲ論理回路 ４１…ＡＮＤ論理回路 ４２…ＲＯＭブロックページデコーダ回路 ４４…ページデコーダ回路 ５０…デコード部 ５１、５２、５５、５７、６１…Ｎチャネルトランジス
タ ５３…エレクトリカルフューズ ５４…ラッチ回路 ５６…Ｐチャネルトランジスタ ５８…レベルシフタ ６０…インバータ ６２…ＮＡＮＤ論理回路

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｖ Ｆターム(参考） 2G032 AA08 AB02 AC03 AD05 AH07 AK11 AL16 5B003 AA05 AB05 AD02 AD03 AD04 AD08 AE04 5B018 GA03 HA21 JA12 NA06 PA03 QA13 RA11 5L106 AA10 CC04 CC07 CC22 DD01 DD06 DD11 DD24 9A001 BB03 BB05 JJ45 KK37 KK54 LL05

Claims (11)

【特許請求の範囲】
1. 【請求項１】 不揮発性のメモリセルがマトリックス配
   列され、通常の動作モードで消去可能な第１のブロック
   領域と、テスト時に不良と見なされた不良ブロックアド
   レス情報を記憶し、前記通常の動作モードでは消去不可
   能な第２のブロック領域とを有し、ページ単位で読み出
   しと書き込みが行われるメモリセルアレイと、 通常動作モード時に前記第２のブロック領域を非活性化
   し、テストモード時に前記第２のブロック領域を活性化
   する選択手段と、 テストモード時に前記第１のブロック領域中のメモリセ
   ルに内部ベリファイ動作により不良が検出されたとき
   に、この不良ブロックアドレス情報を前記第２のブロッ
   ク領域に自動的に記憶させるテスト手段とを具備するこ
   とを特徴とする不揮発性半導体メモリ。
2. 【請求項２】 前記第２のブロック領域は、前記テスト
   手段からの１回の書き込み動作で所定のページに１つの
   不良ブロックアドレス情報が記憶され、複数の不良ブロ
   ックアドレス情報を記憶する場合は、同じページへ複数
   回のデータの重ね書きが行われることを特徴とする請求
   項１記載の不揮発性半導体メモリ。
3. 【請求項３】 前記第１のブロック領域は複数のブロッ
   クのグループから構成されるサブブロックを複数備え、 前記第２のブロック領域は複数のページ単位より構成さ
   れ、 前記第２のブロック領域の各ページアドレスが、前記第
   １のブロック領域の各サブブロックアドレスを示し、各
   ページのカラムアドレスが、各サブブロック内のブロッ
   クアドレスを示すことを特徴とする請求項１または２記
   載の不揮発性半導体メモリ。
4. 【請求項４】 不揮発性のメモリセルがマトリックス配
   列され、ページ単位で読み出しと書き込みが行われ、複
   数のページで構成されるブロック単位で消去が可能なメ
   モリセルアレイと、 テストモード時に、前記メモリセルアレイの全てのブロ
   ックについての良、不良の判定結果を示す不良ブロック
   アドレス情報に基づいて、該不良ブロックアドレス情報
   に対応する不良ブロック中の全ページのメモリセルに所
   定の固定データを書き込むテスト手段とを具備すること
   を特徴とする不揮発性半導体メモリ。
5. 【請求項５】 前記メモリセルアレイは、通常の動作モ
   ードで消去可能な第１のブロック領域と、テスト時に不
   良と見なされた不良ブロックアドレス情報を記憶する第
   ２のブロック領域とを有し、 前記テスト手段は、テストモード時に前記第１のブロッ
   ク領域中のメモリセルに不良が検出されたときに、この
   不良ブロックアドレス情報を前記メモリセルアレイの第
   ２のブロック領域に記憶させ、前記第２のブロック領域
   に記憶した不良ブロックアドレス情報で指示された不良
   ブロック中の全ページのメモリセルに所定の固定データ
   を書き込むことを特徴とする請求項４記載の不揮発性半
   導体メモリ。
6. 【請求項６】 前記テスト手段は、不良ブロック内の不
   揮発性のメモリセルに所定の固定データを書き込む際
   に、通常より長い書き込み時間で書き込みを行う、また
   は通常より高い書き込み電圧で書き込みを行うことを特
   徴とする請求項４または５記載の不揮発性半導体メモ
   リ。
7. 【請求項７】 不揮発性のメモリセルがマトリックス配
   列され、ページ単位で読み出しと書き込みが行われ、複
   数のページで構成されるブロック単位で消去が可能なメ
   モリセルアレイと、 前記メモリセルアレイの各ブロック毎に設けられ、ロウ
   アドレス信号をデコードしてメモリセルの行を選択する
   ロウデコーダと、 これらロウデコーダ中にそれぞれ設けられる不揮発性の
   記憶手段と、 ベリファイ動作で不良と判定された不良ブロックアドレ
   ス情報に基づいて、読み出し時に不良ブロックを非選択
   状態とするために、当該不良ブロックに対応するロウデ
   コーダ中に設けられた不揮発性の記憶手段にフラグデー
   タを書き込む書き込み手段とを具備することを特徴とす
   る不揮発性半導体メモリ。
8. 【請求項８】 前記不揮発性の記憶手段は、電気的フュ
   ーズ素子を含むことを特徴とする請求項７記載の不揮発
   性半導体メモリ。
9. 【請求項９】 前記不揮発性の記憶手段は、不揮発性の
   メモリセルを含むことを特徴とする請求項７記載の不揮
   発性半導体メモリ。
10. 【請求項１０】 不揮発性のメモリセルがマトリックス
    配列され、通常の動作モードで消去可能な第１のブロッ
    ク領域と、テスト時に不良と見なされた不良ブロックア
    ドレス情報を記憶する第２のブロック領域とを有し、ペ
    ージ単位で読み出しと書き込みが行われ、複数のページ
    で構成されるブロック単位で消去が可能なメモリセルア
    レイと、 電源投入時に前記第２のブロック領域に記憶されている
    不良ブロックアドレス情報を読み出す読み出し手段と、 前記メモリセルアレイの各ブロック毎に設けられ、ロウ
    アドレス信号をデコードしてメモリセルの行を選択する
    ロウデコーダと、 これらロウデコーダ中にそれぞれ設けられる揮発性の記
    憶手段と、 前記電源投入時に読み出された不良ブロックアドレス情
    報に基づいて、当該不良ブロックに対応するロウデコー
    ダ中に設けられた揮発性の記憶手段にフラグデータを書
    き込む書き込み手段と、 前記揮発性の記憶手段に書き込まれたフラグデータに基
    づき、当該不良ブロックを非選択レベルに設定する非選
    択レベル設定手段と、を具備することを特徴とする不揮
    発性半導体メモリ。
11. 【請求項１１】 前記メモリセルは、ＮＡＮＤセル列
    と、前記ＮＡＮＤセル列の一端とビット線との間及び前
    記ＮＡＮＤセル列の他端とソース線との間に設けられた
    選択トランジスタとを備え、 前記ロウデコーダは、前記選択トランジスタを非選択状
    態にすることにより、前記不良ブロックを非選択レベル
    にすることを特徴とする請求項７乃至１０いずれか１項
    記載の不揮発性半導体メモリ。