JPH07320496A

JPH07320496A - 不揮発性半導体記憶装置

Info

Publication number: JPH07320496A
Application number: JP11257994A
Authority: JP
Inventors: Nobuaki Otsuka; 伸朗大塚; Shigeru Atsumi; 滋渥美
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-05-26
Filing date: 1994-05-26
Publication date: 1995-12-08
Anticipated expiration: 2018-08-25
Also published as: JP3441161B2

Abstract

(57)【要約】【目的】絶縁膜や書き込み不良のセルを救済でき、且つ
消去シーケンスの簡単化と時間短縮を図れる不揮発性半
導体記憶装置を提供することを目的とする。【構成】不良セルをスペアセルに置き換えて救済するリ
ダンダンシ回路を備えたフラッシュメモリにおいて、ス
ペアセルに置き換えるべき不良セルのロウアドレスをリ
ダンダンシＲＯＭ２９に記憶し、入力されたロウアドレ
スが上記リダンダンシＲＯＭ２９に記憶された不良ロウ
アドレスと一致するか否かコンパレータ２６で監視し、
一致した時、リダンダンシＲＯＭ２９に記憶したロウア
ドレスをアドレスマルチプレクサ２２で選択してアドレ
スバスＡＢに転送するようにしている。セルのコントロ
ールゲートに負電位を印加して消去を行う時、不良ロウ
を選択して接地電位に固定するので、不良ロウへの負電
位の印加を回避でき、絶縁膜不良のセルや書き込み不良
のセルを確実に救済することを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関するもので、特にフラッシュメモリにおけるロ
ウデコード回路に係る。

【０００２】

【従来の技術】フラッシュメモリは、データの書き込み
及び消去を電気的に行うことができる不揮発性半導体記
憶装置（ＥＥＰＲＯＭ：Electrically Erasable Progra
mmableRead Only Memory ）である。現在、主流となっ
ているフラッシュメモリのセルは、図１０に示すように
二層ゲート構造のＥＰＲＯＭ（Erasable Read Only Mem
ory ：紫外線消去型ＥＰＲＯＭ）と同様な構造になって
いる。図１０において、１１は半導体基板、１２はソー
ス、１３はドレイン、１４はトンネル酸化膜、１５はフ
ローティングゲート、１６は絶縁膜（インターポリ絶縁
膜と呼ばれる）、１７はコントロールゲートである。半
導体基板１１中にソース１２及びドレイン１３が離隔し
て形成され、ソース１２とドレイン１３との間のチャネ
ル領域上に、トンネル絶縁膜１４、フローティングゲー
ト１５、インターポリ絶縁膜１６及びコントロールゲー
ト１７が積層されてセルが構成される。

【０００３】上記フラッシュメモリにおけるデータの書
き込みは、ＥＰＲＯＭと同様にソース１２を接地し、コ
ントロールゲート１７とドレイン１３にそれぞれ書き込
み用の高電位を印加して、ドレイン１３の近傍で発生し
たホットエレクトロンをフローティングゲート１５に注
入し、セルトランジスタの閾値電圧を上昇させることに
よって行われる。

【０００４】一方、一般的な消去方法としては、図１１
に示すようにコントロールゲート１７を接地、ドレイン
１３はオープン、ソース１２に消去用の高電位（Ｖs1）
を印加し、ソース１２とフローティングゲート１５間に
高電界を印加してトンネル電流を発生させ、フローティ
ングゲート１５中のエレクトロンをソース１２に引き抜
くソース消去方式（以後ＳＥ方式と略称する）が採用さ
れている。

【０００５】しかしながら、ＳＥ方式の場合には、ソー
ス１２とフローティングゲート１５間の電界強度を十分
なトンネル電流を発生できるまで高める必要があり、ト
ンネル酸化膜１４の厚さを１０ｎｍ程度とすると、ソー
ス１２には１０Ｖ以上の高電位を印加しなければならな
い。１０Ｖ以上の高電位をソース１２に印加できるよう
にするためには、ソース１２の耐圧を上げる必要が生ず
る。このため、不純物濃度プロファイルを図１２に示す
ような二重構造にする、すなわちソース１２を低濃度の
不純物拡散層１８で覆う必要があり、ソース領域の幅を
広く取らざるを得ない。このような構成を採用すること
は、メモリにおいて最も重要な要求の一つであるセルの
微細化という点で不利になる。なお、図１２では隣接す
る２つのメモリセルを抽出して示した。

【０００６】そこで、上述したようなＳＥ方式による問
題を回避すべく、次のような消去方式が提案されてい
る。この方式は、図１３に示すように、ソース１２に消
去用の高電位（Ｖs2）を印加し、ドレイン１３をオープ
ン、コントロールゲート１７に負電位Ｖg を印加するも
ので、ソースゲート消去（以後ＳＧＥ方式と略称する）
と呼ばれている。ＳＧＥ方式は、トンネル現象を起こす
のに必要なソース１２とフローティングゲート１５間の
電界強度を、コントロールゲート１７を負電位でバイア
スすることにより稼いでいる。これによって、ソース１
２に印加する高電位Ｖs2はＳＥ方式の高電位Ｖs1に比べ
て低くて済み（Ｖs2＜Ｖs1）、図１２に示したようなソ
ース１２の高耐圧設計が不要になり、ソース１２の幅を
広げる必要がない。よって、コントロールゲート１７、
つまりワード線への負電位の印加が必要となるものの、
セルの微細化の点でＳＥ方式よりも有利である。更に、
ＳＥ及びＳＧＥどちらの方式の場合にも、ソース１２に
はコントロールゲート１７よりも大きな消去電流が流れ
るが、ＳＧＥ方式では電流供給が必要なソース１２のバ
イアスレベルを低電位化できることから、書き込み用の
電源電圧Ｖppをチップ内部に設けた昇圧回路で生成で
き、単一電源化（通常電源：Ｖcc）が可能となる。従っ
て、この点でもＳＧＥ方式が優れているといえる。両方
式ともフローティングゲート１５中のエレクトロンを引
き抜き、セルトランジスタの閾値電圧を下げることでデ
ータの消去が行われる。

【０００７】次に、上述したＳＧＥ方式を実現するため
のロウデコード回路について説明する。図１４は、フラ
ッシュメモリにおけるロウデコード回路と消去動作に関
係する周辺回路部を抽出して示している。外部から供給
されたアドレス信号Ａddは、アドレスバッファ２１に入
力され、このアドレスバッファ２１の出力がアドレスマ
ルチプレクサ２２及びアドレスラッチ回路２３に供給さ
れる。このアドレスラッチ回路２３の出力及びアドレス
カウンタ２４の出力はそれぞれ、上記アドレスマルチプ
レクサ２２に供給され、アドレスバッファ２１、アドレ
スラッチ回路２３及びアドレスカウンタ２４のいずれか
の出力が選択され、内部アドレスバスＡＢを介してロウ
プリデコーダ２５及びコンパレータ２６に供給される。
上記ロウプリデコーダ２５はアンドゲート２７，２７，
…から構成されており、それぞれに上記内部アドレスバ
スＡＢを介して供給されたアドレス信号のうちロウアド
レス信号ＲＡddが供給される。また、各アンドゲート２
７，２７，…には、ノアゲート２８から出力されるロウ
プリデコーダ２５の活性化信号ＰＲＥが供給されて動作
が制御される。

【０００８】上記コンパレータ２６は、上記内部アドレ
スバスＡＢを介して供給されたアドレスとリダンダンシ
ＲＯＭ２９に記憶された不良アドレスとを比較し、一致
した時に一致信号ＨＩＴを出力する。リダンダンシＲＯ
Ｍ２９は、不良セルのアドレスを記憶するもので、この
ＲＯＭ２９にはロウリダンダンシであればロウアドレス
の本数だけのビット数を記憶できるようになっている。
一方、ワード線一本毎に置き換えるのであれば、リダン
ダンシＲＯＭ２９には全てのロウアドレスを記憶する。
また、２ロウ、４ロウといったように、２のｎ乗本をま
とめての置き換えを行うのであれば、記憶するアドレス
はｎビットだけ減ることになる。この記憶は、フラッシ
ュメモリセルを用いてデータの書き込み及び消去を行わ
せても良いし、ポリシリコンを用いたヒューズを設けて
レーザで溶断することにより不良アドレスを記憶させる
方法を採用しても良い。

【０００９】このように、不良アドレスをリダンダンシ
ＲＯＭ２９に記憶させておき、選択されたアドレスが不
良アドレスと一致するかをコンパレータ２６で常にチェ
ックする。選択されたアドレスが不良アドレスと一致し
た場合は、一致信号ＨＩＴが“Ｈ”レベルとなる。これ
によって活性化信号ＰＲＥが“Ｌ”レベルとなり、プリ
デコーダ２５を非活性化し、不良行を非選択状態にする
とともに、スペアロウデコーダ３５内のレベルシフタ３
６及びバッファ３７を介してスペアワード線ＳＷＬが駆
動され、スペアセルへの置換が行われる。これらの置換
はＥＰＲＯＭと同様である。消去時においては、ワード
線ＷＬは一括動作であり全て非選択状態となりスペアロ
ウを含めて一括消去されるため、特にリダンダンシによ
る制御は行われない。

【００１０】上記ノアゲート２８には、上記一致信号Ｈ
ＩＴと消去信号ＥＲＳが供給され、入力されたアドレス
と不良アドレスとが一致した時、及び消去状態の時にロ
ウプリデコーダ２５の出力を禁止（“Ｌ”レベルに固
定）するようになっている。

【００１１】上記ロウプリデコーダ２５から出力される
ロウプリデコード信号ＲＰＤは、メインデコーダ３０に
供給される。メインデコーダ３０には、メモリセルアレ
イ３１内の各ワード線ＷＬに対応してアンドゲート３
２，３２，…、レベルシフタ３３，…及びバッファ３
４，…が設けられている。レベルシフタ３３は、書き込
み時にワード線ＷＬを高電位にするために信号レベルを
変換する回路であり、Ｖcc系の信号をＶpr系の信号に変
換して出力する。

【００１２】上記レベルシフタ３３は、例えば図１５に
示すようにＰチャネル型ＭＯＳトランジスタＱ１，Ｑ
２、Ｎチャネル型ＭＯＳトランジスタＱ３，Ｑ４及びイ
ンバータ３９から構成されている。ＭＯＳトランジスタ
Ｑ１，Ｑ２のソースにはそれぞれ電位Ｖprが印加され、
各ドレインと接地点ＧＮＤ間にはＭＯＳトランジスタＱ
３，Ｑ４のドレイン，ソース間が接続される。ＭＯＳト
ランジスタＱ１のゲートは上記ＭＯＳトランジスタＱ
２，Ｑ４のドレイン共通接続点に接続され、ＭＯＳトラ
ンジスタＱ２のゲートは上記ＭＯＳトランジスタＱ１，
Ｑ３のドレイン共通接続点に接続される。上記ＭＯＳト
ランジスタＱ３のゲートにはアンドゲート３２の出力信
号が供給され、上記ＭＯＳトランジスタＱ４のゲートに
はアンドゲート３２の出力信号がインバータ３９を介し
て供給される。そして、上記ＭＯＳトランジスタＱ１と
Ｑ３との接続点から得た出力信号をバッファ３４に供給
するようになっている。

【００１３】上記バッファ３４は、図１６に示すような
Ｐチャネル型ＭＯＳトランジスタＱ５とＮチャネル型Ｍ
ＯＳトランジスタＱ６とからなるＣＭＯＳインバータで
構成されている。このＣＭＯＳインバータの動作電源
は、電位Ｖprとバイアス電位Ｖbbであり、このバッファ
３４の出力でメモリセルアレイ３１中の対応するワード
線ＷＬを駆動するようになっている。

【００１４】上記メモリセルアレイ３１は、一括して同
時に消去されるセルブロックであり、図示しないが各セ
ルトランジスタのソースはアレイ３１内で共通接続さ
れ、消去時には消去電位でバイアスされる。また、書き
込み及び読み出し等の他の動作時には共通ソースは接地
される。一方、各セルトランジスタのドレインは、上記
ワード線ＷＬと直交して配置されたビット線に列毎に共
通接続されている。これらドレインは、消去時は前述し
たようにオープンとなるため特別なデコード操作は不要
であるのでここでは省略している。

【００１５】また、上記コンパレータ２６から出力され
る一致信号ＨＩＴは、スペアロウデコーダ３５に供給さ
れる。このスペアロウデコーダ３５は、上記一致信号Ｈ
ＩＴを電位Ｖprと接地電位ＧＮＤ間のレベルにシフトす
るレベルシフタ３６と、動作電源が電位Ｖprとバイアス
電位ＶbbのＣＭＯＳインバータからなるバッファ３７と
から構成されている。上記レベルシフタ３６及びバッフ
ァ３７はそれぞれ、図１５及び図１６に示したレベルシ
フタ３３及びバッファ３４と同様な回路構成になってい
る。そして、上記バッファ３７の出力でスペアワード線
ＳＷＬを駆動する。

【００１６】次に、上記のような構成において概略的に
動作を説明する。読み出し及び書き込み時には、メモリ
セルアレイ３１内の各ワード線ＷＬはロウアドレスＲＡ
ddに応じて一本ずつ選択される必要がある。図１４に示
した回路では、外部入力あるいはチップ内部のアドレス
カウンタ等によって指定されたロウアドレスＲＡddをプ
リデコーダ２５でデコードした後、更にメインデコーダ
３０でデコードして一本のワード線ＷＬを選択するよう
になっている。各電位のレベルとワード線ＷＬのレベル
をまとめると下表−１に示すようになる。

【００１７】

【表１】

【００１８】すなわち、電位Ｖbbは読み出し及び書き込
み時は接地レベルであり、ロウアドレス信号ＲＡddで選
択されたワード線のみがＶprレベルとなり、非選択のワ
ード線は電位Ｖbb（接地レベル）となっている。一方、
消去時には、プリデコーダ２５の活性化信号ＰＲＥが
“Ｈ”レベルとなり、電位Ｖbbは負電位となる。信号Ｐ
ＲＥによりロウプリデコード信号ＲＰＤは全て非選択状
態となるため、全てのワード線は非選択側に固定され、
レベルシフタ３３の出力（＝バッファ３４の入力）は全
てのロウが電位Ｖprとなる。よって、全てのロウにおけ
るバッファ３４中のＰチャネル型ＭＯＳトランジスタＱ
５は非導通状態、Ｎチャネル型ＭＯＳトランジスタＱ６
は導通状態となり、ワード線ＷＬは電位Ｖbbで駆動され
る。よって、全てのワード線ＷＬが同時に負電位でバイ
アスされ、一括した消去が行われる。

【００１９】この際、上記バッファ３４中のＮチャネル
型ＭＯＳトランジスタＱ６は、負電位での駆動が必要と
なるため、図１７に示すように、Ｐ型半導体基板を用い
る場合には、この基板１１中ではなくＰウェル領域４０
中に設けられる。このＰウェル領域４０は、電位Ｖw で
バイアスされたＮウェル領域４１中に形成され、接地レ
ベルの基板１１と分離されている。上記電位Ｖw は、Ｍ
ＯＳトランジスタＱ６のソース電位Ｖs 及び接地電位と
等しいか、これらの電位より大きい、すなわちＶw ≧Ｖ
s 及びＶw ≧ＧＮＤなる関係を満たす。

【００２０】ここで、上述したフラッシュメモリにおけ
るロウリダンダンシについて考えてみる。読み出し時及
び書き込み時は、選択されたワード線のみ“Ｈ”レベル
となるため、スペアセルへの置き換えは、不良セルのロ
ウアドレスが選択されたことを検知した時に、対応する
ワード線の選択を非活性化し、代わりにスペアワード線
ＳＷＬを活性化することで行われる。

【００２１】次に、消去動作について詳しく考察する。
消去はソースを共通接続したセルに対してブロック単位
で一括して行われる。よって、リダンダンシ技術を用い
て不良セルについてスペアセルへの置き換えを行って
も、ソースは物理的に接続されたままであるため、消去
電位は不良セルのソースにも印加される。また、図１４
に示したような構成では、消去時はロウアドレスによら
ず電位Ｖbbが負になることで全てのワード線が負の消去
電位でバイアスされる。つまり、リダンダンシで置き換
えた不良セルとスペアロウのセルも消去すべき他のセル
と全く同様の消去電位が印加されており、消去不良のセ
ルでない限り消去が行われ、閾値電圧Ｖthが低下するこ
とになる。もし、閾値電圧が負にまで低下して過消去状
態になると、ワード線ＷＬが非選択で接地レベルになっ
ていても電流を流すことになり、この不良セルのドレイ
ンが接続されているビット線に接続された同一カラムの
他のセルの正常な読み出しを破壊するという問題が生ず
る。

【００２２】この問題を避けるために、消去の前にスペ
アと不良ロウを含めたブロック内の全てのセルについて
書き込みを行い、予め閾値電圧を高くしておくことで消
去後の閾値電圧が負にならないようにすることが行われ
ている。しかし、不良セルは書き込みが正常に行われる
保証はなく、消去前の閾値電圧を高くすることができ
ず、消去後の閾値電圧が負に低下する、いわゆる過消去
の状態になる恐れがある。よって、従来の消去方式で
は、書き込み不良のセルに対しては、リダンダンシ回路
を用いての救済はできない。

【００２３】また、過消去防止のための消去前書き込み
は、不良セルとスペアロウを含めた全セルに対して行わ
なければならない。今、単純にアドレスを順にインクリ
メントしながら全アドレスに書き込みを行わせたとす
る。この時、リダンダンシ回路で置き換えた不良ロウが
存在すると、この不良ロウはアドレスで選択されないた
め書き込みが行われない。また、置換を行っていない未
使用のスペアロウに対しても書き込みは行われない。よ
って、消去前書き込みにおいては、全アドレスに書き込
みを行うのとは別に、通常なら選択されないようになっ
ている不良ロウと未使用のスペアロウを別途選択して書
き込みを行うという特別な制御が必要となり、消去シー
ケンスの複雑化を招く。また、ホットエレクトロンを用
いた書き込みは、電流の制約から消去と異なり全セル一
括で行うことはできず、バイト等の単位でアドレスをイ
ンクリメントしながら行わなくてはならない。よって、
書き込みを行うセル数が増える分（不良ロウとスペアロ
ウ）だけ、消去時間が増加することにもなる。

【００２４】次に、絶縁膜不良のセルをスペアセルへ置
換する場合について考える。絶縁膜不良には、図１８に
抵抗Ｒ１で模式的に示すようなインターポリ絶縁膜リー
ク（フローティングゲート１５とコントロールゲート１
７間のショート）と、図１９に抵抗Ｒ２で模式的に示す
ようなトンネル酸化膜リーク（フローティングゲート１
５と基板１１間のリーク）の２通りがある。いずれの不
良もフローティングゲート１５への電子の蓄積が不可能
であるが、ワード線（コントロールゲート１７）が接地
レベルであればドレイン電流は流れないため、スペアセ
ルへの置き換えを行っても先に述べたような電流リーク
による他のセルトランジスタの読み出し破壊の問題は起
こらない。よって、スペアセルによる救済が可能である
ように見え、実際に置換しての正常動作が可能で良品に
なる。

【００２５】しかし、この種の不良は、消去と書き込み
を繰り返しているうちに破壊するという最も厄介な問題
を伴う。前述したように、消去時にはコントロールゲー
ト１７とソース１２に消去用の高電位が印加される。こ
の時フローティングゲート１５は、各端子のバイアスレ
ベルと両絶縁膜１４，１６とにより形成される容量によ
るカップリング、及びフローティングゲート１５中に蓄
積された電荷量により決まる電位にバイアスされる。つ
まり、ソース１２とコントロールゲート１７間の電位差
は、両絶縁膜１４，１６に分割されて印加されている。
ところが、図１８に示した不良の場合、フローティング
ゲート１５にはコントロールゲート１７の負電位が伝わ
り、トンネル酸化膜１４にソース１２とコントロールゲ
ート１７間の高電位が直接印加されることになる。よっ
て、消去を繰り返すことにより経時的な絶縁膜破壊（Ｔ
ＤＤＢ）が起こってしまう。一方、図１９に示したよう
な不良の場合は、インターポリ絶縁膜１６側で同様なこ
とが起こり得る。いずれの場合にもコントロールゲート
１７と基板１１の間で両絶縁膜１４，１６を介してリー
クパスが形成されることになる。

【００２６】消去の場合、全てのワード線は同時に負電
位にバイアスされるが、この負電位はチップ外部から与
えるのではなく、チップ内部の回路で発生させているた
め、電流供給能力に限界があり、不良ロウにおいてコン
トロールゲート１７と基板１１間のリークにより負電位
が基板とショートしてしまうと十分な負電位が得られな
い恐れがある。よって、不良ロウ以外の正常なロウのワ
ード線に印加される負電位にも影響を与え、同一ブロッ
ク内の正常セルの消去不良を発生させることになる。よ
って、絶縁膜不良に起因するビット単位での不良をスペ
アロウにより救うことができない。

【００２７】上述したような書き込み不良や絶縁膜不良
等は、セルの不良症状の主要なものであり、リダンダン
シ回路を設けてもこれらが救済できないと、救済率が大
きく低下し、リダンダンシ回路採用の効果が少なくなる
という問題を生ずる。また、消去前書き込みを不良ロウ
と未使用のスペアロウにも行う必要があるため、消去シ
ーケンスの複雑化と時間の増加を招いている。

【００２８】

【発明が解決しようとする課題】上記のように従来の不
揮発性半導体記憶装置では、リダンダンシ回路を設けて
も絶縁膜不良のセルや書き込み不良のセルを十分に救済
できないという問題があった。

【００２９】また、消去前書き込みを不良ロウと未使用
のスペアロウにも行う必要があるため、消去シーケンス
の複雑化と時間の増加を招くという問題があった。この
発明は上記のような事情に鑑みてなされたもので、その
目的とするところは、絶縁膜不良のセルや書き込み不良
のセルを確実に救済することができる不揮発性半導体記
憶装置を提供することにある。この発明の別の目的は、
消去シーケンスの簡単化と時間の短縮を図れる不揮発性
半導体記憶装置を提供することにある。

【００３０】

【課題を解決するための手段】この発明の請求項１に記
載した不揮発性半導体記憶装置は、不良セルをスペアセ
ルに置き換えて救済するリダンダンシ手段と、スペアセ
ルに置き換えるべき不良セルのアドレスを記憶する不良
アドレス記憶手段と、消去時に上記不良アドレス記憶手
段に記憶された不良セルのアドレスをチップ内部のアド
レスバスに転送する転送手段とを具備することを特徴と
する。

【００３１】請求項２の不揮発性半導体記憶装置は、不
良セルをスペアセルに置き換えて救済するリダンダンシ
手段と、スペアセルに置き換えるべき不良セルのアドレ
スを記憶する不良アドレス記憶手段と、入力されたアド
レスをラッチし、このラッチしたアドレスをチップ内部
のアドレスバスに転送するアドレスラッチ手段と、上記
不良アドレス記憶手段に記憶されたアドレスを上記アド
レスラッチ手段に転送する転送手段とを具備し、データ
の消去時に上記アドレスラッチ手段にラッチした不良セ
ルのアドレスをチップ内部のアドレスバスに転送するこ
とを特徴とする。

【００３２】請求項３の不揮発性半導体記憶装置は、不
良セルをスペアセルに置き換えて救済するリダンダンシ
手段と、スペアセルに置き換えるべき不良セルのアドレ
スを記憶する不良アドレス記憶手段と、ロウデコード信
号をロウ毎にラッチする第１のラッチ手段と、スペアセ
ルを選択するための信号をスペアロウ毎にラッチする第
２のラッチ手段と、消去に先だって上記不良アドレス記
憶手段に記憶された不良セルのアドレスにより選択され
るロウに対応する上記第１のラッチ手段とスペアロウの
うち未使用のロウに対応する上記第２のラッチ手段に関
して、不良ではないロウに対応する上記第１のラッチ手
段とスペアロウのうちの使用しているロウに対応する上
記第２のラッチ手段に対して選択／非選択の逆の状態を
セットする手段とを具備し、上記第１，第２のラッチ手
段にラッチしたデータに基づいて消去を行うことを特徴
とする。

【００３３】この発明の請求項４に記載した不揮発性半
導体記憶装置は、不良セルをスペアセルに置き換えて救
済するリダンダンシ回路を備え、セルトランジスタのコ
ントロールゲートに負のバイアスを与えて消去を行うフ
ラッシュメモリにおいて、不良セルのロウアドレスを記
憶する不良ロウアドレス記憶手段と、チップ内部のアド
レスバスに出力されたアドレスを上記不良ロウアドレス
記憶手段に記憶されたロウアドレスと比較するアドレス
比較手段と、記憶データの消去時に、上記アドレス比較
手段でアドレスの一致が検知された時、スペアロウセル
を選択するスペアロウデコード手段を制御し、チップ内
部のアドレスバスに出力された不良ロウアドレスをロウ
デコード手段に転送する転送制御手段と、この転送制御
手段によって転送されたロウアドレスをロウデコード手
段でデコードした信号に基づいて不良ロウアドレスのワ
ード線に接地電位を与える電位印加手段とを具備するこ
とを特徴とする。

【００３４】この発明の請求項１０に記載した不揮発性
半導体記憶装置は、不良セルをスペアセルに置き換えて
救済するリダンダンシ回路を備え、セルトランジスタの
コントロールゲートに負のバイアスを与えて消去を行う
フラッシュメモリにおいて、アドレス信号が入力される
アドレスバッファと、このアドレスバッファに入力され
たアドレス信号をラッチするアドレスラッチ回路と、ア
ドレス信号を生成するアドレスカウンタと、不良ロウア
ドレスを記憶するリダンダンシＲＯＭと、上記アドレス
バッファ、上記アドレスラッチ回路、上記アドレスカウ
ンタ及び上記リダンダンシＲＯＭの出力が供給され、こ
れらの出力を選択的にチップ内部のアドレスバスに出力
するアドレスマルチプレクサと、上記アドレスバスに出
力されたロウアドレスと上記リダンダンシＲＯＭに記憶
された不良ロウアドレスとを比較するコンパレータと、
上記アドレスバスに出力されたロウアドレスをデコード
するロウプリデコーダと、このロウプリデコーダから出
力されるロウプリデコード信号が供給されるメインデコ
ーダと、このメインデコーダの出力でワード線が選択さ
れることによりメモリセルのロウが選択されるメモリセ
ルアレイと、上記メモリセルアレイの不良ロウを置換す
るためのスペアロウセルと、このスペアロウセルを選択
するスペアロウデコーダと、記憶データの消去時に上記
コンパレータによりロウアドレスの一致が検出された
時、上記ロウプリデコーダを活性化するとともに、上記
スペアロウデコーダを駆動してスペアロウセルを制御す
る論理回路とを具備し、前記メインロウデコーダは、記
憶データの消去時にメモリセルアレイ中の不良セルが接
続されたワード線に接地電位を与える第１のバイアス手
段を備え、前記スペアロウデコーダは、記憶データの消
去時に未使用のスペアワード線に接地電位を与える第２
のバイアス手段を備えることを特徴とする。

【００３５】請求項１１の不揮発性半導体記憶装置は、
不良セルをスペアセルに置き換えて救済するリダンダン
シ回路を備え、セルトランジスタのコントロールゲート
に負のバイアスを与えて消去を行うフラッシュメモリに
おいて、アドレス信号が入力されるアドレスバッファ
と、アドレス信号を生成するアドレスカウンタと、上記
アドレスバッファに入力されたアドレス信号及び上記ア
ドレスカウンタで生成されたアドレス信号を選択的にラ
ッチするアドレスラッチ回路と、不良ロウアドレスを記
憶するリダンダンシＲＯＭと、上記アドレスバッファ、
上記アドレスラッチ回路及び上記アドレスカウンタの出
力が供給され、これらの出力を選択的にチップ内部のア
ドレスバスに出力するアドレスマルチプレクサと、上記
アドレスバスに出力されたロウアドレスと上記リダンダ
ンシＲＯＭに記憶された不良ロウアドレスとを比較し、
一致した時に一致信号を出力して上記アドレスラッチ回
路を制御し、上記アドレスカウンタで生成したロウアド
レスを上記アドレスラッチ回路にラッチさせるコンパレ
ータと、上記アドレスバスに出力されたロウアドレスを
デコードするロウプリデコーダと、このロウプリデコー
ダから出力されるロウプリデコード信号が供給されるメ
インデコーダと、このメインデコーダの出力でワード線
が選択されることによりメモリセルのロウが選択される
メモリセルアレイと、上記メモリセルアレイの不良ロウ
を置換するためのスペアロウセルと、このスペアロウセ
ルを選択するスペアロウデコーダと、記憶データの消去
時に上記コンパレータにより一致が検出された時、上記
ロウプリデコーダを活性化するとともに、上記スペアロ
ウデコーダを駆動してスペアロウセルを制御する論理回
路とを具備し、前記メインロウデコーダは、記憶データ
の消去時にメモリセルアレイ中の不良セルが接続された
ワード線に接地電位を与える第１のバイアス手段を備
え、前記スペアロウデコーダは、記憶データの消去時に
未使用のスペアワード線に接地電位を与える第２のバイ
アス手段を備えることを特徴とする。

【００３６】請求項１３の不揮発性半導体記憶装置は、
不良セルをスペアセルに置き換えて救済するリダンダン
シ回路を備え、セルトランジスタのコントロールゲート
に負のバイアスを与えて消去を行うフラッシュメモリに
おいて、アドレス信号が入力されるアドレスバッファ
と、このアドレスバッファに入力されたアドレス信号を
ラッチするアドレスラッチ回路と、アドレス信号を生成
するアドレスカウンタと、不良ロウアドレスを記憶する
リダンダンシＲＯＭと、上記アドレスバッファ、上記ア
ドレスラッチ回路及び上記アドレスカウンタの出力が供
給され、選択したアドレスをチップ内部のアドレスバス
に出力するアドレスマルチプレクサと、上記アドレスバ
スに出力されたロウアドレスと上記リダンダンシＲＯＭ
に記憶された不良ロウアドレスとを比較するコンパレー
タと、上記アドレスバスに出力されたロウアドレスをデ
コードするロウプリデコーダと、上記ロウプリデコーダ
から出力されるロウプリデコード信号をデコードするメ
インデコーダと、上記メインデコーダのデコード信号を
ロウ毎にラッチする第１のラッチ回路と、この第１のラ
ッチ回路にラッチされたデコード信号に基づいてワード
線が選択されることによりメモリセルのロウが選択され
るメモリセルアレイと、上記メモリセルアレイの不良ロ
ウを置換するためのスペアロウセルと、上記スペアロウ
セルを選択するスペアロウデコーダと、上記スペアロウ
デコーダから出力されるデコード信号をスペアロウ毎に
ラッチする第２のラッチ回路と、記憶データの消去時に
上記コンパレータによりアドレスの一致が検出された
時、上記ロウプリデコーダを活性化するとともに、上記
スペアロウデコーダ内の第２のラッチ回路をセットして
スペアロウセルを制御する論理回路とを具備し、前記メ
インロウデコーダは、記憶データの消去時にメモリセル
アレイ中の不良セルが接続されたワード線に接地電位を
与える第１のバイアス手段を備え、前記スペアロウデコ
ーダは、記憶データの消去時に未使用のスペアワード線
に接地電位を与える第２のバイアス手段を備えることを
特徴とする。

【００３７】

【作用】請求項１、請求項２及び請求項３のような構成
によれば、消去時にセルトランジスタのコントロールゲ
ートに負電位を印加して消去を行う時（ＳＧＥ方式）、
不良アドレス記憶手段に記憶された不良セルのアドレス
をアドレスバスに転送することにより、不良ロウを選択
状態に固定できるので、不良ロウのセルトランジスタの
コントロールゲートへの負電位の印加を回避することが
でき、絶縁膜不良のセルや書き込み不良のセルを確実に
救済できる。請求項３に示すように第１，第２のラッチ
手段を設ければ、不良ロウが複数存在する場合にもこれ
ら複数の不良ロウのセルトランジスタのコントロールゲ
ートへの負電位の印加をも回避できる。

【００３８】請求項４、請求項１０、請求項１１及び請
求項１３に示すような構成によれば、不良ロウのワード
線、すなわち不良セルトランジスタのコントロールゲー
トに電位印加手段または第１のバイアス回路から接地電
位を与えた状態で消去を行うので、絶縁膜不良のセルや
書き込み不良のセルを確実に救済できる。また、請求項
１０、請求項１１及び請求項１３のように、未使用のス
ペアワード線に対しても第２のバイアス回路から接地電
位を与えれば、消去前書き込みを行う必要がないので、
消去シーケンスの簡単化と時間の短縮を図れる。更に、
請求項１３に示すように第１，第２のラッチ回路を設け
れば、不良ロウが複数存在する場合にもこれら複数の不
良ロウのセルトランジスタのコントロールゲートへの負
電位の印加の問題や消去前書き込みによる消去シーケン
スの複雑化並びに時間の増加のという問題をも回避でき
る。

【００３９】

【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、この発明の第１の実施例に係
る不揮発性半導体記憶装置について説明するためのもの
で、フラッシュメモリのロウデコード回路と消去動作に
関係する周辺回路部を抽出して示している。外部から供
給されたアドレス信号Ａddは、アドレスバッファ２１に
入力され、このアドレスバッファ２１の出力がアドレス
マルチプレクサ２２及びアドレスラッチ回路２３に供給
される。このアドレスラッチ回路２３の出力、アドレス
カウンタ２４の出力、及びリダンダンシＲＯＭ２９に記
憶された不良ロウアドレスのデータはそれぞれ、上記ア
ドレスマルチプレクサ２２に供給され、アドレスバッフ
ァ２１、アドレスラッチ回路２３及びアドレスカウンタ
２４のいずれかの出力が選択されて内部アドレスバスＡ
Ｂを介してロウプリデコーダ２５及びコンパレータ２６
に供給される。上記ロウプリデコーダ２５はアンドゲー
ト２７，２７，…から構成されており、それぞれに上記
内部アドレスバスＡＢを介して供給されたアドレス信号
のうちのロウアドレス信号ＲＡddが供給される。また、
各アンドゲート２７，２７，…にはインバータ５１から
出力されるロウプリデコーダ２５の活性化信号ＰＲＥが
供給されて動作が制御される。

【００４０】上記コンパレータ２６は、上記内部アドレ
スバスＡＢを介して供給されたアドレスとリダンダンシ
ＲＯＭ２９に記憶された不良アドレスとを比較し、一致
した時に一致信号ＨＩＴを出力する。リダンダンシＲＯ
Ｍ２９は、不良セルのアドレスを記憶する不良アドレス
記憶回路であり、このＲＯＭ２９にはロウリダンダンシ
であればロウアドレスの本数だけのビット数を記憶でき
るようになっている。一方、ワード線一本毎に置き換え
るのであれば、リダンダンシＲＯＭ２９には全てのロウ
アドレスが記憶される。また、２ロウ、４ロウといった
ように、２のｎ乗本をまとめての置き換えを行うのであ
れば、記憶するアドレスはｎビットだけ減ることにな
る。この記憶は、フラッシュメモリセルを用いてデータ
の書き込み及び消去を行わせても良いし、ポリシリコン
を用いたヒューズを設けてレーザで溶断することで不良
アドレスを記憶させることもできる。あるいは、ヒュー
ズに代えて図２に示すようにＥＰＲＯＭセルを設けても
良い。不良アドレスをリダンダンシＲＯＭ２９に記憶さ
せておき、選択されたアドレスがこの不良アドレスと一
致するか否かをコンパレータ２６で常にチェックする。
選択されたアドレスが不良アドレスと一致した場合は、
一致信号ＨＩＴが“Ｈ”レベルとなる。

【００４１】上記一致信号ＨＩＴは、ナンドゲート５２
の一方の入力端に供給される。このナンドゲート５２の
他方の入力端には消去信号ＥＲＳの反転信号が供給さ
れ、出力端はナンドゲート５３の一方の入力端に接続さ
れる。上記消去信号ＥＲＳ及びスペアロウ活性化信号Ｓ
ＰＥｉの反転信号は、それぞれナンドゲート５４の入力
端に供給される。このナンドゲート５４の出力は、上記
ナンドゲート５３の他方の入力端に供給される。そし
て、ナンドゲート５３の出力が上記インバータ５１の入
力端及びスペアロウデコーダ５５に供給される。

【００４２】インバータ５１から出力される活性化信号
ＰＲＥが“Ｌ”レベルとなると、プリデコーダ２５を非
活性化して不良行を非選択状態にするとともに、スペア
ロウデコーダ５５によってスペアロウセル３８内のスペ
アワード線ＳＷＬが駆動され、スペアセルへの置換が行
われる。消去時においては、メモリセルアレイ３１中の
ワード線ＷＬは一括動作であり、全て非選択状態とな
り、スペアロウを含めて一括消去されるため、特にリダ
ンダンシによる制御は行われない。

【００４３】上記ロウプリデコーダ２５から出力される
ロウプリデコード信号ＲＰＤは、メインデコーダ５６に
供給される。メインデコーダ５６には、メモリセルアレ
イ３１の各ワード線ＷＬに対応してアンドゲート３２，
３２，…、第１のレベルシフタ５７，…、第２のレベル
シフタ５８，…及びバッファ３４，…が設けられてい
る。第１のレベルシフタ５７は動作電源Ｖcc，Ｖbbで動
作し、アンドゲート３２の出力信号をこれらの信号レベ
ルにシフトして出力する。第２のレベルシフタ５８は、
書き込み時にワード線ＷＬを高電位にするために信号レ
ベルを変換する回路であり、Ｖcc系の信号をＶpr系の信
号に変換して出力する。

【００４４】上記メモリセルアレイ３１は、一括して同
時に消去されるセルブロックであり、図示しないが各セ
ルトランジスタのソースはアレイ３１内で共通接続さ
れ、消去時には消去電位が印加される。また、書き込み
及び読み出し等の他の動作時には共通ソースは接地され
る。一方、各セルトランジスタのドレインは、上記ワー
ド線ＷＬ，…と直交して配置されたビット線に列毎に共
通接続されている。これらドレインは、消去時には前述
したようにオープンとなるため特別なデコード操作は不
要であるのでここでは省略している。

【００４５】また、上記スペアロウデコーダ５５は、各
スペアワード線ＳＷＬ（図１では説明を簡単にするため
に１本のスペアワード線のみを代表的に示しているが、
複数のスペアワード線を用いる場合にはアンドゲートや
ナンドゲート等を用いてデコードを行う）に対応して第
１のレベルシフタ５９、第２のレベルシフタ６０及びバ
ッファ３７が設けられている。第１のレベルシフタ５９
は、ナンドゲート５３の出力信号を、電源電圧Ｖccとバ
イアス電位Ｖbb間のレベルにシフトする。第２のレベル
シフタ６０は、上記第１のレベルシフタ５９の出力信号
を電位Ｖprとバイアス電位Ｖbb間のレベルにシフトす
る。バッファ３７は、動作電源が電位Ｖprとバイアス電
位ＶbbのＣＭＯＳインバータからなり、このバッファ３
７でスペアロウセル３８内のスペアワード線ＳＷＬが駆
動される。上記レベルシフタ５９，６０及びバッファ３
７はそれぞれ、上記メインロウデコーダ５６におけるレ
ベルシフタ５７，５８及びバッファ３４と実質的に同じ
回路構成になっている。

【００４６】図２は、上記図１に示した回路におけるリ
ダンダンシＲＯＭ２９の構成例を示している。このリダ
ンダンシＲＯＭ２９は、ＥＰＲＯＭセル７０、ラッチ回
路７１、セレクタ回路７２及びキャパシタＣ1 ，Ｃ2 を
含んで構成されている。上記ラッチ回路７１は、ＣＭＯ
Ｓインバータ回路ＩＶ1 とフィードバック用のＰチャネ
ルＭＯＳトランジスタＴ1 とから構成される。上記トラ
ンジスタＴ1 のソースは電源Ｖccに接続され、ドレイン
はインバータ回路ＩＶ1 の入力ノードに接続され、ゲー
トはインバータ回路ＩＶ1 の出力ノードに接続される。
上記インバータ回路ＩＶ1 の入力ノードと電源Ｖcc間に
はキャパシタＣ1 が接続され、上記インバータ回路ＩＶ
1 の出力ノードと接地点Ｖss間にはキャパシタＣ2 が接
続される。上記セレクタ回路７２は、ＣＭＯＳインバー
タ回路ＩＶ2 と２個のＣＭＯＳトランスファゲートＣＴ
1 ，ＣＴ2 から構成される。このセレクタ回路７２は、
上記ラッチ回路７１のラッチデータに応じて１ビットの
アドレス信号Ａdiまたはその反転信号／Ａdiを選択して
出力するものである。ＥＰＲＯＭセル７０の制御ゲート
には、リダンダンシのための書込み時には高電圧Ｖpp、
通常動作時には接地電位Ｖssが与えられる。

【００４７】図３は上記図１に示した回路における第１
のレベルシフタ５７，５９の構成例を示している。ここ
ではレベルシフタ５７の構成を例にとって説明するが、
レベルシフタ５９も同じ構成である。レベルシフタ５７
は、Ｐチャネル型ＭＯＳトランジスタＱ７，Ｑ８、Ｎチ
ャネル型ＭＯＳトランジスタＱ９，Ｑ１０及びインバー
タ７３から構成されている。ＭＯＳトランジスタＱ７，
Ｑ８のソースはそれぞれ電源Ｖccに接続され、各ドレイ
ンとバイアス電位Ｖbb間にはＭＯＳトランジスタＱ９，
Ｑ１０のドレイン，ソース間が接続される。ＭＯＳトラ
ンジスタＱ９のゲートは上記ＭＯＳトランジスタＱ８，
Ｑ１０のドレイン共通接続点に接続され、ＭＯＳトラン
ジスタＱ１０のゲートは上記ＭＯＳトランジスタＱ７，
Ｑ９のドレイン共通接続点に接続される。上記ＭＯＳト
ランジスタＱ７のゲートにはアンドゲート３２の出力信
号が供給され、上記ＭＯＳトランジスタＱ８のゲートに
はアンドゲート３２の出力信号がインバータ７３を介し
て供給される。そして、上記ＭＯＳトランジスタＱ８と
Ｑ１０との接続点から得た出力信号をレベルシフタ５８
に供給するようになっている。

【００４８】図４は上記図１に示した回路における第２
のレベルシフタ５８，６０の構成例を示している。ここ
ではレベルシフタ５８を例にとって説明する。レベルシ
フタ３３は、Ｐチャネル型ＭＯＳトランジスタＱ１１，
Ｑ１２、Ｎチャネル型ＭＯＳトランジスタＱ１３，Ｑ１
４及びインバータ７４から構成されている。ＭＯＳトラ
ンジスタＱ１１，Ｑ１２のソースはそれぞれ電位Ｖprに
接続され、各ドレインとバイアス電位Ｖbb間にはＭＯＳ
トランジスタＱ１３，Ｑ１４のドレイン，ソース間が接
続される。ＭＯＳトランジスタＱ１１のゲートは上記Ｍ
ＯＳトランジスタＱ１２，Ｑ１４のドレイン共通接続点
に接続され、ＭＯＳトランジスタＱ１２のゲートは上記
ＭＯＳトランジスタＱ１１，Ｑ１３のドレイン共通接続
点に接続される。上記ＭＯＳトランジスタＱ１３のゲー
トにはレベルシフタ５７の出力信号が供給され、上記Ｍ
ＯＳトランジスタＱ１４のゲートにはレベルシフタ５７
の出力信号がインバータ７４を介して供給される。そし
て、上記ＭＯＳトランジスタＱ１２とＱ１４との接続点
から得た出力信号をバッファ３４に供給するようになっ
ている。

【００４９】図５は上記図１に示した回路におけるバッ
ファ３４，３７の構成例を示している。ここではバッフ
ァ３４を例にとって説明する。上記バッファ３４は、Ｐ
チャネル型ＭＯＳトランジスタＱ１５とＮチャネル型Ｍ
ＯＳトランジスタＱ１６とからなるＣＭＯＳインバータ
で構成されている。このＣＭＯＳインバータの動作電源
は、電位Ｖpr2 とバイアス電位Ｖbbであり、このバッフ
ァ３４の出力でメモリセルアレイ３１中の対応するワー
ド線ＷＬを駆動するようになっている。下表２は上述し
た回路における各電位レベルとワード線のレベルを示し
ている。

【００５０】

【表２】

【００５１】図１ないし図５に示した第１の実施例にお
いて、読み出し及び書き込みの場合は図１４に示した回
路と同様な制御を行えば良い。つまり、不良セルの存在
するロウが選択されると、この不良ロウは非選択状態、
つまり接地レベルに固定されているため、不良セルのワ
ード線はバイアスされることはない。

【００５２】次に、消去時の動作について説明する。消
去時には、アドレスマルチプレクサ２２でリダンダンシ
ＲＯＭ２９の出力を選択し、このＲＯＭ２９に記憶され
た不良ロウアドレスのデータを直接アドレスバスＡＢに
転送する。コマンド制御によるオート動作が可能なフラ
ッシュメモリの場合、図１４に示したように内部アドレ
スバスＡＢへは外部入力アドレスＡdd、アドレスラッチ
回路２３の出力、アドレスカウンタ２４の出力等を切替
えて転送するためにアドレスマルチプレクサ２２が設け
られている。よって、第１の実施例ではこのマルチプレ
クサ２２にリダンダンシＲＯＭ２９の記憶データを入力
している。

【００５３】ロウプリデコーダ２５は、消去時には図１
４に示した回路では非活性化されていたが、この発明で
は通常通りアドレスバスＡＢの信号に応じてデコードを
行う。つまり、不良セルのアドレスがデコードされるこ
とになる。メインデコーダ５６中の第１のレベルシフタ
５７は、Ｖcc系の信号（“Ｈ”レベル＝Ｖcc、“Ｌ”レ
ベル＝接地電位）の“Ｌ”レベル側をＶbbレベルにシフ
トする回路である。第２のレベルシフタ５８は、“Ｈ”
レベル側の電位をＶccからＶprにシフトする回路であ
り、“Ｌ”レベル側はバイアス電位Ｖbbになっている。
これらの二段のレベルシフタ５７，５８により、アンド
ゲート３２から出力されるＶcc系の信号が、Ｖpr／Ｖcc
系の信号に変換されてバッファ３４に入力される（但
し、表２に示したように、消去時における電位Ｖprは電
源電位Ｖccと同レベルになっている）。

【００５４】ワード線ＷＬを駆動するバッファ３４の電
源は、電位Ｖpr2 とＶbbであり、Ｖpr2 はＶprと異なり
消去時には接地レベルになるが、レベルシフタ５８の出
力信号に応じてインバータ動作をする。つまり、レベル
シフタ５８の出力が電位Ｖｐｒの時にＶｂｂレベルを出
力し、レベルシフタ５８の出力が電位Ｖbbの時にＶpr
（＝接地レベル）を出力する。内部アドレスバスＡＢで
指定されたロウは選択状態となり、ワード線ＷＬはＶpr
＝接地レベルになる。ここでは、不良ロウアドレスを選
択しているので、不良ロウのみ接地レベルとなり、他の
ロウは全て消去電位であるＶbbレベルとなる。よって、
不良セルのコントロールゲートへのストレス印加はなく
なり、前述の経時的な絶縁膜破壊の問題を回避できる。
一方、スペアロウについては、リダンダンシ置き換えが
行われている場合に限り、消去時にワード線ＷＬには負
電位Ｖbbが印加され、未使用のスペアロウは接地レベル
に固定される。

【００５５】以上の制御は、図１に示した消去信号ＥＲ
Ｓ、スペアロウ活性化信号ＳＰＥｉ、選択アドレスと不
良アドレスとの一致信号ＨＩＴにより行われる。ところ
で、メモリセルアレイ３１中のセルトランジスタのソー
スはブロック内で全て共通となっている。このため、不
良セルが存在する場合は、スペアセルへの置き換えを行
った後でも、消去時には不良セルのソースにも消去電位
が印加される。しかし、ＳＥＧ方式の場合、ＳＥ方式に
比べソース電位はかなり低くなっており（例えばＳＥ方
式の１２Ｖ程度に対してＳＧＥ方式では５Ｖ程度）、ト
ンネル電流を流すのに十分な電界を保つには、ゲートに
負電位を印加することが必要である。よって、不良セル
のソースがバイアスされただけで他のセル同様に消去さ
れてしまうことはない。逆にゲートとドレインが接地さ
れた状態でソースをバイアスすると、フローティングゲ
ート内の電荷量が安定状態に収束する現象が知られてい
る。よって、絶縁膜のカップリングとバイアスレベルを
うまく整合させることにより、不良セルは、消去による
閾値電圧の低下ではなく、ある安定した正の値を持つ閾
値電圧への収束が期待できる。このことから、全てのビ
ット線を接地し、ドレインを接地状態にすると、不良ロ
ウと未使用のスペアロウはコントロールゲートが接地さ
れるため、消去時にソースに消去電位が印加されても、
閾値電圧は正のある値に落ち着く。よって、不良セルと
スペアロウは消去されることはなく、これらのセルへの
消去前書き込みが不要となる。これにより、書き込み不
良のセルについてもスペアロウによる救済が可能とな
る。また、消去シーケンスの簡略化と時間短縮が図れ
る。

【００５６】図６は、この発明の第２の実施例に係る不
揮発性半導体記憶装置について説明するためのもので、
フラッシュメモリにおけるロウデコード回路と消去動作
に関係する周辺回路部を抽出して示している。図６にお
いて、前記図１と同一構成部には同じ符号を付してその
詳細な説明は省略する。すなわち、この第２の実施例で
は、コンパレータ２６から出力される一致信号ＨＩＴを
アドレスラッチ回路２３に供給するようにしている。こ
のアドレスラッチ回路２３には、アドレスカウンタ２４
から出力されるアドレス信号及び第１の実施例と同様に
アドレスバッファ２１から出力されるアドレス信号が供
給されており、上記一致信号ＨＩＴによってアドレスラ
ッチ回路２３のデータの取り込み動作が制御される。

【００５７】各電位のレベルとワード線のレベルは表２
と同じである。消去時に内部アドレスを不良アドレスの
選択状態にして、不良ロウと未使用のスペアロウを接地
レベルに固定することは第１の実施例と同様である。よ
ってデコーダに関しては全く同様である。第１の実施例
と異なるのは、アドレスバスＡＢへの不良アドレスの転
送方法である。

【００５８】本実施例での制御を図７のタイミングチャ
ートを参照しつつ順に説明する。消去を行う前に、アド
レスカウンタ２４にカウントアップ信号が供給される
と、アドレスカウンタ２４でロウアドレスが順次インク
リメントされ、アドレスマルチプレクサ２２を介してア
ドレスバスＡＢにアドレス信号が供給される。アドレス
バスＡＢに出力されたロウアドレスとリダンダンシＲＯ
Ｍ２９に記憶した不良ロウアドレスとの一致がコンパレ
ータ２６でチェックされ、一致するとコンパレータ２６
から“Ｈ”レベルの一致信号ＨＩＴが出力される。上記
ＨＩＴ信号が“Ｈ”レベルとなると、アドレスカウンタ
２４から出力されるアドレスがアドレスラッチ回路２３
にラッチされる。そして、消去信号ＥＲＳが“Ｈ”レベ
ルとなると、アドレスラッチ回路２３にラッチしたアド
レスをアドレスマルチプレクサ２２で選択してアドレス
バスＡＢに転送し、アドレスバスＡＢを不良アドレスの
選択状態にする。これによって、不良ワード線の電位は
接地ＧＮＤレベルに固定され、スペアワード線の電位は
負電位となる。一方、正常なワード線が選択された場合
には負電位が印加される。

【００５９】上記のような構成によれば、従来の回路に
比べて付加回路をほとんど設けることなく書き込み不良
のセルや絶縁膜破壊不良のセルの救済が可能となり、リ
ダンダンシ技術を用いた不良品の救済率を大幅に向上で
きる。アドレスをインクリメントしての不良アドレスチ
ェックのシーケンスが必要であるが、シーケンスの追加
であるため、回路規模はほとんど増大しない。また、上
記第１の実施例では、リダンダンシＲＯＭ２９の記憶デ
ータを直接アドレスマルチプレクサ２２に入力するの
で、ロウアドレスの本数分の信号線を両回路間に設ける
必要があった。このため、メガビット級のメモリでは１
０本近くになり、両回路が離れている場合、多大な配線
領域が必要となる恐れがあるが、このような場合には第
１の実施例よりも第２の実施例に示した回路の方が有利
である。

【００６０】図８は、この発明の第３の実施例に係る不
揮発性半導体記憶装置について説明するためのもので、
フラッシュメモリにおけるロウデコード回路と消去動作
に関係する周辺回路部を抽出して示している。この図８
に示す回路では、上記図１に示した回路におけるレベル
シフタ５７，…の入力端にラッチ回路（Ｒ／Ｓフリップ
フロップ）６１，…，６１を設けると共に、レベルシフ
タ５９の入力端にラッチ回路（Ｒ／Ｓフリップフロッ
プ）６２を設けている。上記フリップフロップ６１，
…，６１のセット入力端Ｓにはアンドゲート６３，…，
６３から出力されるデコード信号が供給され、リセット
入力端Ｒにはラッチ信号ＬＡＨの反転信号／ＬＡＨが供
給される。そして、これらフリップフロップ６１，…，
６１の出力／Ｑがそれぞれ、レベルシフタ５７，…の入
力端に供給される。上記アンドゲート６３，…，６３の
入力端にはロウプリデコード信号ＲＰＤ及びリセット信
号ＲＳＴが供給される。

【００６１】また、上記フリップフロップ６２のセット
入力端Ｓにはオアゲート６４の出力信号が供給され、リ
セット入力端Ｒにはアンドゲート６５の出力信号が供給
される。このフリップフロップ６２の出力／Ｑはレベル
シフタ５９の入力端に供給される。上記オアゲート６４
の一方の入力端にはリセット信号ＲＳＴが供給され、他
方の入力端にはアンドゲート６６の出力信号が供給され
る。上記アンドゲート６５の一方の入力端にはラッチ信
号ＬＡＨが供給され、他方の入力端にはスペアロウ活性
化信号ＳＰＥｉが供給される。上記アンドゲート６６の
第１の入力端にはエクスクルーシブノアゲート６７から
出力されるロウプリデコーダの活性化信号ＰＲＥが供給
され、第２の入力端には上記スペアロウ活性化信号ＳＰ
Ｅｉが供給され、第３の入力端には上記ラッチ信号ＬＡ
Ｈの反転信号が供給される。更に、上記エクスクルーシ
ブノアゲート６７の一方の入力端にはコンパレータ２６
から出力される一致信号ＨＩＴが供給され、他方の入力
端にはラッチ信号ＬＡＨが供給されるようになってい
る。ロウプリデコーダ２５の活性化信号ＰＲＥは、ラッ
チ信号ＬＡＨが一致信号ＨＩＴのエクスクルーシブオア
の反転となっているので、両信号が一致した時に“Ｈ”
レベルとなり、不一致の時は“Ｌ”レベルとなる。

【００６２】各電位のレベルとワード線のレベルは表２
と同じである。不良ロウと未使用のスペアセルについて
は消去時にゲートを接地電位に固定するという点では第
１の実施例と同様である。本実施例では、メインデコー
ダ５６でワード線ＷＬ毎にラッチ回路６１，…，６１を
設けて選択と非選択をワード線ＷＬ毎にラッチできるよ
うにしている。よって、消去を行いたくない不良セルの
あるロウと未使用のスペアロウに限り選択状態に、その
他の消去すべきロウは非選択状態にラッチ回路６１をセ
ットしてから消去動作に入れば良い。

【００６３】以下、上記図８に示した回路の動作を説明
する。まず、消去以外のモードについて考える。消去モ
ード以外では、ラッチ信号ＬＡＨとリセット信号ＲＳＴ
は“Ｌ”レベル固定とする。メインデコーダ５６内のラ
ッチ回路６１では、リセット入力であるラッチ信号／Ｌ
ＡＨが“Ｈ”レベル固定となるので、出力／Ｑはデコー
ド入力の反転信号が出力され、ラッチ回路６１，…，６
１は単なるインバータ動作を行う。よって、デコード信
号が“Ｈ”レベルとなったときにワード線ＷＬは選択状
態となる。次に、一致信号ＨＩＴが“Ｌ”レベルの場合
を考える。このとき活性化信号ＰＲＥは“Ｈ”レベルと
なるので、プリデコーダ２５はアドレスに応じた選択を
行う。よって、アドレス信号で指定されたワード線ＷＬ
が選択される。この際、スペアロウは非選択状態とな
る。

【００６４】一致信号ＨＩＴが“Ｈ”レベル、すなわち
不良セルが選択されると、プリデコーダ２５の活性化信
号ＰＲＥが“Ｌ”レベルとなり、プリデコーダ２５は非
活性化され選択されたワード線は非選択となる。一方、
スペアロウ活性化信号ＳＰＥｉは“Ｈ”レベルとなるの
で、指定される置き換え先のスペアロウが選択される。
よって、不良アドレス選択時のみスペアロウに置き換わ
るという所望の動作がなされている。

【００６５】次に、消去モードについて図９のタイミン
グチャートを参照しつつ説明する。消去を行う際には、
まずリセット信号ＲＳＴを“Ｈ”レベルにする。これに
よって、ワード線ＷＬは全て非選択状態、スペアロウは
全て選択状態となる。この状態のままでラッチ信号ＬＡ
Ｈを“Ｈ”レベルに設定するとラッチモードに入る。ラ
ッチ信号ＬＡＨが“Ｈ”レベルになることで、各ワード
線のフリップフロップ６１，…，６１はラッチ動作に入
るが、このとき各ワード線は非選択状態に、スペアワー
ド線は全て選択状態にラッチされる。ラッチ終了後、リ
セット信号ＲＳＴを“Ｌ”レベルに戻す。次に、第２の
実施例と同様に、アドレスカウンタ２４でロウアドレス
を順にインクリメントし、リダンダンシＲＯＭ２６に記
憶された不良ロウアドレスと一致しているか否かをコン
パレータ２６でチェックする。一致していない時は、一
致信号ＨＩＴは“Ｌ”レベルであるので、活性化信号Ｐ
ＲＥは“Ｌ”レベルとなり、プリデコーダ２５は非活性
化され、全てのワード線（スペアワード線を除く）ＷＬ
は非選択状態にある。よって、ワード線のラッチデータ
は変化しない。一致した時のみ一致信号ＨＩＴが“Ｈ”
レベルとなるが、このとき活性化信号ＰＲＥは“Ｈ”レ
ベルとなり、プリデコーダ２５が活性化される。よっ
て、この時のアドレス、つまり不良ロウアドレスで選択
されているワード線のデコード信号が“Ｈ”レベルとな
り、そのワード線のラッチデータが選択状態に変化して
保持される。図９では、不良ロウアドレスが２つ存在す
る場合を示しており、不良アドレス１と不良アドレス２
に対応して一致信号ＨＩＴが出力されると、これらのア
ドレスに対応する不良ロウ１，２の／Ｑはともに“Ｌ”
レベル、正常ロウの／Ｑ出力は“Ｈ”レベルとなる。一
方、スペアロウについては、不良アドレスが選択され、
置き換えるべきスペアロウの活性化信号ＳＰＥｉが
“Ｈ”レベルになると、ラッチ回路６２が選択状態から
非選択状態に変化して保持される。すなわち、不良アド
レス１に対応するスペアロウの／Ｑ出力は実線で示すよ
うに“Ｈ”レベル、不良アドレス２に対応するスペアロ
ウの／Ｑ出力は破線で示すように“Ｈ”レベルとなり、
未使用のスペアロウの／Ｑ出力は“Ｌ”レベルに固定さ
れる。

【００６６】よって、全アドレスをインクリメントした
後は、不良ロウと未使用のスペアロウのラッチ回路は選
択状態（ラッチ状態）に、それ以外のロウは非選択状態
（リセット状態）に保持されている。このようにラッチ
したデータを保持した状態で消去を行えば、消去信号が
“Ｈ”レベルの期間にラッチ回路６１，６２の出力／Ｑ
が“Ｈ”レベルのワード線及びスペアワード線には消去
電位が印加され、／Ｑが“Ｌ”レベルのワード線及びス
ペアワード線には接地電位が印加される。

【００６７】上述した第３の実施例では、各ワード線に
ラッチ回路を設ける必要があるが、同一ブロック内にラ
ンダムに複数本の不良が存在する場合にもワード線及び
スペアワード線に対する消去のための負電位の印加が回
避できるという効果が得られる。ラッチモードでのアド
レスインクリメントについては、第２の実施例と同様に
行えば良い。

【００６８】なお、いずれの実施例でもワード線を一本
単位で制御する場合を例に取って説明したが、複数本の
単位でスペアロウの置き換えを行う場合は、それぞれそ
の複数本単位で選択あるいは非選択を制御すれば良い。

【００６９】

【発明の効果】以上説明したように、この発明によれ
ば、従来のフラッシュメモリにおいてスペアロウを用い
ても救済できなかった、書き込み不良のセルや絶縁膜破
壊不良のセルの救済が可能となり、リダンダンシ技術を
用いた不良品の救済率を大幅に向上できる。また、消去
シーケンスの簡略化と時間の短縮も図れる。

【図面の簡単な説明】

【図１】この発明の第１の実施例に係る不揮発性半導体
記憶装置について説明するためのもので、フラッシュメ
モリのロウデコード回路と消去動作に関係する周辺回路
部を抽出して示す回路図。

【図２】図１に示した回路におけるリダンダンシＲＯＭ
の構成例について説明するための回路図。

【図３】図１に示した回路における第１のレベルシフタ
の構成例を示す回路図。

【図４】図１に示した回路における第２のレベルシフタ
の構成例を示す回路図。

【図５】図１に示した回路におけるバッファの構成例を
示す回路図。

【図６】この発明の第２の実施例に係る不揮発性半導体
記憶装置について説明するためのもので、フラッシュメ
モリのロウデコード回路と消去動作に関係する周辺回路
部を抽出して示す回路図。

【図７】図６に示した回路の動作を説明するためのタイ
ミングチャート。

【図８】この発明の第３の実施例に係る不揮発性半導体
記憶装置について説明するためのもので、フラッシュメ
モリのロウデコード回路と消去動作に関係する周辺回路
部を抽出して示す回路図。

【図９】図８に示した回路の動作を説明するためのタイ
ミングチャート。

【図１０】フラッシュメモリのメモリセルを示す断面
図。

【図１１】フラッシュメモリの一般的な消去方法を説明
するための断面図。

【図１２】図１１に示した消去方法を採用した場合のメ
モリセルの構成例を示す断面図。

【図１３】フラッシュメモリにおける他の消去方法につ
いて説明するための断面図。

【図１４】従来の不揮発性半導体記憶装置について説明
するためのもので、フラッシュメモリにおけるロウデコ
ード回路と消去動作に関係する周辺回路部を抽出して示
す回路図。

【図１５】図１４に示した回路におけるレベルシフタの
構成例を示す回路図。

【図１６】図１４に示した回路におけるバッファの構成
例を示す回路図。

【図１７】図１６に示した回路におけるＮチャネル型Ｍ
ＯＳトランジスタの構成例について説明するための断面
図。

【図１８】図１４に示した回路におけるセルトランジス
タの絶縁膜不良の一例について説明するための断面図。

【図１９】図１４に示した回路におけるセルトランジス
タの絶縁膜不良の他の例について説明するための断面
図。

【符号の説明】

２１…アドレスバッファ、２２…アドレスマルチプレク
サ、２３…アドレスラッチ回路、２４…アドレスカウン
タ、２５…ロウプリデコーダ、２６…コンパレータ、２
９…リダンダンシＲＯＭ、３１…メモリセルアレイ、３
４，３７…バッファ、３８…スペアロウセル、５５…ス
ペアロウデコーダ、５６…メインロウデコーダ、５７，
５７…第１のレベルシフタ、５８，６０…第２のレベル
シフタ、６１，６２…Ｒ／Ｓフリップフロップ、Ａdd…
アドレス信号、ＲＡdd…ロウアドレス信号、ＲＰＤ…ロ
ウプリデコード信号、ＰＲＥ…プリデコーダ活性化信
号、ＨＩＴ…一致信号、ＥＲＳ…消去信号、ＳＰＥｉ…
スペアロウ活性化信号、ＷＬ…ワード線、ＳＷＬ…スペ
アワード線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/115 21/8247 29/788 29/792 Ｈ０１Ｌ 27/10 ４３４ 29/78 ３７１

Claims

【特許請求の範囲】

【請求項１】不良セルをスペアセルに置き換えて救済
するリダンダンシ手段と、スペアセルに置き換えるべき
不良セルのアドレスを記憶する不良アドレス記憶手段
と、消去時に上記不良アドレス記憶手段に記憶された不
良セルのアドレスをチップ内部のアドレスバスに転送す
る転送手段とを具備することを特徴とする不揮発性半導
体記憶装置。
【請求項２】不良セルをスペアセルに置き換えて救済
するリダンダンシ手段と、スペアセルに置き換えるべき
不良セルのアドレスを記憶する不良アドレス記憶手段
と、入力されたアドレスをラッチし、このラッチしたア
ドレスをチップ内部のアドレスバスに転送するアドレス
ラッチ手段と、上記不良アドレス記憶手段に記憶された
アドレスを上記アドレスラッチ手段に転送する転送手段
とを具備し、データの消去時に上記アドレスラッチ手段
にラッチした不良セルのアドレスをチップ内部のアドレ
スバスに転送することを特徴とする不揮発性半導体記憶
装置。
【請求項３】不良セルをスペアセルに置き換えて救済
するリダンダンシ手段と、スペアセルに置き換えるべき
不良セルのアドレスを記憶する不良アドレス記憶手段
と、ロウデコード信号をロウ毎にラッチする第１のラッ
チ手段と、スペアセルを選択するための信号をスペアロ
ウ毎にラッチする第２のラッチ手段と、消去に先だって
上記不良アドレス記憶手段に記憶された不良セルのアド
レスにより選択されるロウに対応する上記第１のラッチ
手段とスペアロウのうち未使用のロウに対応する上記第
２のラッチ手段に関して、不良ではないロウに対応する
上記第１のラッチ手段とスペアロウのうちの使用してい
るロウに対応する上記第２のラッチ手段に対して選択／
非選択の逆の状態をセットする手段とを具備し、上記第
１，第２のラッチ手段にラッチしたデータに基づいて消
去を行うことを特徴とする不揮発性半導体記憶装置。
【請求項４】不良セルをスペアセルに置き換えて救済
するリダンダンシ回路を備え、セルトランジスタのコン
トロールゲートに負のバイアスを与えて消去を行うフラ
ッシュメモリにおいて、不良セルのロウアドレスを記憶
する不良ロウアドレス記憶手段と、チップ内部のアドレ
スバスに出力されたアドレスを上記不良ロウアドレス記
憶手段に記憶されたロウアドレスと比較するアドレス比
較手段と、記憶データの消去時に、上記アドレス比較手
段でアドレスの一致が検知された時、スペアロウセルを
選択するスペアロウデコード手段を制御し、チップ内部
のアドレスバスに出力された不良ロウアドレスをロウデ
コード手段に転送する転送制御手段と、この転送制御手
段によって転送されたロウアドレスをロウデコード手段
でデコードした信号に基づいて不良ロウアドレスのワー
ド線に接地電位を与える電位印加手段とを具備すること
を特徴とする不揮発性半導体記憶装置。
【請求項５】消去時に、前記アドレス比較手段でアド
レスの一致が検出された時、前記不良アドレス記憶手段
に記憶された不良ロウアドレスを選択して上記アドレス
バスに転送するアドレス選択手段を備えることを特徴と
する請求項４に記載の不揮発性半導体記憶装置。
【請求項６】消去時に、前記アドレス比較手段でアド
レスの一致が検出された時、アドレス生成手段で生成さ
れたアドレスをラッチするアドレスラッチ手段と、この
アドレスラッチ手段にラッチされたアドレスを上記アド
レスバスに転送するアドレス選択手段とを備えることを
特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項７】前記電位印加手段は、デコード信号の低
レベル側を第１の電位にシフトする第１のレベルシフト
手段と、この第１のレベルシフト手段の出力信号の高レ
ベル側を第２の電位にシフトする第２のレベルシフト手
段と、この第２のレベルシフト手段の出力信号が供給さ
れ、第３の電位と上記第１の電位間の電圧で動作し、ワ
ード線を駆動する第１のバッファ手段とを備えることを
特徴とする請求項４ないし６いずれか１つの項に記載の
不揮発性半導体記憶装置。
【請求項８】前記スペアロウデコード手段の出力信号
の低レベル側を上記第１の電位にシフトする第３のレベ
ルシフト手段と、この第３のレベルシフト手段の出力信
号の高レベル側を上記第２の電位にシフトする第４のレ
ベルシフト手段と、この第４のレベルシフト手段の出力
信号が供給され、上記第３の電位と上記第１の電位間の
電圧で動作し、ワード線を駆動する第２のバッファ手段
とを備えることを特徴とする請求項７に記載の不揮発性
半導体記憶装置。
【請求項９】ロウデコード信号をラッチする第１のラ
ッチ手段と、スペアロウデコード信号をラッチする第２
のラッチ手段とを具備し、消去に先だって上記不良ロウ
アドレス記憶手段に記憶されたアドレスにより選択され
るロウに対応する上記第１のラッチ手段及びスペアロウ
の未使用のロウに対応する上記第２のラッチ手段をラッ
チ状態にセットし、上記第１，第２のラッチ手段にラッ
チしたデータに応じて消去を行うことを特徴とする請求
項４ないし８いずれか１つの項に記載の不揮発性半導体
記憶装置。
【請求項１０】不良セルをスペアセルに置き換えて救
済するリダンダンシ回路を備え、セルトランジスタのコ
ントロールゲートに負のバイアスを与えて消去を行うフ
ラッシュメモリにおいて、アドレス信号が入力されるア
ドレスバッファと、このアドレスバッファに入力された
アドレス信号をラッチするアドレスラッチ回路と、アド
レス信号を生成するアドレスカウンタと、不良ロウアド
レスを記憶するリダンダンシＲＯＭと、上記アドレスバ
ッファ、上記アドレスラッチ回路、上記アドレスカウン
タ及び上記リダンダンシＲＯＭの出力が供給され、これ
らの出力を選択的にチップ内部のアドレスバスに出力す
るアドレスマルチプレクサと、上記アドレスバスに出力
されたロウアドレスと上記リダンダンシＲＯＭに記憶さ
れた不良ロウアドレスとを比較するコンパレータと、上
記アドレスバスに出力されたロウアドレスをデコードす
るロウプリデコーダと、このロウプリデコーダから出力
されるロウプリデコード信号が供給されるメインデコー
ダと、このメインデコーダの出力でワード線が選択され
ることによりメモリセルのロウが選択されるメモリセル
アレイと、上記メモリセルアレイの不良ロウを置換する
ためのスペアロウセルと、このスペアロウセルを選択す
るスペアロウデコーダと、記憶データの消去時に上記コ
ンパレータによりロウアドレスの一致が検出された時、
上記ロウプリデコーダを活性化するとともに、上記スペ
アロウデコーダを駆動してスペアロウセルを制御する論
理回路とを具備し、前記メインロウデコーダは、記憶デ
ータの消去時にメモリセルアレイ中の不良セルが接続さ
れたワード線に接地電位を与える第１のバイアス手段を
備え、前記スペアロウデコーダは、記憶データの消去時
に未使用のスペアワード線に接地電位を与える第２のバ
イアス手段を備えることを特徴とする不揮発性半導体記
憶装置。
【請求項１１】不良セルをスペアセルに置き換えて救
済するリダンダンシ回路を備え、セルトランジスタのコ
ントロールゲートに負のバイアスを与えて消去を行うフ
ラッシュメモリにおいて、アドレス信号が入力されるア
ドレスバッファと、アドレス信号を生成するアドレスカ
ウンタと、上記アドレスバッファに入力されたアドレス
信号及び上記アドレスカウンタで生成されたアドレス信
号を選択的にラッチするアドレスラッチ回路と、不良ロ
ウアドレスを記憶するリダンダンシＲＯＭと、上記アド
レスバッファ、上記アドレスラッチ回路及び上記アドレ
スカウンタの出力が供給され、これらの出力を選択的に
チップ内部のアドレスバスに出力するアドレスマルチプ
レクサと、上記アドレスバスに出力されたロウアドレス
と上記リダンダンシＲＯＭに記憶された不良ロウアドレ
スとを比較し、一致した時に一致信号を出力して上記ア
ドレスラッチ回路を制御し、上記アドレスカウンタで生
成したロウアドレスを上記アドレスラッチ回路にラッチ
させるコンパレータと、上記アドレスバスに出力された
ロウアドレスをデコードするロウプリデコーダと、この
ロウプリデコーダから出力されるロウプリデコード信号
が供給されるメインデコーダと、このメインデコーダの
出力でワード線が選択されることによりメモリセルのロ
ウが選択されるメモリセルアレイと、上記メモリセルア
レイの不良ロウを置換するためのスペアロウセルと、こ
のスペアロウセルを選択するスペアロウデコーダと、記
憶データの消去時に上記コンパレータにより一致が検出
された時、上記ロウプリデコーダを活性化するととも
に、上記スペアロウデコーダを駆動してスペアロウセル
を制御する論理回路とを具備し、前記メインロウデコー
ダは、記憶データの消去時にメモリセルアレイ中の不良
セルが接続されたワード線に接地電位を与える第１のバ
イアス手段を備え、前記スペアロウデコーダは、記憶デ
ータの消去時に未使用のスペアワード線に接地電位を与
える第２のバイアス手段を備えることを特徴とする不揮
発性半導体記憶装置。
【請求項１２】前記第１のバイアス手段は、デコード
信号の低レベル側をバイアス電位にシフトする第１のレ
ベルシフタと、この第１のレベルシフタの出力信号の高
レベル側を第１の電位にシフトする第２のレベルシフタ
と、この第２のレベルシフタの出力信号が供給され、第
２の電位と上記バイアス電位間の電圧で動作し、ワード
線を駆動する第１のバッファとを備え、前記第２のバイ
アス手段は、デコード信号の低レベル側を上記バイアス
電位にシフトする第３のレベルシフタと、この第３のレ
ベルシフタの出力信号の高レベル側を上記第１の電位に
シフトする第４のレベルシフタと、上記第２の電位と上
記バイアス電位間の電圧で動作し、スペアワード線を駆
動する第２のバッファとを備え、上記バイアス電位は、
読み出し及び書き込み時に接地電位、消去時に負電位で
あり、上記第１の電位は、読み出し及び消去時に電源電
位、書き込み時に書き込み用の高電位であり、上記第２
の電位は、読み出し時に電源電位、書き込み時に上記書
き込み用の高電位、消去時に接地電位であることを特徴
とする請求項１０または請求項１１に記載の不揮発性半
導体記憶装置。
【請求項１３】不良セルをスペアセルに置き換えて救
済するリダンダンシ回路を備え、セルトランジスタのコ
ントロールゲートに負のバイアスを与えて消去を行うフ
ラッシュメモリにおいて、アドレス信号が入力されるア
ドレスバッファと、このアドレスバッファに入力された
アドレス信号をラッチするアドレスラッチ回路と、アド
レス信号を生成するアドレスカウンタと、不良ロウアド
レスを記憶するリダンダンシＲＯＭと、上記アドレスバ
ッファ、上記アドレスラッチ回路及び上記アドレスカウ
ンタの出力が供給され、選択したアドレスをチップ内部
のアドレスバスに出力するアドレスマルチプレクサと、
上記アドレスバスに出力されたロウアドレスと上記リダ
ンダンシＲＯＭに記憶された不良ロウアドレスとを比較
するコンパレータと、上記アドレスバスに出力されたロ
ウアドレスをデコードするロウプリデコーダと、上記ロ
ウプリデコーダから出力されるロウプリデコード信号を
デコードするメインデコーダと、上記メインデコーダの
デコード信号をロウ毎にラッチする第１のラッチ回路
と、この第１のラッチ回路にラッチされたデコード信号
に基づいてワード線が選択されることによりメモリセル
のロウが選択されるメモリセルアレイと、上記メモリセ
ルアレイの不良ロウを置換するためのスペアロウセル
と、上記スペアロウセルを選択するスペアロウデコーダ
と、上記スペアロウデコーダから出力されるデコード信
号をスペアロウ毎にラッチする第２のラッチ回路と、記
憶データの消去時に上記コンパレータによりアドレスの
一致が検出された時、上記ロウプリデコーダを活性化す
るとともに、上記スペアロウデコーダ内の第２のラッチ
回路をセットしてスペアロウセルを制御する論理回路と
を具備し、前記メインロウデコーダは、記憶データの消
去時にメモリセルアレイ中の不良セルが接続されたワー
ド線に接地電位を与える第１のバイアス手段を備え、前
記スペアロウデコーダは、記憶データの消去時に未使用
のスペアワード線に接地電位を与える第２のバイアス手
段を備えることを特徴とする不揮発性半導体記憶装置。
【請求項１４】前記第１のバイアス手段は、前記第１
のラッチ回路の出力信号を電源電位とバイアス電位との
間のレベルにシフトする第１のレベルシフタと、この第
１のレベルシフタの出力信号を第１の電圧と上記バイア
ス電位とのレベルにシフトする第２のレベルシフタと、
この第２のレベルシフタの出力信号のレベルを第２の電
位と上記バイアス電位との間のレベルにして出力する第
１のバッファとを備え、前記第２のバイアス手段は、前
記第２のラッチ回路の出力信号を上記電源電位と上記バ
イアス電位との間のレベルにシフトする第３のレベルシ
フタと、この第３のレベルシフタの出力信号を上記第１
の電圧と上記バイアス電位とのレベルにシフトする第４
のレベルシフタと、この第４のレベルシフタの出力信号
のレベルを上記第２の電位と上記バイアス電位との間の
レベルにして出力する第２のバッファとを備え、上記バ
イアス電位は、読み出し及び書き込み時に接地電位、消
去時に負電位であり、上記第１の電位は、読み出し及び
消去時に電源電位、書き込み時に書き込み用の高電位で
あり、上記第２の電位は、読み出し時に電源電位、書き
込み時に上記書き込み用の高電位、消去時に接地電位で
あることを特徴とする請求項１３に記載の不揮発性半導
体記憶装置。