JP3441161B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- Design And Manufacture Of Integrated Circuits (AREA)
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Description
【0001】
【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関するもので、特にフラッシュメモリにおけるロ
ウデコード回路に係る。
装置に関するもので、特にフラッシュメモリにおけるロ
ウデコード回路に係る。
【0002】
【従来の技術】フラッシュメモリは、データの書き込み
及び消去を電気的に行うことができる不揮発性半導体記
憶装置(EEPROM:Electrically Erasable Progra
mmableRead Only Memory )である。現在、主流となっ
ているフラッシュメモリのセルは、図10に示すように
二層ゲート構造のEPROM(Erasable Read Only Mem
ory :紫外線消去型EPROM)と同様な構造になって
いる。図10において、11は半導体基板、12はソー
ス、13はドレイン、14はトンネル酸化膜、15はフ
ローティングゲート、16は絶縁膜(インターポリ絶縁
膜と呼ばれる)、17はコントロールゲートである。半
導体基板11中にソース12及びドレイン13が離隔し
て形成され、ソース12とドレイン13との間のチャネ
ル領域上に、トンネル絶縁膜14、フローティングゲー
ト15、インターポリ絶縁膜16及びコントロールゲー
ト17が積層されてセルが構成される。
及び消去を電気的に行うことができる不揮発性半導体記
憶装置(EEPROM:Electrically Erasable Progra
mmableRead Only Memory )である。現在、主流となっ
ているフラッシュメモリのセルは、図10に示すように
二層ゲート構造のEPROM(Erasable Read Only Mem
ory :紫外線消去型EPROM)と同様な構造になって
いる。図10において、11は半導体基板、12はソー
ス、13はドレイン、14はトンネル酸化膜、15はフ
ローティングゲート、16は絶縁膜(インターポリ絶縁
膜と呼ばれる)、17はコントロールゲートである。半
導体基板11中にソース12及びドレイン13が離隔し
て形成され、ソース12とドレイン13との間のチャネ
ル領域上に、トンネル絶縁膜14、フローティングゲー
ト15、インターポリ絶縁膜16及びコントロールゲー
ト17が積層されてセルが構成される。
【0003】上記フラッシュメモリにおけるデータの書
き込みは、EPROMと同様にソース12を接地し、コ
ントロールゲート17とドレイン13にそれぞれ書き込
み用の高電位を印加して、ドレイン13の近傍で発生し
たホットエレクトロンをフローティングゲート15に注
入し、セルトランジスタの閾値電圧を上昇させることに
よって行われる。
き込みは、EPROMと同様にソース12を接地し、コ
ントロールゲート17とドレイン13にそれぞれ書き込
み用の高電位を印加して、ドレイン13の近傍で発生し
たホットエレクトロンをフローティングゲート15に注
入し、セルトランジスタの閾値電圧を上昇させることに
よって行われる。
【0004】一方、一般的な消去方法としては、図11
に示すようにコントロールゲート17を接地、ドレイン
13はオープン、ソース12に消去用の高電位(Vs1)
を印加し、ソース12とフローティングゲート15間に
高電界を印加してトンネル電流を発生させ、フローティ
ングゲート15中のエレクトロンをソース12に引き抜
くソース消去方式(以後SE方式と略称する)が採用さ
れている。
に示すようにコントロールゲート17を接地、ドレイン
13はオープン、ソース12に消去用の高電位(Vs1)
を印加し、ソース12とフローティングゲート15間に
高電界を印加してトンネル電流を発生させ、フローティ
ングゲート15中のエレクトロンをソース12に引き抜
くソース消去方式(以後SE方式と略称する)が採用さ
れている。
【0005】しかしながら、SE方式の場合には、ソー
ス12とフローティングゲート15間の電界強度を十分
なトンネル電流を発生できるまで高める必要があり、ト
ンネル酸化膜14の厚さを10nm程度とすると、ソー
ス12には10V以上の高電位を印加しなければならな
い。10V以上の高電位をソース12に印加できるよう
にするためには、ソース12の耐圧を上げる必要が生ず
る。このため、不純物濃度プロファイルを図12に示す
ような二重構造にする、すなわちソース12を低濃度の
不純物拡散層18で覆う必要があり、ソース領域の幅を
広く取らざるを得ない。このような構成を採用すること
は、メモリにおいて最も重要な要求の一つであるセルの
微細化という点で不利になる。なお、図12では隣接す
る2つのメモリセルを抽出して示した。
ス12とフローティングゲート15間の電界強度を十分
なトンネル電流を発生できるまで高める必要があり、ト
ンネル酸化膜14の厚さを10nm程度とすると、ソー
ス12には10V以上の高電位を印加しなければならな
い。10V以上の高電位をソース12に印加できるよう
にするためには、ソース12の耐圧を上げる必要が生ず
る。このため、不純物濃度プロファイルを図12に示す
ような二重構造にする、すなわちソース12を低濃度の
不純物拡散層18で覆う必要があり、ソース領域の幅を
広く取らざるを得ない。このような構成を採用すること
は、メモリにおいて最も重要な要求の一つであるセルの
微細化という点で不利になる。なお、図12では隣接す
る2つのメモリセルを抽出して示した。
【0006】そこで、上述したようなSE方式による問
題を回避すべく、次のような消去方式が提案されてい
る。この方式は、図13に示すように、ソース12に消
去用の高電位(Vs2)を印加し、ドレイン13をオープ
ン、コントロールゲート17に負電位Vg を印加するも
ので、ソースゲート消去(以後SGE方式と略称する)
と呼ばれている。SGE方式は、トンネル現象を起こす
のに必要なソース12とフローティングゲート15間の
電界強度を、コントロールゲート17を負電位でバイア
スすることにより稼いでいる。これによって、ソース1
2に印加する高電位Vs2はSE方式の高電位Vs1に比べ
て低くて済み(Vs2<Vs1)、図12に示したようなソ
ース12の高耐圧設計が不要になり、ソース12の幅を
広げる必要がない。よって、コントロールゲート17、
つまりワード線への負電位の印加が必要となるものの、
セルの微細化の点でSE方式よりも有利である。更に、
SE及びSGEどちらの方式の場合にも、ソース12に
はコントロールゲート17よりも大きな消去電流が流れ
るが、SGE方式では電流供給が必要なソース12のバ
イアスレベルを低電位化できることから、書き込み用の
電源電圧Vppをチップ内部に設けた昇圧回路で生成で
き、単一電源化(通常電源:Vcc)が可能となる。従っ
て、この点でもSGE方式が優れているといえる。両方
式ともフローティングゲート15中のエレクトロンを引
き抜き、セルトランジスタの閾値電圧を下げることでデ
ータの消去が行われる。
題を回避すべく、次のような消去方式が提案されてい
る。この方式は、図13に示すように、ソース12に消
去用の高電位(Vs2)を印加し、ドレイン13をオープ
ン、コントロールゲート17に負電位Vg を印加するも
ので、ソースゲート消去(以後SGE方式と略称する)
と呼ばれている。SGE方式は、トンネル現象を起こす
のに必要なソース12とフローティングゲート15間の
電界強度を、コントロールゲート17を負電位でバイア
スすることにより稼いでいる。これによって、ソース1
2に印加する高電位Vs2はSE方式の高電位Vs1に比べ
て低くて済み(Vs2<Vs1)、図12に示したようなソ
ース12の高耐圧設計が不要になり、ソース12の幅を
広げる必要がない。よって、コントロールゲート17、
つまりワード線への負電位の印加が必要となるものの、
セルの微細化の点でSE方式よりも有利である。更に、
SE及びSGEどちらの方式の場合にも、ソース12に
はコントロールゲート17よりも大きな消去電流が流れ
るが、SGE方式では電流供給が必要なソース12のバ
イアスレベルを低電位化できることから、書き込み用の
電源電圧Vppをチップ内部に設けた昇圧回路で生成で
き、単一電源化(通常電源:Vcc)が可能となる。従っ
て、この点でもSGE方式が優れているといえる。両方
式ともフローティングゲート15中のエレクトロンを引
き抜き、セルトランジスタの閾値電圧を下げることでデ
ータの消去が行われる。
【0007】次に、上述したSGE方式を実現するため
のロウデコード回路について説明する。図14は、フラ
ッシュメモリにおけるロウデコード回路と消去動作に関
係する周辺回路部を抽出して示している。外部から供給
されたアドレス信号Addは、アドレスバッファ21に入
力され、このアドレスバッファ21の出力がアドレスマ
ルチプレクサ22及びアドレスラッチ回路23に供給さ
れる。このアドレスラッチ回路23の出力及びアドレス
カウンタ24の出力はそれぞれ、上記アドレスマルチプ
レクサ22に供給され、アドレスバッファ21、アドレ
スラッチ回路23及びアドレスカウンタ24のいずれか
の出力が選択され、内部アドレスバスABを介してロウ
プリデコーダ25及びコンパレータ26に供給される。
上記ロウプリデコーダ25はアンドゲート27,27,
…から構成されており、それぞれに上記内部アドレスバ
スABを介して供給されたアドレス信号のうちロウアド
レス信号RAddが供給される。また、各アンドゲート2
7,27,…には、ノアゲート28から出力されるロウ
プリデコーダ25の活性化信号PREが供給されて動作
が制御される。
のロウデコード回路について説明する。図14は、フラ
ッシュメモリにおけるロウデコード回路と消去動作に関
係する周辺回路部を抽出して示している。外部から供給
されたアドレス信号Addは、アドレスバッファ21に入
力され、このアドレスバッファ21の出力がアドレスマ
ルチプレクサ22及びアドレスラッチ回路23に供給さ
れる。このアドレスラッチ回路23の出力及びアドレス
カウンタ24の出力はそれぞれ、上記アドレスマルチプ
レクサ22に供給され、アドレスバッファ21、アドレ
スラッチ回路23及びアドレスカウンタ24のいずれか
の出力が選択され、内部アドレスバスABを介してロウ
プリデコーダ25及びコンパレータ26に供給される。
上記ロウプリデコーダ25はアンドゲート27,27,
…から構成されており、それぞれに上記内部アドレスバ
スABを介して供給されたアドレス信号のうちロウアド
レス信号RAddが供給される。また、各アンドゲート2
7,27,…には、ノアゲート28から出力されるロウ
プリデコーダ25の活性化信号PREが供給されて動作
が制御される。
【0008】上記コンパレータ26は、上記内部アドレ
スバスABを介して供給されたアドレスとリダンダンシ
ROM29に記憶された不良アドレスとを比較し、一致
した時に一致信号HITを出力する。リダンダンシRO
M29は、不良セルのアドレスを記憶するもので、この
ROM29にはロウリダンダンシであればロウアドレス
の本数だけのビット数を記憶できるようになっている。
一方、ワード線一本毎に置き換えるのであれば、リダン
ダンシROM29には全てのロウアドレスを記憶する。
また、2ロウ、4ロウといったように、2のn乗本をま
とめての置き換えを行うのであれば、記憶するアドレス
はnビットだけ減ることになる。この記憶は、フラッシ
ュメモリセルを用いてデータの書き込み及び消去を行わ
せても良いし、ポリシリコンを用いたヒューズを設けて
レーザで溶断することにより不良アドレスを記憶させる
方法を採用しても良い。
スバスABを介して供給されたアドレスとリダンダンシ
ROM29に記憶された不良アドレスとを比較し、一致
した時に一致信号HITを出力する。リダンダンシRO
M29は、不良セルのアドレスを記憶するもので、この
ROM29にはロウリダンダンシであればロウアドレス
の本数だけのビット数を記憶できるようになっている。
一方、ワード線一本毎に置き換えるのであれば、リダン
ダンシROM29には全てのロウアドレスを記憶する。
また、2ロウ、4ロウといったように、2のn乗本をま
とめての置き換えを行うのであれば、記憶するアドレス
はnビットだけ減ることになる。この記憶は、フラッシ
ュメモリセルを用いてデータの書き込み及び消去を行わ
せても良いし、ポリシリコンを用いたヒューズを設けて
レーザで溶断することにより不良アドレスを記憶させる
方法を採用しても良い。
【0009】このように、不良アドレスをリダンダンシ
ROM29に記憶させておき、選択されたアドレスが不
良アドレスと一致するかをコンパレータ26で常にチェ
ックする。選択されたアドレスが不良アドレスと一致し
た場合は、一致信号HITが“H”レベルとなる。これ
によって活性化信号PREが“L”レベルとなり、プリ
デコーダ25を非活性化し、不良行を非選択状態にする
とともに、スペアロウデコーダ35内のレベルシフタ3
6及びバッファ37を介してスペアワード線SWLが駆
動され、スペアセルへの置換が行われる。これらの置換
はEPROMと同様である。消去時においては、ワード
線WLは一括動作であり全て非選択状態となりスペアロ
ウを含めて一括消去されるため、特にリダンダンシによ
る制御は行われない。
ROM29に記憶させておき、選択されたアドレスが不
良アドレスと一致するかをコンパレータ26で常にチェ
ックする。選択されたアドレスが不良アドレスと一致し
た場合は、一致信号HITが“H”レベルとなる。これ
によって活性化信号PREが“L”レベルとなり、プリ
デコーダ25を非活性化し、不良行を非選択状態にする
とともに、スペアロウデコーダ35内のレベルシフタ3
6及びバッファ37を介してスペアワード線SWLが駆
動され、スペアセルへの置換が行われる。これらの置換
はEPROMと同様である。消去時においては、ワード
線WLは一括動作であり全て非選択状態となりスペアロ
ウを含めて一括消去されるため、特にリダンダンシによ
る制御は行われない。
【0010】上記ノアゲート28には、上記一致信号H
ITと消去信号ERSが供給され、入力されたアドレス
と不良アドレスとが一致した時、及び消去状態の時にロ
ウプリデコーダ25の出力を禁止(“L”レベルに固
定)するようになっている。
ITと消去信号ERSが供給され、入力されたアドレス
と不良アドレスとが一致した時、及び消去状態の時にロ
ウプリデコーダ25の出力を禁止(“L”レベルに固
定)するようになっている。
【0011】上記ロウプリデコーダ25から出力される
ロウプリデコード信号RPDは、メインデコーダ30に
供給される。メインデコーダ30には、メモリセルアレ
イ31内の各ワード線WLに対応してアンドゲート3
2,32,…、レベルシフタ33,…及びバッファ3
4,…が設けられている。レベルシフタ33は、書き込
み時にワード線WLを高電位にするために信号レベルを
変換する回路であり、Vcc系の信号をVpr系の信号に変
換して出力する。
ロウプリデコード信号RPDは、メインデコーダ30に
供給される。メインデコーダ30には、メモリセルアレ
イ31内の各ワード線WLに対応してアンドゲート3
2,32,…、レベルシフタ33,…及びバッファ3
4,…が設けられている。レベルシフタ33は、書き込
み時にワード線WLを高電位にするために信号レベルを
変換する回路であり、Vcc系の信号をVpr系の信号に変
換して出力する。
【0012】上記レベルシフタ33は、例えば図15に
示すようにPチャネル型MOSトランジスタQ1,Q
2、Nチャネル型MOSトランジスタQ3,Q4及びイ
ンバータ39から構成されている。MOSトランジスタ
Q1,Q2のソースにはそれぞれ電位Vprが印加され、
各ドレインと接地点GND間にはMOSトランジスタQ
3,Q4のドレイン,ソース間が接続される。MOSト
ランジスタQ1のゲートは上記MOSトランジスタQ
2,Q4のドレイン共通接続点に接続され、MOSトラ
ンジスタQ2のゲートは上記MOSトランジスタQ1,
Q3のドレイン共通接続点に接続される。上記MOSト
ランジスタQ3のゲートにはアンドゲート32の出力信
号が供給され、上記MOSトランジスタQ4のゲートに
はアンドゲート32の出力信号がインバータ39を介し
て供給される。そして、上記MOSトランジスタQ1と
Q3との接続点から得た出力信号をバッファ34に供給
するようになっている。
示すようにPチャネル型MOSトランジスタQ1,Q
2、Nチャネル型MOSトランジスタQ3,Q4及びイ
ンバータ39から構成されている。MOSトランジスタ
Q1,Q2のソースにはそれぞれ電位Vprが印加され、
各ドレインと接地点GND間にはMOSトランジスタQ
3,Q4のドレイン,ソース間が接続される。MOSト
ランジスタQ1のゲートは上記MOSトランジスタQ
2,Q4のドレイン共通接続点に接続され、MOSトラ
ンジスタQ2のゲートは上記MOSトランジスタQ1,
Q3のドレイン共通接続点に接続される。上記MOSト
ランジスタQ3のゲートにはアンドゲート32の出力信
号が供給され、上記MOSトランジスタQ4のゲートに
はアンドゲート32の出力信号がインバータ39を介し
て供給される。そして、上記MOSトランジスタQ1と
Q3との接続点から得た出力信号をバッファ34に供給
するようになっている。
【0013】上記バッファ34は、図16に示すような
Pチャネル型MOSトランジスタQ5とNチャネル型M
OSトランジスタQ6とからなるCMOSインバータで
構成されている。このCMOSインバータの動作電源
は、電位Vprとバイアス電位Vbbであり、このバッファ
34の出力でメモリセルアレイ31中の対応するワード
線WLを駆動するようになっている。
Pチャネル型MOSトランジスタQ5とNチャネル型M
OSトランジスタQ6とからなるCMOSインバータで
構成されている。このCMOSインバータの動作電源
は、電位Vprとバイアス電位Vbbであり、このバッファ
34の出力でメモリセルアレイ31中の対応するワード
線WLを駆動するようになっている。
【0014】上記メモリセルアレイ31は、一括して同
時に消去されるセルブロックであり、図示しないが各セ
ルトランジスタのソースはアレイ31内で共通接続さ
れ、消去時には消去電位でバイアスされる。また、書き
込み及び読み出し等の他の動作時には共通ソースは接地
される。一方、各セルトランジスタのドレインは、上記
ワード線WLと直交して配置されたビット線に列毎に共
通接続されている。これらドレインは、消去時は前述し
たようにオープンとなるため特別なデコード操作は不要
であるのでここでは省略している。
時に消去されるセルブロックであり、図示しないが各セ
ルトランジスタのソースはアレイ31内で共通接続さ
れ、消去時には消去電位でバイアスされる。また、書き
込み及び読み出し等の他の動作時には共通ソースは接地
される。一方、各セルトランジスタのドレインは、上記
ワード線WLと直交して配置されたビット線に列毎に共
通接続されている。これらドレインは、消去時は前述し
たようにオープンとなるため特別なデコード操作は不要
であるのでここでは省略している。
【0015】また、上記コンパレータ26から出力され
る一致信号HITは、スペアロウデコーダ35に供給さ
れる。このスペアロウデコーダ35は、上記一致信号H
ITを電位Vprと接地電位GND間のレベルにシフトす
るレベルシフタ36と、動作電源が電位Vprとバイアス
電位VbbのCMOSインバータからなるバッファ37と
から構成されている。上記レベルシフタ36及びバッフ
ァ37はそれぞれ、図15及び図16に示したレベルシ
フタ33及びバッファ34と同様な回路構成になってい
る。そして、上記バッファ37の出力でスペアワード線
SWLを駆動する。
る一致信号HITは、スペアロウデコーダ35に供給さ
れる。このスペアロウデコーダ35は、上記一致信号H
ITを電位Vprと接地電位GND間のレベルにシフトす
るレベルシフタ36と、動作電源が電位Vprとバイアス
電位VbbのCMOSインバータからなるバッファ37と
から構成されている。上記レベルシフタ36及びバッフ
ァ37はそれぞれ、図15及び図16に示したレベルシ
フタ33及びバッファ34と同様な回路構成になってい
る。そして、上記バッファ37の出力でスペアワード線
SWLを駆動する。
【0016】次に、上記のような構成において概略的に
動作を説明する。読み出し及び書き込み時には、メモリ
セルアレイ31内の各ワード線WLはロウアドレスRA
ddに応じて一本ずつ選択される必要がある。図14に示
した回路では、外部入力あるいはチップ内部のアドレス
カウンタ等によって指定されたロウアドレスRAddをプ
リデコーダ25でデコードした後、更にメインデコーダ
30でデコードして一本のワード線WLを選択するよう
になっている。各電位のレベルとワード線WLのレベル
をまとめると下表−1に示すようになる。
動作を説明する。読み出し及び書き込み時には、メモリ
セルアレイ31内の各ワード線WLはロウアドレスRA
ddに応じて一本ずつ選択される必要がある。図14に示
した回路では、外部入力あるいはチップ内部のアドレス
カウンタ等によって指定されたロウアドレスRAddをプ
リデコーダ25でデコードした後、更にメインデコーダ
30でデコードして一本のワード線WLを選択するよう
になっている。各電位のレベルとワード線WLのレベル
をまとめると下表−1に示すようになる。
【0017】
【表1】
【0018】すなわち、電位Vbbは読み出し及び書き込
み時は接地レベルであり、ロウアドレス信号RAddで選
択されたワード線のみがVprレベルとなり、非選択のワ
ード線は電位Vbb(接地レベル)となっている。一方、
消去時には、プリデコーダ25の活性化信号PREが
“H”レベルとなり、電位Vbbは負電位となる。信号P
REによりロウプリデコード信号RPDは全て非選択状
態となるため、全てのワード線は非選択側に固定され、
レベルシフタ33の出力(=バッファ34の入力)は全
てのロウが電位Vprとなる。よって、全てのロウにおけ
るバッファ34中のPチャネル型MOSトランジスタQ
5は非導通状態、Nチャネル型MOSトランジスタQ6
は導通状態となり、ワード線WLは電位Vbbで駆動され
る。よって、全てのワード線WLが同時に負電位でバイ
アスされ、一括した消去が行われる。
み時は接地レベルであり、ロウアドレス信号RAddで選
択されたワード線のみがVprレベルとなり、非選択のワ
ード線は電位Vbb(接地レベル)となっている。一方、
消去時には、プリデコーダ25の活性化信号PREが
“H”レベルとなり、電位Vbbは負電位となる。信号P
REによりロウプリデコード信号RPDは全て非選択状
態となるため、全てのワード線は非選択側に固定され、
レベルシフタ33の出力(=バッファ34の入力)は全
てのロウが電位Vprとなる。よって、全てのロウにおけ
るバッファ34中のPチャネル型MOSトランジスタQ
5は非導通状態、Nチャネル型MOSトランジスタQ6
は導通状態となり、ワード線WLは電位Vbbで駆動され
る。よって、全てのワード線WLが同時に負電位でバイ
アスされ、一括した消去が行われる。
【0019】この際、上記バッファ34中のNチャネル
型MOSトランジスタQ6は、負電位での駆動が必要と
なるため、図17に示すように、P型半導体基板を用い
る場合には、この基板11中ではなくPウェル領域40
中に設けられる。このPウェル領域40は、電位Vw で
バイアスされたNウェル領域41中に形成され、接地レ
ベルの基板11と分離されている。上記電位Vw は、M
OSトランジスタQ6のソース電位Vs 及び接地電位と
等しいか、これらの電位より大きい、すなわちVw ≧V
s 及びVw ≧GNDなる関係を満たす。
型MOSトランジスタQ6は、負電位での駆動が必要と
なるため、図17に示すように、P型半導体基板を用い
る場合には、この基板11中ではなくPウェル領域40
中に設けられる。このPウェル領域40は、電位Vw で
バイアスされたNウェル領域41中に形成され、接地レ
ベルの基板11と分離されている。上記電位Vw は、M
OSトランジスタQ6のソース電位Vs 及び接地電位と
等しいか、これらの電位より大きい、すなわちVw ≧V
s 及びVw ≧GNDなる関係を満たす。
【0020】ここで、上述したフラッシュメモリにおけ
るロウリダンダンシについて考えてみる。読み出し時及
び書き込み時は、選択されたワード線のみ“H”レベル
となるため、スペアセルへの置き換えは、不良セルのロ
ウアドレスが選択されたことを検知した時に、対応する
ワード線の選択を非活性化し、代わりにスペアワード線
SWLを活性化することで行われる。
るロウリダンダンシについて考えてみる。読み出し時及
び書き込み時は、選択されたワード線のみ“H”レベル
となるため、スペアセルへの置き換えは、不良セルのロ
ウアドレスが選択されたことを検知した時に、対応する
ワード線の選択を非活性化し、代わりにスペアワード線
SWLを活性化することで行われる。
【0021】次に、消去動作について詳しく考察する。
消去はソースを共通接続したセルに対してブロック単位
で一括して行われる。よって、リダンダンシ技術を用い
て不良セルについてスペアセルへの置き換えを行って
も、ソースは物理的に接続されたままであるため、消去
電位は不良セルのソースにも印加される。また、図14
に示したような構成では、消去時はロウアドレスによら
ず電位Vbbが負になることで全てのワード線が負の消去
電位でバイアスされる。つまり、リダンダンシで置き換
えた不良セルとスペアロウのセルも消去すべき他のセル
と全く同様の消去電位が印加されており、消去不良のセ
ルでない限り消去が行われ、閾値電圧Vthが低下するこ
とになる。もし、閾値電圧が負にまで低下して過消去状
態になると、ワード線WLが非選択で接地レベルになっ
ていても電流を流すことになり、この不良セルのドレイ
ンが接続されているビット線に接続された同一カラムの
他のセルの正常な読み出しを破壊するという問題が生ず
る。
消去はソースを共通接続したセルに対してブロック単位
で一括して行われる。よって、リダンダンシ技術を用い
て不良セルについてスペアセルへの置き換えを行って
も、ソースは物理的に接続されたままであるため、消去
電位は不良セルのソースにも印加される。また、図14
に示したような構成では、消去時はロウアドレスによら
ず電位Vbbが負になることで全てのワード線が負の消去
電位でバイアスされる。つまり、リダンダンシで置き換
えた不良セルとスペアロウのセルも消去すべき他のセル
と全く同様の消去電位が印加されており、消去不良のセ
ルでない限り消去が行われ、閾値電圧Vthが低下するこ
とになる。もし、閾値電圧が負にまで低下して過消去状
態になると、ワード線WLが非選択で接地レベルになっ
ていても電流を流すことになり、この不良セルのドレイ
ンが接続されているビット線に接続された同一カラムの
他のセルの正常な読み出しを破壊するという問題が生ず
る。
【0022】この問題を避けるために、消去の前にスペ
アと不良ロウを含めたブロック内の全てのセルについて
書き込みを行い、予め閾値電圧を高くしておくことで消
去後の閾値電圧が負にならないようにすることが行われ
ている。しかし、不良セルは書き込みが正常に行われる
保証はなく、消去前の閾値電圧を高くすることができ
ず、消去後の閾値電圧が負に低下する、いわゆる過消去
の状態になる恐れがある。よって、従来の消去方式で
は、書き込み不良のセルに対しては、リダンダンシ回路
を用いての救済はできない。
アと不良ロウを含めたブロック内の全てのセルについて
書き込みを行い、予め閾値電圧を高くしておくことで消
去後の閾値電圧が負にならないようにすることが行われ
ている。しかし、不良セルは書き込みが正常に行われる
保証はなく、消去前の閾値電圧を高くすることができ
ず、消去後の閾値電圧が負に低下する、いわゆる過消去
の状態になる恐れがある。よって、従来の消去方式で
は、書き込み不良のセルに対しては、リダンダンシ回路
を用いての救済はできない。
【0023】また、過消去防止のための消去前書き込み
は、不良セルとスペアロウを含めた全セルに対して行わ
なければならない。今、単純にアドレスを順にインクリ
メントしながら全アドレスに書き込みを行わせたとす
る。この時、リダンダンシ回路で置き換えた不良ロウが
存在すると、この不良ロウはアドレスで選択されないた
め書き込みが行われない。また、置換を行っていない未
使用のスペアロウに対しても書き込みは行われない。よ
って、消去前書き込みにおいては、全アドレスに書き込
みを行うのとは別に、通常なら選択されないようになっ
ている不良ロウと未使用のスペアロウを別途選択して書
き込みを行うという特別な制御が必要となり、消去シー
ケンスの複雑化を招く。また、ホットエレクトロンを用
いた書き込みは、電流の制約から消去と異なり全セル一
括で行うことはできず、バイト等の単位でアドレスをイ
ンクリメントしながら行わなくてはならない。よって、
書き込みを行うセル数が増える分(不良ロウとスペアロ
ウ)だけ、消去時間が増加することにもなる。
は、不良セルとスペアロウを含めた全セルに対して行わ
なければならない。今、単純にアドレスを順にインクリ
メントしながら全アドレスに書き込みを行わせたとす
る。この時、リダンダンシ回路で置き換えた不良ロウが
存在すると、この不良ロウはアドレスで選択されないた
め書き込みが行われない。また、置換を行っていない未
使用のスペアロウに対しても書き込みは行われない。よ
って、消去前書き込みにおいては、全アドレスに書き込
みを行うのとは別に、通常なら選択されないようになっ
ている不良ロウと未使用のスペアロウを別途選択して書
き込みを行うという特別な制御が必要となり、消去シー
ケンスの複雑化を招く。また、ホットエレクトロンを用
いた書き込みは、電流の制約から消去と異なり全セル一
括で行うことはできず、バイト等の単位でアドレスをイ
ンクリメントしながら行わなくてはならない。よって、
書き込みを行うセル数が増える分(不良ロウとスペアロ
ウ)だけ、消去時間が増加することにもなる。
【0024】次に、絶縁膜不良のセルをスペアセルへ置
換する場合について考える。絶縁膜不良には、図18に
抵抗R1で模式的に示すようなインターポリ絶縁膜リー
ク(フローティングゲート15とコントロールゲート1
7間のショート)と、図19に抵抗R2で模式的に示す
ようなトンネル酸化膜リーク(フローティングゲート1
5と基板11間のリーク)の2通りがある。いずれの不
良もフローティングゲート15への電子の蓄積が不可能
であるが、ワード線(コントロールゲート17)が接地
レベルであればドレイン電流は流れないため、スペアセ
ルへの置き換えを行っても先に述べたような電流リーク
による他のセルトランジスタの読み出し破壊の問題は起
こらない。よって、スペアセルによる救済が可能である
ように見え、実際に置換しての正常動作が可能で良品に
なる。
換する場合について考える。絶縁膜不良には、図18に
抵抗R1で模式的に示すようなインターポリ絶縁膜リー
ク(フローティングゲート15とコントロールゲート1
7間のショート)と、図19に抵抗R2で模式的に示す
ようなトンネル酸化膜リーク(フローティングゲート1
5と基板11間のリーク)の2通りがある。いずれの不
良もフローティングゲート15への電子の蓄積が不可能
であるが、ワード線(コントロールゲート17)が接地
レベルであればドレイン電流は流れないため、スペアセ
ルへの置き換えを行っても先に述べたような電流リーク
による他のセルトランジスタの読み出し破壊の問題は起
こらない。よって、スペアセルによる救済が可能である
ように見え、実際に置換しての正常動作が可能で良品に
なる。
【0025】しかし、この種の不良は、消去と書き込み
を繰り返しているうちに破壊するという最も厄介な問題
を伴う。前述したように、消去時にはコントロールゲー
ト17とソース12に消去用の高電位が印加される。こ
の時フローティングゲート15は、各端子のバイアスレ
ベルと両絶縁膜14,16とにより形成される容量によ
るカップリング、及びフローティングゲート15中に蓄
積された電荷量により決まる電位にバイアスされる。つ
まり、ソース12とコントロールゲート17間の電位差
は、両絶縁膜14,16に分割されて印加されている。
ところが、図18に示した不良の場合、フローティング
ゲート15にはコントロールゲート17の負電位が伝わ
り、トンネル酸化膜14にソース12とコントロールゲ
ート17間の高電位が直接印加されることになる。よっ
て、消去を繰り返すことにより経時的な絶縁膜破壊(T
DDB)が起こってしまう。一方、図19に示したよう
な不良の場合は、インターポリ絶縁膜16側で同様なこ
とが起こり得る。いずれの場合にもコントロールゲート
17と基板11の間で両絶縁膜14,16を介してリー
クパスが形成されることになる。
を繰り返しているうちに破壊するという最も厄介な問題
を伴う。前述したように、消去時にはコントロールゲー
ト17とソース12に消去用の高電位が印加される。こ
の時フローティングゲート15は、各端子のバイアスレ
ベルと両絶縁膜14,16とにより形成される容量によ
るカップリング、及びフローティングゲート15中に蓄
積された電荷量により決まる電位にバイアスされる。つ
まり、ソース12とコントロールゲート17間の電位差
は、両絶縁膜14,16に分割されて印加されている。
ところが、図18に示した不良の場合、フローティング
ゲート15にはコントロールゲート17の負電位が伝わ
り、トンネル酸化膜14にソース12とコントロールゲ
ート17間の高電位が直接印加されることになる。よっ
て、消去を繰り返すことにより経時的な絶縁膜破壊(T
DDB)が起こってしまう。一方、図19に示したよう
な不良の場合は、インターポリ絶縁膜16側で同様なこ
とが起こり得る。いずれの場合にもコントロールゲート
17と基板11の間で両絶縁膜14,16を介してリー
クパスが形成されることになる。
【0026】消去の場合、全てのワード線は同時に負電
位にバイアスされるが、この負電位はチップ外部から与
えるのではなく、チップ内部の回路で発生させているた
め、電流供給能力に限界があり、不良ロウにおいてコン
トロールゲート17と基板11間のリークにより負電位
が基板とショートしてしまうと十分な負電位が得られな
い恐れがある。よって、不良ロウ以外の正常なロウのワ
ード線に印加される負電位にも影響を与え、同一ブロッ
ク内の正常セルの消去不良を発生させることになる。よ
って、絶縁膜不良に起因するビット単位での不良をスペ
アロウにより救うことができない。
位にバイアスされるが、この負電位はチップ外部から与
えるのではなく、チップ内部の回路で発生させているた
め、電流供給能力に限界があり、不良ロウにおいてコン
トロールゲート17と基板11間のリークにより負電位
が基板とショートしてしまうと十分な負電位が得られな
い恐れがある。よって、不良ロウ以外の正常なロウのワ
ード線に印加される負電位にも影響を与え、同一ブロッ
ク内の正常セルの消去不良を発生させることになる。よ
って、絶縁膜不良に起因するビット単位での不良をスペ
アロウにより救うことができない。
【0027】上述したような書き込み不良や絶縁膜不良
等は、セルの不良症状の主要なものであり、リダンダン
シ回路を設けてもこれらが救済できないと、救済率が大
きく低下し、リダンダンシ回路採用の効果が少なくなる
という問題を生ずる。また、消去前書き込みを不良ロウ
と未使用のスペアロウにも行う必要があるため、消去シ
ーケンスの複雑化と時間の増加を招いている。
等は、セルの不良症状の主要なものであり、リダンダン
シ回路を設けてもこれらが救済できないと、救済率が大
きく低下し、リダンダンシ回路採用の効果が少なくなる
という問題を生ずる。また、消去前書き込みを不良ロウ
と未使用のスペアロウにも行う必要があるため、消去シ
ーケンスの複雑化と時間の増加を招いている。
【0028】
【発明が解決しようとする課題】上記のように従来の不
揮発性半導体記憶装置では、リダンダンシ回路を設けて
も絶縁膜不良のセルや書き込み不良のセルを十分に救済
できないという問題があった。
揮発性半導体記憶装置では、リダンダンシ回路を設けて
も絶縁膜不良のセルや書き込み不良のセルを十分に救済
できないという問題があった。
【0029】また、消去前書き込みを不良ロウと未使用
のスペアロウにも行う必要があるため、消去シーケンス
の複雑化と時間の増加を招くという問題があった。この
発明は上記のような事情に鑑みてなされたもので、その
目的とするところは、絶縁膜不良のセルや書き込み不良
のセルを確実に救済することができる不揮発性半導体記
憶装置を提供することにある。この発明の別の目的は、
消去シーケンスの簡単化と時間の短縮を図れる不揮発性
半導体記憶装置を提供することにある。
のスペアロウにも行う必要があるため、消去シーケンス
の複雑化と時間の増加を招くという問題があった。この
発明は上記のような事情に鑑みてなされたもので、その
目的とするところは、絶縁膜不良のセルや書き込み不良
のセルを確実に救済することができる不揮発性半導体記
憶装置を提供することにある。この発明の別の目的は、
消去シーケンスの簡単化と時間の短縮を図れる不揮発性
半導体記憶装置を提供することにある。
【0030】
【課題を解決するための手段】この発明の不揮発性半導
体記憶装置は、不良セルをスペアセルに置き換えて救済
するリダンダンシ回路を備え、セルトランジスタのコン
トロールゲートに負のバイアスを与えて消去を行うフラ
ッシュメモリにおいて、不良セルのロウアドレスを記憶
する不良ロウアドレス記憶手段と、チップ内部のアドレ
スバスに出力されたアドレスを上記不良ロウアドレス記
憶手段に記憶されたロウアドレスと比較するアドレス比
較手段と、入力されたアドレス、アドレスラッチ手段に
ラッチされたアドレス、及びアドレス生成手段で生成さ
れたアドレスを、選択的に上記チップ内部のアドレスバ
スに転送するアドレス選択手段と、このアドレス選択手
段で選択されたアドレスのロウデコード信号をラッチす
る第1のラッチ手段と、スペアロウデコード信号をラッ
チする第2のラッチ手段と、これら第1,第2のラッチ
手段にラッチしたロウアドレスをロウデコード手段でデ
コードした信号に基づいて不良ロウアドレスのワード線
に接地電位を与える電位印加手段を具備し、消去に先だ
って、上記不良ロウアドレス記憶手段に記憶されたアド
レスにより選択されるロウに対応する上記第1のラッチ
手段及びスペアロウの未使用のロウに対応する上記第2
のラッチ手段をラッチ状態にセットし、上記第1,第2
のラッチ手段にラッチしたデータに応じて消去を行うこ
とを特徴とする。また、この発明の不揮発性半導体記憶
装置は、不良セルをスペアセルに置き換えて救済するリ
ダンダンシ回路を備え、セルトランジスタのコントロー
ルゲートに負のバイアスを与えて消去を行うフラッシュ
メモリにおいて、アドレス信号が入力されるアドレスバ
ッファと、このアドレスバッファに入力されたアドレス
信号をラッチするアドレスラッチ回路と、アドレス信号
を生成するアドレスカウンタと、不良ロウアドレスを記
憶するリダンダンシROMと、上記アドレスバッファ、
上記アドレスラッチ回路、上記アドレスカウンタ及び上
記リダンダンシROMの出力が供給され、これらの出力
を選択的にチップ内部のアドレスバスに出力するアドレ
スマルチプレクサと、上記アドレスバスに出力されたロ
ウアドレスと上記リダンダンシROMに記憶された不良
ロウアドレスとを比較するコンパレータと、上記アドレ
スバスに出力されたロウアドレスをデコードするロウプ
リデコーダと、このロウプリデコーダから出力されるロ
ウプリデコード信号が供給されるメインデコーダと、こ
のメインデコーダの出力でワード線が選択されることに
よりメモリセルのロウが選択されるメモリセルアレイ
と、上記メモリセルアレイの不良ロウを置換するための
スペアロウセルと、このスペアロウセルを選択するスペ
アロウデコーダと、記憶データの消去時に上記コンパレ
ータによりロウアドレスの一致が検出された時、上記ロ
ウプリデコーダを活性化するとともに、上記スペアロウ
デコーダを活性化してスペアロウセルを選択する論理回
路とを具備し、前記メインロウデコーダは、記憶データ
の消去時にメモリセルアレイ中の不良セルが接続された
ワード線に接地電位を与える第1のバイアス手段を備
え、前記スペアロウデコーダは、記憶データの消去時に
未使用のスペアワード線に接地電位を与える第2のバイ
アス手段を備え、上記第1のバイアス手段は、デコード
信号の低レベル側をバイアス電位にシフトする第1のレ
ベルシフタと、この第1のレベルシフタの出力信号の高
レベル側を第1の電位にシフトする第2のレベルシフタ
と、この第2のレベルシフタの出力信号が供給され、第
2の電位と上記バイアス電位間の電圧で動作し、ワード
線を駆動する第1のバッファとを備え、上記第2のバイ
アス手段は、デコード信号の低レベル側を上記バイアス
電位にシフトする第3のレベルシフタと、この第3のレ
ベルシフタの出力信号の高レベル側を上記第1の電位に
シフトする第4のレベルシフタと、上記第2の電位と上
記バイアス電位間の電圧で動作し、スペアワード線を駆
動する第2のバッファとを備え、上記バイアス電位は、
読み出し及び書き込み時に接地電位、消去時に負電位で
あり、上記第1の電位は、読み出し及び消去時に電源電
位、書き込み時に書き込み用の高電位であり、上記第2
の電位は、読み出し時に電源電位、書き込み時に上記書
き込み用の高電位、消去時に接地電位であり、消去時
に、上記アドレスマルチプレクサでリダンダンシROM
の出力を選択し、このリダンダンシROMに記憶された
不良ロウアドレスのデータを上記アドレスバスに転送し
て、上記ロウプリデコーダでデコードすることにより、
不良ワード線に上記第1のバイアス手段から接地電位を
与え、且つ上記論理回路により上記未使用のワード線を
選択して上記第2のバイアス手段から接地電位を与える
ことを特徴とする。更に、この発明の不揮発性半導体記
憶装置は、不良セルをスペアセルに置き換えて救済する
リダンダンシ回路を備え、セルトランジスタのコントロ
ールゲートに負のバイアスを与えて消去を行うフラッシ
ュメモリにおいて、アドレス信号が入力されるアドレス
バッファと、アドレス信号を生成するアドレスカウンタ
と、上記アドレスバッファに入力されたアドレス信号及
び上記アドレスカウンタで生成されたアドレス信号を選
択的にラッチするアドレスラッチ回路と、不良ロウアド
レスを記憶するリダンダンシROMと、上記アドレスバ
ッファ、上記アドレスラッチ回路及び上記アドレスカウ
ンタの出力が供給され、これらの出力を選択的にチップ
内部のアドレスバスに出力するアドレスマルチプレクサ
と、上記アドレスバスに出力されたロウアドレスと上記
リダンダンシROMに記憶された不良ロウアドレスとを
比較し、一致した時に一致信号を出力して上記アドレス
ラッチ回路を制御し、上記アドレスカウンタで生成した
ロウアドレスを上記アドレスラッチ回路にラッチさせる
コンパレータと、上記アドレスバスに出力されたロウア
ドレスをデコードするロウプリデコーダと、このロウプ
リデコーダから出力されるロウプリデコード信号が供給
されるメインデコーダと、このメインデコーダの出力で
ワード線が選択されることによりメモリセルのロウが選
択されるメモリセルアレイと、上記メモリセルアレイの
不良ロウを置換するためのスペアロウセルと、このスペ
アロウセルを選択するスペアロウデコーダと、記憶デー
タの消去時に上記コンパレータにより一致が検出された
時、上記ロウプリデコーダを活性化するとともに、上記
スペアロウデコーダを活性化してスペアロウセルを選択
する論理回路とを具備し、前記メインロウデコーダは、
記憶データの消去時にメモリセルアレイ中の不良セルが
接続されたワード線に接地電位を与える第1のバイアス
手段を備え、前記スペアロウデコーダは、記憶データの
消去時に未使用のスペアワード線に接地電位を与える第
2のバイアス手段を備え、上記第1のバイアス手段は、
デコード信号の低レベル側をバイアス電位にシフトする
第1のレベルシフタと、この第1のレベルシフタの出力
信号の高レベル側を第1の電位にシフトする第2のレベ
ルシフタと、この第2のレベルシフタの出力信号が供給
され、第2の電位と上記バイアス電位間の電圧で動作
し、ワード線を駆動する第1のバッファとを備え、前記
第2のバイアス手段は、デコード信号の低レベル側を上
記バイアス電位にシフトする第3のレベルシフタと、こ
の第3のレベルシフタの出力信号の高レベル側を上記第
1の電位にシフトする第4のレベルシフタと、上記第2
の電位と上記バイアス電位間の電圧で動作し、スペアワ
ード線を駆動する第2のバッファとを備え、上記バイア
ス電位は、読み出し及び書き込み時に接地電位、消去時
に負電位であり、上記第1の電位は、読み出し及び消去
時に電源電位、書き込み時に書き込み用の高電位であ
り、上記第2の電位は、読み出し時に電源電位、書き込
み時に上記書き込み用の高電位、消去時に接地電位であ
り、消去時に、上記アドレスマルチプレクサで上記アド
レスラッチ回路の出力を選択し、このアドレスラッチ回
路にラッチされた上記アドレスカウンタで生成されたア
ドレス信号を上記アドレスバスに転送して、上記ロウプ
リデコーダでデコードすることにより不良ワード線に上
記第1のバイアス手段から接地電位を与え、且つ上記論
理回路により上記未使用のワード線を選択して上記第2
のバイアス手段から接地電位を与えることを特徴とす
る。更にまた、この発明の不揮発性半導体記憶装置は、
不良セルをスペアセルに置き換えて救済するリダンダン
シ回路を備え、セルトランジスタのコントロールゲート
に負のバイアスを与えて消去を行うフラッシュメモリに
おいて、アドレス信号が入力されるアドレスバッファ
と、このアドレスバッファに入力されたアドレス信号を
ラッチするアドレスラッチ回路と、アドレス信号を生成
するアドレスカウンタと、不良ロウアドレスを記憶する
リダンダンシROMと、上記アドレスバッファ、上記ア
ドレスラッチ回路及び上記アドレスカウンタの出力が供
給され、選択したアドレスをチップ内部のアドレスバス
に出力するアドレスマルチプレクサと、上記アドレスバ
スに出力されたロウアドレスと上記リダンダンシROM
に記憶された不良ロウアドレスとを比較するコンパレー
タと、上記アドレスバスに出力されたロウアドレスをデ
コードするロウプリデコーダと、上記ロウプリデコーダ
から出力されるロウプリデコード信号をデコードするメ
インデコーダと、上記メインデコーダのデコード信号を
ロウ毎にラッチする第1のラッチ回路と、この第1のラ
ッチ回路にラッチされたデコード信号に基づいてワード
線が選択されることによりメモリセルのロウが選択され
るメモリセルアレイと、上記メモリセルアレイの不良ロ
ウを置換するためのスペアロウセルと、上記スペアロウ
セルを選択するスペアロウデコーダと、上記スペアロウ
デコーダから出力されるデコード信号をスペアロウ毎に
ラッチする第2のラッチ回路と、記憶データの消去時に
上記コンパレータによりアドレスの一致が検出された
時、上記ロウプリデコーダを活性化し、上記スペアロウ
デコーダ内の第2のラッチ回路をセットしてスペアロウ
セルを選択する論理回路とを具備し、前記メインロウデ
コーダは、記憶データの消去時にメモリセルアレイ中の
不良セルが接続されたワード線に接地電位を与える第1
のバイアス手段を備え、前記スペアロウデコーダは、記
憶データの消去時に未使用のスペアワード線に接地電位
を与える第2のバイアス手段を備え、上記第1のバイア
ス手段は、上記第1のラッチ回路の出力信号を電源電位
とバイアス電位との間のレベルにシフトする第1のレベ
ルシフタと、この第1のレベルシフタの出力信号を第1
の電圧と上記バイアス電位とのレベルにシフトする第2
のレベルシフタと、この第2のレベルシフタの出力信号
のレベルを第2の電位と上記バイアス電位との間のレベ
ルにして出力する第1のバッファとを備え、前記第2の
バイアス手段は、前記第2のラッチ回路の出力信号を上
記電源電位と上記バイアス電位との間のレベルにシフト
する第3のレベルシフタと、この第3のレベルシフタの
出力信号を上記第1の電圧と上記バイアス電位とのレベ
ルにシフトする第4のレベルシフタと、この第4のレベ
ルシフタの出力信号のレベルを上記第2の電位と上記バ
イアス電位との間のレベルにして出力する第2のバッフ
ァとを備え、上記バイアス電位は、読み出し及び書き込
み時に接地電位、消去時に負電位であり、上記第1の電
位は、読み出し及び消去時に電源電位、書き込み時に書
き込み用の高電位であり、上記第2の電位は、読み出し
時に電源電位、書き込み時に上記書き込み用の高電位、
消去時に接地電位であり、消去時に、不良ワード線と未
使用のワード線に接続された上記第1,第2のラッチ回
路を選択状態に、それ以外のワード線に接続された上記
第1,第2のラッチ回路は非選択状態に保持することを
特徴とする。
体記憶装置は、不良セルをスペアセルに置き換えて救済
するリダンダンシ回路を備え、セルトランジスタのコン
トロールゲートに負のバイアスを与えて消去を行うフラ
ッシュメモリにおいて、不良セルのロウアドレスを記憶
する不良ロウアドレス記憶手段と、チップ内部のアドレ
スバスに出力されたアドレスを上記不良ロウアドレス記
憶手段に記憶されたロウアドレスと比較するアドレス比
較手段と、入力されたアドレス、アドレスラッチ手段に
ラッチされたアドレス、及びアドレス生成手段で生成さ
れたアドレスを、選択的に上記チップ内部のアドレスバ
スに転送するアドレス選択手段と、このアドレス選択手
段で選択されたアドレスのロウデコード信号をラッチす
る第1のラッチ手段と、スペアロウデコード信号をラッ
チする第2のラッチ手段と、これら第1,第2のラッチ
手段にラッチしたロウアドレスをロウデコード手段でデ
コードした信号に基づいて不良ロウアドレスのワード線
に接地電位を与える電位印加手段を具備し、消去に先だ
って、上記不良ロウアドレス記憶手段に記憶されたアド
レスにより選択されるロウに対応する上記第1のラッチ
手段及びスペアロウの未使用のロウに対応する上記第2
のラッチ手段をラッチ状態にセットし、上記第1,第2
のラッチ手段にラッチしたデータに応じて消去を行うこ
とを特徴とする。また、この発明の不揮発性半導体記憶
装置は、不良セルをスペアセルに置き換えて救済するリ
ダンダンシ回路を備え、セルトランジスタのコントロー
ルゲートに負のバイアスを与えて消去を行うフラッシュ
メモリにおいて、アドレス信号が入力されるアドレスバ
ッファと、このアドレスバッファに入力されたアドレス
信号をラッチするアドレスラッチ回路と、アドレス信号
を生成するアドレスカウンタと、不良ロウアドレスを記
憶するリダンダンシROMと、上記アドレスバッファ、
上記アドレスラッチ回路、上記アドレスカウンタ及び上
記リダンダンシROMの出力が供給され、これらの出力
を選択的にチップ内部のアドレスバスに出力するアドレ
スマルチプレクサと、上記アドレスバスに出力されたロ
ウアドレスと上記リダンダンシROMに記憶された不良
ロウアドレスとを比較するコンパレータと、上記アドレ
スバスに出力されたロウアドレスをデコードするロウプ
リデコーダと、このロウプリデコーダから出力されるロ
ウプリデコード信号が供給されるメインデコーダと、こ
のメインデコーダの出力でワード線が選択されることに
よりメモリセルのロウが選択されるメモリセルアレイ
と、上記メモリセルアレイの不良ロウを置換するための
スペアロウセルと、このスペアロウセルを選択するスペ
アロウデコーダと、記憶データの消去時に上記コンパレ
ータによりロウアドレスの一致が検出された時、上記ロ
ウプリデコーダを活性化するとともに、上記スペアロウ
デコーダを活性化してスペアロウセルを選択する論理回
路とを具備し、前記メインロウデコーダは、記憶データ
の消去時にメモリセルアレイ中の不良セルが接続された
ワード線に接地電位を与える第1のバイアス手段を備
え、前記スペアロウデコーダは、記憶データの消去時に
未使用のスペアワード線に接地電位を与える第2のバイ
アス手段を備え、上記第1のバイアス手段は、デコード
信号の低レベル側をバイアス電位にシフトする第1のレ
ベルシフタと、この第1のレベルシフタの出力信号の高
レベル側を第1の電位にシフトする第2のレベルシフタ
と、この第2のレベルシフタの出力信号が供給され、第
2の電位と上記バイアス電位間の電圧で動作し、ワード
線を駆動する第1のバッファとを備え、上記第2のバイ
アス手段は、デコード信号の低レベル側を上記バイアス
電位にシフトする第3のレベルシフタと、この第3のレ
ベルシフタの出力信号の高レベル側を上記第1の電位に
シフトする第4のレベルシフタと、上記第2の電位と上
記バイアス電位間の電圧で動作し、スペアワード線を駆
動する第2のバッファとを備え、上記バイアス電位は、
読み出し及び書き込み時に接地電位、消去時に負電位で
あり、上記第1の電位は、読み出し及び消去時に電源電
位、書き込み時に書き込み用の高電位であり、上記第2
の電位は、読み出し時に電源電位、書き込み時に上記書
き込み用の高電位、消去時に接地電位であり、消去時
に、上記アドレスマルチプレクサでリダンダンシROM
の出力を選択し、このリダンダンシROMに記憶された
不良ロウアドレスのデータを上記アドレスバスに転送し
て、上記ロウプリデコーダでデコードすることにより、
不良ワード線に上記第1のバイアス手段から接地電位を
与え、且つ上記論理回路により上記未使用のワード線を
選択して上記第2のバイアス手段から接地電位を与える
ことを特徴とする。更に、この発明の不揮発性半導体記
憶装置は、不良セルをスペアセルに置き換えて救済する
リダンダンシ回路を備え、セルトランジスタのコントロ
ールゲートに負のバイアスを与えて消去を行うフラッシ
ュメモリにおいて、アドレス信号が入力されるアドレス
バッファと、アドレス信号を生成するアドレスカウンタ
と、上記アドレスバッファに入力されたアドレス信号及
び上記アドレスカウンタで生成されたアドレス信号を選
択的にラッチするアドレスラッチ回路と、不良ロウアド
レスを記憶するリダンダンシROMと、上記アドレスバ
ッファ、上記アドレスラッチ回路及び上記アドレスカウ
ンタの出力が供給され、これらの出力を選択的にチップ
内部のアドレスバスに出力するアドレスマルチプレクサ
と、上記アドレスバスに出力されたロウアドレスと上記
リダンダンシROMに記憶された不良ロウアドレスとを
比較し、一致した時に一致信号を出力して上記アドレス
ラッチ回路を制御し、上記アドレスカウンタで生成した
ロウアドレスを上記アドレスラッチ回路にラッチさせる
コンパレータと、上記アドレスバスに出力されたロウア
ドレスをデコードするロウプリデコーダと、このロウプ
リデコーダから出力されるロウプリデコード信号が供給
されるメインデコーダと、このメインデコーダの出力で
ワード線が選択されることによりメモリセルのロウが選
択されるメモリセルアレイと、上記メモリセルアレイの
不良ロウを置換するためのスペアロウセルと、このスペ
アロウセルを選択するスペアロウデコーダと、記憶デー
タの消去時に上記コンパレータにより一致が検出された
時、上記ロウプリデコーダを活性化するとともに、上記
スペアロウデコーダを活性化してスペアロウセルを選択
する論理回路とを具備し、前記メインロウデコーダは、
記憶データの消去時にメモリセルアレイ中の不良セルが
接続されたワード線に接地電位を与える第1のバイアス
手段を備え、前記スペアロウデコーダは、記憶データの
消去時に未使用のスペアワード線に接地電位を与える第
2のバイアス手段を備え、上記第1のバイアス手段は、
デコード信号の低レベル側をバイアス電位にシフトする
第1のレベルシフタと、この第1のレベルシフタの出力
信号の高レベル側を第1の電位にシフトする第2のレベ
ルシフタと、この第2のレベルシフタの出力信号が供給
され、第2の電位と上記バイアス電位間の電圧で動作
し、ワード線を駆動する第1のバッファとを備え、前記
第2のバイアス手段は、デコード信号の低レベル側を上
記バイアス電位にシフトする第3のレベルシフタと、こ
の第3のレベルシフタの出力信号の高レベル側を上記第
1の電位にシフトする第4のレベルシフタと、上記第2
の電位と上記バイアス電位間の電圧で動作し、スペアワ
ード線を駆動する第2のバッファとを備え、上記バイア
ス電位は、読み出し及び書き込み時に接地電位、消去時
に負電位であり、上記第1の電位は、読み出し及び消去
時に電源電位、書き込み時に書き込み用の高電位であ
り、上記第2の電位は、読み出し時に電源電位、書き込
み時に上記書き込み用の高電位、消去時に接地電位であ
り、消去時に、上記アドレスマルチプレクサで上記アド
レスラッチ回路の出力を選択し、このアドレスラッチ回
路にラッチされた上記アドレスカウンタで生成されたア
ドレス信号を上記アドレスバスに転送して、上記ロウプ
リデコーダでデコードすることにより不良ワード線に上
記第1のバイアス手段から接地電位を与え、且つ上記論
理回路により上記未使用のワード線を選択して上記第2
のバイアス手段から接地電位を与えることを特徴とす
る。更にまた、この発明の不揮発性半導体記憶装置は、
不良セルをスペアセルに置き換えて救済するリダンダン
シ回路を備え、セルトランジスタのコントロールゲート
に負のバイアスを与えて消去を行うフラッシュメモリに
おいて、アドレス信号が入力されるアドレスバッファ
と、このアドレスバッファに入力されたアドレス信号を
ラッチするアドレスラッチ回路と、アドレス信号を生成
するアドレスカウンタと、不良ロウアドレスを記憶する
リダンダンシROMと、上記アドレスバッファ、上記ア
ドレスラッチ回路及び上記アドレスカウンタの出力が供
給され、選択したアドレスをチップ内部のアドレスバス
に出力するアドレスマルチプレクサと、上記アドレスバ
スに出力されたロウアドレスと上記リダンダンシROM
に記憶された不良ロウアドレスとを比較するコンパレー
タと、上記アドレスバスに出力されたロウアドレスをデ
コードするロウプリデコーダと、上記ロウプリデコーダ
から出力されるロウプリデコード信号をデコードするメ
インデコーダと、上記メインデコーダのデコード信号を
ロウ毎にラッチする第1のラッチ回路と、この第1のラ
ッチ回路にラッチされたデコード信号に基づいてワード
線が選択されることによりメモリセルのロウが選択され
るメモリセルアレイと、上記メモリセルアレイの不良ロ
ウを置換するためのスペアロウセルと、上記スペアロウ
セルを選択するスペアロウデコーダと、上記スペアロウ
デコーダから出力されるデコード信号をスペアロウ毎に
ラッチする第2のラッチ回路と、記憶データの消去時に
上記コンパレータによりアドレスの一致が検出された
時、上記ロウプリデコーダを活性化し、上記スペアロウ
デコーダ内の第2のラッチ回路をセットしてスペアロウ
セルを選択する論理回路とを具備し、前記メインロウデ
コーダは、記憶データの消去時にメモリセルアレイ中の
不良セルが接続されたワード線に接地電位を与える第1
のバイアス手段を備え、前記スペアロウデコーダは、記
憶データの消去時に未使用のスペアワード線に接地電位
を与える第2のバイアス手段を備え、上記第1のバイア
ス手段は、上記第1のラッチ回路の出力信号を電源電位
とバイアス電位との間のレベルにシフトする第1のレベ
ルシフタと、この第1のレベルシフタの出力信号を第1
の電圧と上記バイアス電位とのレベルにシフトする第2
のレベルシフタと、この第2のレベルシフタの出力信号
のレベルを第2の電位と上記バイアス電位との間のレベ
ルにして出力する第1のバッファとを備え、前記第2の
バイアス手段は、前記第2のラッチ回路の出力信号を上
記電源電位と上記バイアス電位との間のレベルにシフト
する第3のレベルシフタと、この第3のレベルシフタの
出力信号を上記第1の電圧と上記バイアス電位とのレベ
ルにシフトする第4のレベルシフタと、この第4のレベ
ルシフタの出力信号のレベルを上記第2の電位と上記バ
イアス電位との間のレベルにして出力する第2のバッフ
ァとを備え、上記バイアス電位は、読み出し及び書き込
み時に接地電位、消去時に負電位であり、上記第1の電
位は、読み出し及び消去時に電源電位、書き込み時に書
き込み用の高電位であり、上記第2の電位は、読み出し
時に電源電位、書き込み時に上記書き込み用の高電位、
消去時に接地電位であり、消去時に、不良ワード線と未
使用のワード線に接続された上記第1,第2のラッチ回
路を選択状態に、それ以外のワード線に接続された上記
第1,第2のラッチ回路は非選択状態に保持することを
特徴とする。
【0031】
【0032】
【0033】
【0034】
【0035】
【0036】
【0037】
【0038】
【作用】上記のような構成によれば、不良ロウのワード
線、すなわち不良セルトランジスタのコントロールゲー
トに電位印加手段または第1のバイアス手段(回路)か
ら接地電位を与えた状態で消去を行うので、絶縁膜不良
のセルや書き込み不良のセルを確実に救済できる。ま
た、未使用のスペアワード線に対しても第2のバイアス
手段(回路)から接地電位を与えるので、消去前書き込
みを行う必要がないので、消去シーケンスの簡単化と時
間の短縮を図れる。更に、第1,第2のラッチ手段(回
路)を設けたので、不良ロウが複数存在する場合にもこ
れら複数の不良ロウのセルトランジスタのコントロール
ゲートへの負電位の印加の問題や消去前書き込みによる
消去シーケンスの複雑化並びに時間の増加のという問題
をも回避できる。
線、すなわち不良セルトランジスタのコントロールゲー
トに電位印加手段または第1のバイアス手段(回路)か
ら接地電位を与えた状態で消去を行うので、絶縁膜不良
のセルや書き込み不良のセルを確実に救済できる。ま
た、未使用のスペアワード線に対しても第2のバイアス
手段(回路)から接地電位を与えるので、消去前書き込
みを行う必要がないので、消去シーケンスの簡単化と時
間の短縮を図れる。更に、第1,第2のラッチ手段(回
路)を設けたので、不良ロウが複数存在する場合にもこ
れら複数の不良ロウのセルトランジスタのコントロール
ゲートへの負電位の印加の問題や消去前書き込みによる
消去シーケンスの複雑化並びに時間の増加のという問題
をも回避できる。
【0039】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図1は、この発明の第1の実施例に係
る不揮発性半導体記憶装置について説明するためのもの
で、フラッシュメモリのロウデコード回路と消去動作に
関係する周辺回路部を抽出して示している。外部から供
給されたアドレス信号Addは、アドレスバッファ21に
入力され、このアドレスバッファ21の出力がアドレス
マルチプレクサ22及びアドレスラッチ回路23に供給
される。このアドレスラッチ回路23の出力、アドレス
カウンタ24の出力、及びリダンダンシROM29に記
憶された不良ロウアドレスのデータはそれぞれ、上記ア
ドレスマルチプレクサ22に供給され、アドレスバッフ
ァ21、アドレスラッチ回路23及びアドレスカウンタ
24のいずれかの出力が選択されて内部アドレスバスA
Bを介してロウプリデコーダ25及びコンパレータ26
に供給される。上記ロウプリデコーダ25はアンドゲー
ト27,27,…から構成されており、それぞれに上記
内部アドレスバスABを介して供給されたアドレス信号
のうちのロウアドレス信号RAddが供給される。また、
各アンドゲート27,27,…にはインバータ51から
出力されるロウプリデコーダ25の活性化信号PREが
供給されて動作が制御される。
照して説明する。図1は、この発明の第1の実施例に係
る不揮発性半導体記憶装置について説明するためのもの
で、フラッシュメモリのロウデコード回路と消去動作に
関係する周辺回路部を抽出して示している。外部から供
給されたアドレス信号Addは、アドレスバッファ21に
入力され、このアドレスバッファ21の出力がアドレス
マルチプレクサ22及びアドレスラッチ回路23に供給
される。このアドレスラッチ回路23の出力、アドレス
カウンタ24の出力、及びリダンダンシROM29に記
憶された不良ロウアドレスのデータはそれぞれ、上記ア
ドレスマルチプレクサ22に供給され、アドレスバッフ
ァ21、アドレスラッチ回路23及びアドレスカウンタ
24のいずれかの出力が選択されて内部アドレスバスA
Bを介してロウプリデコーダ25及びコンパレータ26
に供給される。上記ロウプリデコーダ25はアンドゲー
ト27,27,…から構成されており、それぞれに上記
内部アドレスバスABを介して供給されたアドレス信号
のうちのロウアドレス信号RAddが供給される。また、
各アンドゲート27,27,…にはインバータ51から
出力されるロウプリデコーダ25の活性化信号PREが
供給されて動作が制御される。
【0040】上記コンパレータ26は、上記内部アドレ
スバスABを介して供給されたアドレスとリダンダンシ
ROM29に記憶された不良アドレスとを比較し、一致
した時に一致信号HITを出力する。リダンダンシRO
M29は、不良セルのアドレスを記憶する不良アドレス
記憶回路であり、このROM29にはロウリダンダンシ
であればロウアドレスの本数だけのビット数を記憶でき
るようになっている。一方、ワード線一本毎に置き換え
るのであれば、リダンダンシROM29には全てのロウ
アドレスが記憶される。また、2ロウ、4ロウといった
ように、2のn乗本をまとめての置き換えを行うのであ
れば、記憶するアドレスはnビットだけ減ることにな
る。この記憶は、フラッシュメモリセルを用いてデータ
の書き込み及び消去を行わせても良いし、ポリシリコン
を用いたヒューズを設けてレーザで溶断することで不良
アドレスを記憶させることもできる。あるいは、ヒュー
ズに代えて図2に示すようにEPROMセルを設けても
良い。不良アドレスをリダンダンシROM29に記憶さ
せておき、選択されたアドレスがこの不良アドレスと一
致するか否かをコンパレータ26で常にチェックする。
選択されたアドレスが不良アドレスと一致した場合は、
一致信号HITが“H”レベルとなる。
スバスABを介して供給されたアドレスとリダンダンシ
ROM29に記憶された不良アドレスとを比較し、一致
した時に一致信号HITを出力する。リダンダンシRO
M29は、不良セルのアドレスを記憶する不良アドレス
記憶回路であり、このROM29にはロウリダンダンシ
であればロウアドレスの本数だけのビット数を記憶でき
るようになっている。一方、ワード線一本毎に置き換え
るのであれば、リダンダンシROM29には全てのロウ
アドレスが記憶される。また、2ロウ、4ロウといった
ように、2のn乗本をまとめての置き換えを行うのであ
れば、記憶するアドレスはnビットだけ減ることにな
る。この記憶は、フラッシュメモリセルを用いてデータ
の書き込み及び消去を行わせても良いし、ポリシリコン
を用いたヒューズを設けてレーザで溶断することで不良
アドレスを記憶させることもできる。あるいは、ヒュー
ズに代えて図2に示すようにEPROMセルを設けても
良い。不良アドレスをリダンダンシROM29に記憶さ
せておき、選択されたアドレスがこの不良アドレスと一
致するか否かをコンパレータ26で常にチェックする。
選択されたアドレスが不良アドレスと一致した場合は、
一致信号HITが“H”レベルとなる。
【0041】上記一致信号HITは、ナンドゲート52
の一方の入力端に供給される。このナンドゲート52の
他方の入力端には消去信号ERSの反転信号が供給さ
れ、出力端はナンドゲート53の一方の入力端に接続さ
れる。上記消去信号ERS及びスペアロウ活性化信号S
PEiの反転信号は、それぞれナンドゲート54の入力
端に供給される。このナンドゲート54の出力は、上記
ナンドゲート53の他方の入力端に供給される。そし
て、ナンドゲート53の出力が上記インバータ51の入
力端及びスペアロウデコーダ55に供給される。
の一方の入力端に供給される。このナンドゲート52の
他方の入力端には消去信号ERSの反転信号が供給さ
れ、出力端はナンドゲート53の一方の入力端に接続さ
れる。上記消去信号ERS及びスペアロウ活性化信号S
PEiの反転信号は、それぞれナンドゲート54の入力
端に供給される。このナンドゲート54の出力は、上記
ナンドゲート53の他方の入力端に供給される。そし
て、ナンドゲート53の出力が上記インバータ51の入
力端及びスペアロウデコーダ55に供給される。
【0042】インバータ51から出力される活性化信号
PREが“L”レベルとなると、プリデコーダ25を非
活性化して不良行を非選択状態にするとともに、スペア
ロウデコーダ55によってスペアロウセル38内のスペ
アワード線SWLが駆動され、スペアセルへの置換が行
われる。消去時においては、メモリセルアレイ31中の
ワード線WLは一括動作であり、全て非選択状態とな
り、スペアロウを含めて一括消去されるため、特にリダ
ンダンシによる制御は行われない。
PREが“L”レベルとなると、プリデコーダ25を非
活性化して不良行を非選択状態にするとともに、スペア
ロウデコーダ55によってスペアロウセル38内のスペ
アワード線SWLが駆動され、スペアセルへの置換が行
われる。消去時においては、メモリセルアレイ31中の
ワード線WLは一括動作であり、全て非選択状態とな
り、スペアロウを含めて一括消去されるため、特にリダ
ンダンシによる制御は行われない。
【0043】上記ロウプリデコーダ25から出力される
ロウプリデコード信号RPDは、メインデコーダ56に
供給される。メインデコーダ56には、メモリセルアレ
イ31の各ワード線WLに対応してアンドゲート32,
32,…、第1のレベルシフタ57,…、第2のレベル
シフタ58,…及びバッファ34,…が設けられてい
る。第1のレベルシフタ57は動作電源Vcc,Vbbで動
作し、アンドゲート32の出力信号をこれらの信号レベ
ルにシフトして出力する。第2のレベルシフタ58は、
書き込み時にワード線WLを高電位にするために信号レ
ベルを変換する回路であり、Vcc系の信号をVpr系の信
号に変換して出力する。
ロウプリデコード信号RPDは、メインデコーダ56に
供給される。メインデコーダ56には、メモリセルアレ
イ31の各ワード線WLに対応してアンドゲート32,
32,…、第1のレベルシフタ57,…、第2のレベル
シフタ58,…及びバッファ34,…が設けられてい
る。第1のレベルシフタ57は動作電源Vcc,Vbbで動
作し、アンドゲート32の出力信号をこれらの信号レベ
ルにシフトして出力する。第2のレベルシフタ58は、
書き込み時にワード線WLを高電位にするために信号レ
ベルを変換する回路であり、Vcc系の信号をVpr系の信
号に変換して出力する。
【0044】上記メモリセルアレイ31は、一括して同
時に消去されるセルブロックであり、図示しないが各セ
ルトランジスタのソースはアレイ31内で共通接続さ
れ、消去時には消去電位が印加される。また、書き込み
及び読み出し等の他の動作時には共通ソースは接地され
る。一方、各セルトランジスタのドレインは、上記ワー
ド線WL,…と直交して配置されたビット線に列毎に共
通接続されている。これらドレインは、消去時には前述
したようにオープンとなるため特別なデコード操作は不
要であるのでここでは省略している。
時に消去されるセルブロックであり、図示しないが各セ
ルトランジスタのソースはアレイ31内で共通接続さ
れ、消去時には消去電位が印加される。また、書き込み
及び読み出し等の他の動作時には共通ソースは接地され
る。一方、各セルトランジスタのドレインは、上記ワー
ド線WL,…と直交して配置されたビット線に列毎に共
通接続されている。これらドレインは、消去時には前述
したようにオープンとなるため特別なデコード操作は不
要であるのでここでは省略している。
【0045】また、上記スペアロウデコーダ55は、各
スペアワード線SWL(図1では説明を簡単にするため
に1本のスペアワード線のみを代表的に示しているが、
複数のスペアワード線を用いる場合にはアンドゲートや
ナンドゲート等を用いてデコードを行う)に対応して第
1のレベルシフタ59、第2のレベルシフタ60及びバ
ッファ37が設けられている。第1のレベルシフタ59
は、ナンドゲート53の出力信号を、電源電圧Vccとバ
イアス電位Vbb間のレベルにシフトする。第2のレベル
シフタ60は、上記第1のレベルシフタ59の出力信号
を電位Vprとバイアス電位Vbb間のレベルにシフトす
る。バッファ37は、動作電源が電位Vprとバイアス電
位VbbのCMOSインバータからなり、このバッファ3
7でスペアロウセル38内のスペアワード線SWLが駆
動される。上記レベルシフタ59,60及びバッファ3
7はそれぞれ、上記メインロウデコーダ56におけるレ
ベルシフタ57,58及びバッファ34と実質的に同じ
回路構成になっている。
スペアワード線SWL(図1では説明を簡単にするため
に1本のスペアワード線のみを代表的に示しているが、
複数のスペアワード線を用いる場合にはアンドゲートや
ナンドゲート等を用いてデコードを行う)に対応して第
1のレベルシフタ59、第2のレベルシフタ60及びバ
ッファ37が設けられている。第1のレベルシフタ59
は、ナンドゲート53の出力信号を、電源電圧Vccとバ
イアス電位Vbb間のレベルにシフトする。第2のレベル
シフタ60は、上記第1のレベルシフタ59の出力信号
を電位Vprとバイアス電位Vbb間のレベルにシフトす
る。バッファ37は、動作電源が電位Vprとバイアス電
位VbbのCMOSインバータからなり、このバッファ3
7でスペアロウセル38内のスペアワード線SWLが駆
動される。上記レベルシフタ59,60及びバッファ3
7はそれぞれ、上記メインロウデコーダ56におけるレ
ベルシフタ57,58及びバッファ34と実質的に同じ
回路構成になっている。
【0046】図2は、上記図1に示した回路におけるリ
ダンダンシROM29の構成例を示している。このリダ
ンダンシROM29は、EPROMセル70、ラッチ回
路71、セレクタ回路72及びキャパシタC1 ,C2 を
含んで構成されている。上記ラッチ回路71は、CMO
Sインバータ回路IV1 とフィードバック用のPチャネ
ルMOSトランジスタT1 とから構成される。上記トラ
ンジスタT1 のソースは電源Vccに接続され、ドレイン
はインバータ回路IV1 の入力ノードに接続され、ゲー
トはインバータ回路IV1 の出力ノードに接続される。
上記インバータ回路IV1 の入力ノードと電源Vcc間に
はキャパシタC1 が接続され、上記インバータ回路IV
1 の出力ノードと接地点Vss間にはキャパシタC2 が接
続される。上記セレクタ回路72は、CMOSインバー
タ回路IV2 と2個のCMOSトランスファゲートCT
1 ,CT2 から構成される。このセレクタ回路72は、
上記ラッチ回路71のラッチデータに応じて1ビットの
アドレス信号Adiまたはその反転信号/Adiを選択して
出力するものである。EPROMセル70の制御ゲート
には、リダンダンシのための書込み時には高電圧Vpp、
通常動作時には接地電位Vssが与えられる。
ダンダンシROM29の構成例を示している。このリダ
ンダンシROM29は、EPROMセル70、ラッチ回
路71、セレクタ回路72及びキャパシタC1 ,C2 を
含んで構成されている。上記ラッチ回路71は、CMO
Sインバータ回路IV1 とフィードバック用のPチャネ
ルMOSトランジスタT1 とから構成される。上記トラ
ンジスタT1 のソースは電源Vccに接続され、ドレイン
はインバータ回路IV1 の入力ノードに接続され、ゲー
トはインバータ回路IV1 の出力ノードに接続される。
上記インバータ回路IV1 の入力ノードと電源Vcc間に
はキャパシタC1 が接続され、上記インバータ回路IV
1 の出力ノードと接地点Vss間にはキャパシタC2 が接
続される。上記セレクタ回路72は、CMOSインバー
タ回路IV2 と2個のCMOSトランスファゲートCT
1 ,CT2 から構成される。このセレクタ回路72は、
上記ラッチ回路71のラッチデータに応じて1ビットの
アドレス信号Adiまたはその反転信号/Adiを選択して
出力するものである。EPROMセル70の制御ゲート
には、リダンダンシのための書込み時には高電圧Vpp、
通常動作時には接地電位Vssが与えられる。
【0047】図3は上記図1に示した回路における第1
のレベルシフタ57,59の構成例を示している。ここ
ではレベルシフタ57の構成を例にとって説明するが、
レベルシフタ59も同じ構成である。レベルシフタ57
は、Pチャネル型MOSトランジスタQ7,Q8、Nチ
ャネル型MOSトランジスタQ9,Q10及びインバー
タ73から構成されている。MOSトランジスタQ7,
Q8のソースはそれぞれ電源Vccに接続され、各ドレイ
ンとバイアス電位Vbb間にはMOSトランジスタQ9,
Q10のドレイン,ソース間が接続される。MOSトラ
ンジスタQ9のゲートは上記MOSトランジスタQ8,
Q10のドレイン共通接続点に接続され、MOSトラン
ジスタQ10のゲートは上記MOSトランジスタQ7,
Q9のドレイン共通接続点に接続される。上記MOSト
ランジスタQ7のゲートにはアンドゲート32の出力信
号が供給され、上記MOSトランジスタQ8のゲートに
はアンドゲート32の出力信号がインバータ73を介し
て供給される。そして、上記MOSトランジスタQ8と
Q10との接続点から得た出力信号をレベルシフタ58
に供給するようになっている。
のレベルシフタ57,59の構成例を示している。ここ
ではレベルシフタ57の構成を例にとって説明するが、
レベルシフタ59も同じ構成である。レベルシフタ57
は、Pチャネル型MOSトランジスタQ7,Q8、Nチ
ャネル型MOSトランジスタQ9,Q10及びインバー
タ73から構成されている。MOSトランジスタQ7,
Q8のソースはそれぞれ電源Vccに接続され、各ドレイ
ンとバイアス電位Vbb間にはMOSトランジスタQ9,
Q10のドレイン,ソース間が接続される。MOSトラ
ンジスタQ9のゲートは上記MOSトランジスタQ8,
Q10のドレイン共通接続点に接続され、MOSトラン
ジスタQ10のゲートは上記MOSトランジスタQ7,
Q9のドレイン共通接続点に接続される。上記MOSト
ランジスタQ7のゲートにはアンドゲート32の出力信
号が供給され、上記MOSトランジスタQ8のゲートに
はアンドゲート32の出力信号がインバータ73を介し
て供給される。そして、上記MOSトランジスタQ8と
Q10との接続点から得た出力信号をレベルシフタ58
に供給するようになっている。
【0048】図4は上記図1に示した回路における第2
のレベルシフタ58,60の構成例を示している。ここ
ではレベルシフタ58を例にとって説明する。レベルシ
フタ33は、Pチャネル型MOSトランジスタQ11,
Q12、Nチャネル型MOSトランジスタQ13,Q1
4及びインバータ74から構成されている。MOSトラ
ンジスタQ11,Q12のソースはそれぞれ電位Vprに
接続され、各ドレインとバイアス電位Vbb間にはMOS
トランジスタQ13,Q14のドレイン,ソース間が接
続される。MOSトランジスタQ11のゲートは上記M
OSトランジスタQ12,Q14のドレイン共通接続点
に接続され、MOSトランジスタQ12のゲートは上記
MOSトランジスタQ11,Q13のドレイン共通接続
点に接続される。上記MOSトランジスタQ13のゲー
トにはレベルシフタ57の出力信号が供給され、上記M
OSトランジスタQ14のゲートにはレベルシフタ57
の出力信号がインバータ74を介して供給される。そし
て、上記MOSトランジスタQ12とQ14との接続点
から得た出力信号をバッファ34に供給するようになっ
ている。
のレベルシフタ58,60の構成例を示している。ここ
ではレベルシフタ58を例にとって説明する。レベルシ
フタ33は、Pチャネル型MOSトランジスタQ11,
Q12、Nチャネル型MOSトランジスタQ13,Q1
4及びインバータ74から構成されている。MOSトラ
ンジスタQ11,Q12のソースはそれぞれ電位Vprに
接続され、各ドレインとバイアス電位Vbb間にはMOS
トランジスタQ13,Q14のドレイン,ソース間が接
続される。MOSトランジスタQ11のゲートは上記M
OSトランジスタQ12,Q14のドレイン共通接続点
に接続され、MOSトランジスタQ12のゲートは上記
MOSトランジスタQ11,Q13のドレイン共通接続
点に接続される。上記MOSトランジスタQ13のゲー
トにはレベルシフタ57の出力信号が供給され、上記M
OSトランジスタQ14のゲートにはレベルシフタ57
の出力信号がインバータ74を介して供給される。そし
て、上記MOSトランジスタQ12とQ14との接続点
から得た出力信号をバッファ34に供給するようになっ
ている。
【0049】図5は上記図1に示した回路におけるバッ
ファ34,37の構成例を示している。ここではバッフ
ァ34を例にとって説明する。上記バッファ34は、P
チャネル型MOSトランジスタQ15とNチャネル型M
OSトランジスタQ16とからなるCMOSインバータ
で構成されている。このCMOSインバータの動作電源
は、電位Vpr2 とバイアス電位Vbbであり、このバッフ
ァ34の出力でメモリセルアレイ31中の対応するワー
ド線WLを駆動するようになっている。下表2は上述し
た回路における各電位レベルとワード線のレベルを示し
ている。
ファ34,37の構成例を示している。ここではバッフ
ァ34を例にとって説明する。上記バッファ34は、P
チャネル型MOSトランジスタQ15とNチャネル型M
OSトランジスタQ16とからなるCMOSインバータ
で構成されている。このCMOSインバータの動作電源
は、電位Vpr2 とバイアス電位Vbbであり、このバッフ
ァ34の出力でメモリセルアレイ31中の対応するワー
ド線WLを駆動するようになっている。下表2は上述し
た回路における各電位レベルとワード線のレベルを示し
ている。
【0050】
【表2】
【0051】図1ないし図5に示した第1の実施例にお
いて、読み出し及び書き込みの場合は図14に示した回
路と同様な制御を行えば良い。つまり、不良セルの存在
するロウが選択されると、この不良ロウは非選択状態、
つまり接地レベルに固定されているため、不良セルのワ
ード線はバイアスされることはない。
いて、読み出し及び書き込みの場合は図14に示した回
路と同様な制御を行えば良い。つまり、不良セルの存在
するロウが選択されると、この不良ロウは非選択状態、
つまり接地レベルに固定されているため、不良セルのワ
ード線はバイアスされることはない。
【0052】次に、消去時の動作について説明する。消
去時には、アドレスマルチプレクサ22でリダンダンシ
ROM29の出力を選択し、このROM29に記憶され
た不良ロウアドレスのデータを直接アドレスバスABに
転送する。コマンド制御によるオート動作が可能なフラ
ッシュメモリの場合、図14に示したように内部アドレ
スバスABへは外部入力アドレスAdd、アドレスラッチ
回路23の出力、アドレスカウンタ24の出力等を切替
えて転送するためにアドレスマルチプレクサ22が設け
られている。よって、第1の実施例ではこのマルチプレ
クサ22にリダンダンシROM29の記憶データを入力
している。
去時には、アドレスマルチプレクサ22でリダンダンシ
ROM29の出力を選択し、このROM29に記憶され
た不良ロウアドレスのデータを直接アドレスバスABに
転送する。コマンド制御によるオート動作が可能なフラ
ッシュメモリの場合、図14に示したように内部アドレ
スバスABへは外部入力アドレスAdd、アドレスラッチ
回路23の出力、アドレスカウンタ24の出力等を切替
えて転送するためにアドレスマルチプレクサ22が設け
られている。よって、第1の実施例ではこのマルチプレ
クサ22にリダンダンシROM29の記憶データを入力
している。
【0053】ロウプリデコーダ25は、消去時には図1
4に示した回路では非活性化されていたが、この発明で
は通常通りアドレスバスABの信号に応じてデコードを
行う。つまり、不良セルのアドレスがデコードされるこ
とになる。メインデコーダ56中の第1のレベルシフタ
57は、Vcc系の信号(“H”レベル=Vcc、“L”レ
ベル=接地電位)の“L”レベル側をVbbレベルにシフ
トする回路である。第2のレベルシフタ58は、“H”
レベル側の電位をVccからVprにシフトする回路であ
り、“L”レベル側はバイアス電位Vbbになっている。
これらの二段のレベルシフタ57,58により、アンド
ゲート32から出力されるVcc系の信号が、Vpr/Vcc
系の信号に変換されてバッファ34に入力される(但
し、表2に示したように、消去時における電位Vprは電
源電位Vccと同レベルになっている)。
4に示した回路では非活性化されていたが、この発明で
は通常通りアドレスバスABの信号に応じてデコードを
行う。つまり、不良セルのアドレスがデコードされるこ
とになる。メインデコーダ56中の第1のレベルシフタ
57は、Vcc系の信号(“H”レベル=Vcc、“L”レ
ベル=接地電位)の“L”レベル側をVbbレベルにシフ
トする回路である。第2のレベルシフタ58は、“H”
レベル側の電位をVccからVprにシフトする回路であ
り、“L”レベル側はバイアス電位Vbbになっている。
これらの二段のレベルシフタ57,58により、アンド
ゲート32から出力されるVcc系の信号が、Vpr/Vcc
系の信号に変換されてバッファ34に入力される(但
し、表2に示したように、消去時における電位Vprは電
源電位Vccと同レベルになっている)。
【0054】ワード線WLを駆動するバッファ34の電
源は、電位Vpr2 とVbbであり、Vpr2 はVprと異なり
消去時には接地レベルになるが、レベルシフタ58の出
力信号に応じてインバータ動作をする。つまり、レベル
シフタ58の出力が電位Vprの時にVbbレベルを出
力し、レベルシフタ58の出力が電位Vbbの時にVpr
(=接地レベル)を出力する。内部アドレスバスABで
指定されたロウは選択状態となり、ワード線WLはVpr
=接地レベルになる。ここでは、不良ロウアドレスを選
択しているので、不良ロウのみ接地レベルとなり、他の
ロウは全て消去電位であるVbbレベルとなる。よって、
不良セルのコントロールゲートへのストレス印加はなく
なり、前述の経時的な絶縁膜破壊の問題を回避できる。
一方、スペアロウについては、リダンダンシ置き換えが
行われている場合に限り、消去時にワード線WLには負
電位Vbbが印加され、未使用のスペアロウは接地レベル
に固定される。
源は、電位Vpr2 とVbbであり、Vpr2 はVprと異なり
消去時には接地レベルになるが、レベルシフタ58の出
力信号に応じてインバータ動作をする。つまり、レベル
シフタ58の出力が電位Vprの時にVbbレベルを出
力し、レベルシフタ58の出力が電位Vbbの時にVpr
(=接地レベル)を出力する。内部アドレスバスABで
指定されたロウは選択状態となり、ワード線WLはVpr
=接地レベルになる。ここでは、不良ロウアドレスを選
択しているので、不良ロウのみ接地レベルとなり、他の
ロウは全て消去電位であるVbbレベルとなる。よって、
不良セルのコントロールゲートへのストレス印加はなく
なり、前述の経時的な絶縁膜破壊の問題を回避できる。
一方、スペアロウについては、リダンダンシ置き換えが
行われている場合に限り、消去時にワード線WLには負
電位Vbbが印加され、未使用のスペアロウは接地レベル
に固定される。
【0055】以上の制御は、図1に示した消去信号ER
S、スペアロウ活性化信号SPEi、選択アドレスと不
良アドレスとの一致信号HITにより行われる。ところ
で、メモリセルアレイ31中のセルトランジスタのソー
スはブロック内で全て共通となっている。このため、不
良セルが存在する場合は、スペアセルへの置き換えを行
った後でも、消去時には不良セルのソースにも消去電位
が印加される。しかし、SEG方式の場合、SE方式に
比べソース電位はかなり低くなっており(例えばSE方
式の12V程度に対してSGE方式では5V程度)、ト
ンネル電流を流すのに十分な電界を保つには、ゲートに
負電位を印加することが必要である。よって、不良セル
のソースがバイアスされただけで他のセル同様に消去さ
れてしまうことはない。逆にゲートとドレインが接地さ
れた状態でソースをバイアスすると、フローティングゲ
ート内の電荷量が安定状態に収束する現象が知られてい
る。よって、絶縁膜のカップリングとバイアスレベルを
うまく整合させることにより、不良セルは、消去による
閾値電圧の低下ではなく、ある安定した正の値を持つ閾
値電圧への収束が期待できる。このことから、全てのビ
ット線を接地し、ドレインを接地状態にすると、不良ロ
ウと未使用のスペアロウはコントロールゲートが接地さ
れるため、消去時にソースに消去電位が印加されても、
閾値電圧は正のある値に落ち着く。よって、不良セルと
スペアロウは消去されることはなく、これらのセルへの
消去前書き込みが不要となる。これにより、書き込み不
良のセルについてもスペアロウによる救済が可能とな
る。また、消去シーケンスの簡略化と時間短縮が図れ
る。
S、スペアロウ活性化信号SPEi、選択アドレスと不
良アドレスとの一致信号HITにより行われる。ところ
で、メモリセルアレイ31中のセルトランジスタのソー
スはブロック内で全て共通となっている。このため、不
良セルが存在する場合は、スペアセルへの置き換えを行
った後でも、消去時には不良セルのソースにも消去電位
が印加される。しかし、SEG方式の場合、SE方式に
比べソース電位はかなり低くなっており(例えばSE方
式の12V程度に対してSGE方式では5V程度)、ト
ンネル電流を流すのに十分な電界を保つには、ゲートに
負電位を印加することが必要である。よって、不良セル
のソースがバイアスされただけで他のセル同様に消去さ
れてしまうことはない。逆にゲートとドレインが接地さ
れた状態でソースをバイアスすると、フローティングゲ
ート内の電荷量が安定状態に収束する現象が知られてい
る。よって、絶縁膜のカップリングとバイアスレベルを
うまく整合させることにより、不良セルは、消去による
閾値電圧の低下ではなく、ある安定した正の値を持つ閾
値電圧への収束が期待できる。このことから、全てのビ
ット線を接地し、ドレインを接地状態にすると、不良ロ
ウと未使用のスペアロウはコントロールゲートが接地さ
れるため、消去時にソースに消去電位が印加されても、
閾値電圧は正のある値に落ち着く。よって、不良セルと
スペアロウは消去されることはなく、これらのセルへの
消去前書き込みが不要となる。これにより、書き込み不
良のセルについてもスペアロウによる救済が可能とな
る。また、消去シーケンスの簡略化と時間短縮が図れ
る。
【0056】図6は、この発明の第2の実施例に係る不
揮発性半導体記憶装置について説明するためのもので、
フラッシュメモリにおけるロウデコード回路と消去動作
に関係する周辺回路部を抽出して示している。図6にお
いて、前記図1と同一構成部には同じ符号を付してその
詳細な説明は省略する。すなわち、この第2の実施例で
は、コンパレータ26から出力される一致信号HITを
アドレスラッチ回路23に供給するようにしている。こ
のアドレスラッチ回路23には、アドレスカウンタ24
から出力されるアドレス信号及び第1の実施例と同様に
アドレスバッファ21から出力されるアドレス信号が供
給されており、上記一致信号HITによってアドレスラ
ッチ回路23のデータの取り込み動作が制御される。
揮発性半導体記憶装置について説明するためのもので、
フラッシュメモリにおけるロウデコード回路と消去動作
に関係する周辺回路部を抽出して示している。図6にお
いて、前記図1と同一構成部には同じ符号を付してその
詳細な説明は省略する。すなわち、この第2の実施例で
は、コンパレータ26から出力される一致信号HITを
アドレスラッチ回路23に供給するようにしている。こ
のアドレスラッチ回路23には、アドレスカウンタ24
から出力されるアドレス信号及び第1の実施例と同様に
アドレスバッファ21から出力されるアドレス信号が供
給されており、上記一致信号HITによってアドレスラ
ッチ回路23のデータの取り込み動作が制御される。
【0057】各電位のレベルとワード線のレベルは表2
と同じである。消去時に内部アドレスを不良アドレスの
選択状態にして、不良ロウと未使用のスペアロウを接地
レベルに固定することは第1の実施例と同様である。よ
ってデコーダに関しては全く同様である。第1の実施例
と異なるのは、アドレスバスABへの不良アドレスの転
送方法である。
と同じである。消去時に内部アドレスを不良アドレスの
選択状態にして、不良ロウと未使用のスペアロウを接地
レベルに固定することは第1の実施例と同様である。よ
ってデコーダに関しては全く同様である。第1の実施例
と異なるのは、アドレスバスABへの不良アドレスの転
送方法である。
【0058】本実施例での制御を図7のタイミングチャ
ートを参照しつつ順に説明する。消去を行う前に、アド
レスカウンタ24にカウントアップ信号が供給される
と、アドレスカウンタ24でロウアドレスが順次インク
リメントされ、アドレスマルチプレクサ22を介してア
ドレスバスABにアドレス信号が供給される。アドレス
バスABに出力されたロウアドレスとリダンダンシRO
M29に記憶した不良ロウアドレスとの一致がコンパレ
ータ26でチェックされ、一致するとコンパレータ26
から“H”レベルの一致信号HITが出力される。上記
HIT信号が“H”レベルとなると、アドレスカウンタ
24から出力されるアドレスがアドレスラッチ回路23
にラッチされる。そして、消去信号ERSが“H”レベ
ルとなると、アドレスラッチ回路23にラッチしたアド
レスをアドレスマルチプレクサ22で選択してアドレス
バスABに転送し、アドレスバスABを不良アドレスの
選択状態にする。これによって、不良ワード線の電位は
接地GNDレベルに固定され、スペアワード線の電位は
負電位となる。一方、正常なワード線が選択された場合
には負電位が印加される。
ートを参照しつつ順に説明する。消去を行う前に、アド
レスカウンタ24にカウントアップ信号が供給される
と、アドレスカウンタ24でロウアドレスが順次インク
リメントされ、アドレスマルチプレクサ22を介してア
ドレスバスABにアドレス信号が供給される。アドレス
バスABに出力されたロウアドレスとリダンダンシRO
M29に記憶した不良ロウアドレスとの一致がコンパレ
ータ26でチェックされ、一致するとコンパレータ26
から“H”レベルの一致信号HITが出力される。上記
HIT信号が“H”レベルとなると、アドレスカウンタ
24から出力されるアドレスがアドレスラッチ回路23
にラッチされる。そして、消去信号ERSが“H”レベ
ルとなると、アドレスラッチ回路23にラッチしたアド
レスをアドレスマルチプレクサ22で選択してアドレス
バスABに転送し、アドレスバスABを不良アドレスの
選択状態にする。これによって、不良ワード線の電位は
接地GNDレベルに固定され、スペアワード線の電位は
負電位となる。一方、正常なワード線が選択された場合
には負電位が印加される。
【0059】上記のような構成によれば、従来の回路に
比べて付加回路をほとんど設けることなく書き込み不良
のセルや絶縁膜破壊不良のセルの救済が可能となり、リ
ダンダンシ技術を用いた不良品の救済率を大幅に向上で
きる。アドレスをインクリメントしての不良アドレスチ
ェックのシーケンスが必要であるが、シーケンスの追加
であるため、回路規模はほとんど増大しない。また、上
記第1の実施例では、リダンダンシROM29の記憶デ
ータを直接アドレスマルチプレクサ22に入力するの
で、ロウアドレスの本数分の信号線を両回路間に設ける
必要があった。このため、メガビット級のメモリでは1
0本近くになり、両回路が離れている場合、多大な配線
領域が必要となる恐れがあるが、このような場合には第
1の実施例よりも第2の実施例に示した回路の方が有利
である。
比べて付加回路をほとんど設けることなく書き込み不良
のセルや絶縁膜破壊不良のセルの救済が可能となり、リ
ダンダンシ技術を用いた不良品の救済率を大幅に向上で
きる。アドレスをインクリメントしての不良アドレスチ
ェックのシーケンスが必要であるが、シーケンスの追加
であるため、回路規模はほとんど増大しない。また、上
記第1の実施例では、リダンダンシROM29の記憶デ
ータを直接アドレスマルチプレクサ22に入力するの
で、ロウアドレスの本数分の信号線を両回路間に設ける
必要があった。このため、メガビット級のメモリでは1
0本近くになり、両回路が離れている場合、多大な配線
領域が必要となる恐れがあるが、このような場合には第
1の実施例よりも第2の実施例に示した回路の方が有利
である。
【0060】図8は、この発明の第3の実施例に係る不
揮発性半導体記憶装置について説明するためのもので、
フラッシュメモリにおけるロウデコード回路と消去動作
に関係する周辺回路部を抽出して示している。この図8
に示す回路では、上記図1に示した回路におけるレベル
シフタ57,…の入力端にラッチ回路(R/Sフリップ
フロップ)61,…,61を設けると共に、レベルシフ
タ59の入力端にラッチ回路(R/Sフリップフロッ
プ)62を設けている。上記フリップフロップ61,
…,61のセット入力端Sにはアンドゲート63,…,
63から出力されるデコード信号が供給され、リセット
入力端Rにはラッチ信号LAHの反転信号/LAHが供
給される。そして、これらフリップフロップ61,…,
61の出力/Qがそれぞれ、レベルシフタ57,…の入
力端に供給される。上記アンドゲート63,…,63の
入力端にはロウプリデコード信号RPD及びリセット信
号RSTが供給される。
揮発性半導体記憶装置について説明するためのもので、
フラッシュメモリにおけるロウデコード回路と消去動作
に関係する周辺回路部を抽出して示している。この図8
に示す回路では、上記図1に示した回路におけるレベル
シフタ57,…の入力端にラッチ回路(R/Sフリップ
フロップ)61,…,61を設けると共に、レベルシフ
タ59の入力端にラッチ回路(R/Sフリップフロッ
プ)62を設けている。上記フリップフロップ61,
…,61のセット入力端Sにはアンドゲート63,…,
63から出力されるデコード信号が供給され、リセット
入力端Rにはラッチ信号LAHの反転信号/LAHが供
給される。そして、これらフリップフロップ61,…,
61の出力/Qがそれぞれ、レベルシフタ57,…の入
力端に供給される。上記アンドゲート63,…,63の
入力端にはロウプリデコード信号RPD及びリセット信
号RSTが供給される。
【0061】また、上記フリップフロップ62のセット
入力端Sにはオアゲート64の出力信号が供給され、リ
セット入力端Rにはアンドゲート65の出力信号が供給
される。このフリップフロップ62の出力/Qはレベル
シフタ59の入力端に供給される。上記オアゲート64
の一方の入力端にはリセット信号RSTが供給され、他
方の入力端にはアンドゲート66の出力信号が供給され
る。上記アンドゲート65の一方の入力端にはラッチ信
号LAHが供給され、他方の入力端にはスペアロウ活性
化信号SPEiが供給される。上記アンドゲート66の
第1の入力端にはエクスクルーシブノアゲート67から
出力されるロウプリデコーダの活性化信号PREが供給
され、第2の入力端には上記スペアロウ活性化信号SP
Eiが供給され、第3の入力端には上記ラッチ信号LA
Hの反転信号が供給される。更に、上記エクスクルーシ
ブノアゲート67の一方の入力端にはコンパレータ26
から出力される一致信号HITが供給され、他方の入力
端にはラッチ信号LAHが供給されるようになってい
る。ロウプリデコーダ25の活性化信号PREは、ラッ
チ信号LAHが一致信号HITのエクスクルーシブオア
の反転となっているので、両信号が一致した時に“H”
レベルとなり、不一致の時は“L”レベルとなる。
入力端Sにはオアゲート64の出力信号が供給され、リ
セット入力端Rにはアンドゲート65の出力信号が供給
される。このフリップフロップ62の出力/Qはレベル
シフタ59の入力端に供給される。上記オアゲート64
の一方の入力端にはリセット信号RSTが供給され、他
方の入力端にはアンドゲート66の出力信号が供給され
る。上記アンドゲート65の一方の入力端にはラッチ信
号LAHが供給され、他方の入力端にはスペアロウ活性
化信号SPEiが供給される。上記アンドゲート66の
第1の入力端にはエクスクルーシブノアゲート67から
出力されるロウプリデコーダの活性化信号PREが供給
され、第2の入力端には上記スペアロウ活性化信号SP
Eiが供給され、第3の入力端には上記ラッチ信号LA
Hの反転信号が供給される。更に、上記エクスクルーシ
ブノアゲート67の一方の入力端にはコンパレータ26
から出力される一致信号HITが供給され、他方の入力
端にはラッチ信号LAHが供給されるようになってい
る。ロウプリデコーダ25の活性化信号PREは、ラッ
チ信号LAHが一致信号HITのエクスクルーシブオア
の反転となっているので、両信号が一致した時に“H”
レベルとなり、不一致の時は“L”レベルとなる。
【0062】各電位のレベルとワード線のレベルは表2
と同じである。不良ロウと未使用のスペアセルについて
は消去時にゲートを接地電位に固定するという点では第
1の実施例と同様である。本実施例では、メインデコー
ダ56でワード線WL毎にラッチ回路61,…,61を
設けて選択と非選択をワード線WL毎にラッチできるよ
うにしている。よって、消去を行いたくない不良セルの
あるロウと未使用のスペアロウに限り選択状態に、その
他の消去すべきロウは非選択状態にラッチ回路61をセ
ットしてから消去動作に入れば良い。
と同じである。不良ロウと未使用のスペアセルについて
は消去時にゲートを接地電位に固定するという点では第
1の実施例と同様である。本実施例では、メインデコー
ダ56でワード線WL毎にラッチ回路61,…,61を
設けて選択と非選択をワード線WL毎にラッチできるよ
うにしている。よって、消去を行いたくない不良セルの
あるロウと未使用のスペアロウに限り選択状態に、その
他の消去すべきロウは非選択状態にラッチ回路61をセ
ットしてから消去動作に入れば良い。
【0063】以下、上記図8に示した回路の動作を説明
する。まず、消去以外のモードについて考える。消去モ
ード以外では、ラッチ信号LAHとリセット信号RST
は“L”レベル固定とする。メインデコーダ56内のラ
ッチ回路61では、リセット入力であるラッチ信号/L
AHが“H”レベル固定となるので、出力/Qはデコー
ド入力の反転信号が出力され、ラッチ回路61,…,6
1は単なるインバータ動作を行う。よって、デコード信
号が“H”レベルとなったときにワード線WLは選択状
態となる。次に、一致信号HITが“L”レベルの場合
を考える。このとき活性化信号PREは“H”レベルと
なるので、プリデコーダ25はアドレスに応じた選択を
行う。よって、アドレス信号で指定されたワード線WL
が選択される。この際、スペアロウは非選択状態とな
る。
する。まず、消去以外のモードについて考える。消去モ
ード以外では、ラッチ信号LAHとリセット信号RST
は“L”レベル固定とする。メインデコーダ56内のラ
ッチ回路61では、リセット入力であるラッチ信号/L
AHが“H”レベル固定となるので、出力/Qはデコー
ド入力の反転信号が出力され、ラッチ回路61,…,6
1は単なるインバータ動作を行う。よって、デコード信
号が“H”レベルとなったときにワード線WLは選択状
態となる。次に、一致信号HITが“L”レベルの場合
を考える。このとき活性化信号PREは“H”レベルと
なるので、プリデコーダ25はアドレスに応じた選択を
行う。よって、アドレス信号で指定されたワード線WL
が選択される。この際、スペアロウは非選択状態とな
る。
【0064】一致信号HITが“H”レベル、すなわち
不良セルが選択されると、プリデコーダ25の活性化信
号PREが“L”レベルとなり、プリデコーダ25は非
活性化され選択されたワード線は非選択となる。一方、
スペアロウ活性化信号SPEiは“H”レベルとなるの
で、指定される置き換え先のスペアロウが選択される。
よって、不良アドレス選択時のみスペアロウに置き換わ
るという所望の動作がなされている。
不良セルが選択されると、プリデコーダ25の活性化信
号PREが“L”レベルとなり、プリデコーダ25は非
活性化され選択されたワード線は非選択となる。一方、
スペアロウ活性化信号SPEiは“H”レベルとなるの
で、指定される置き換え先のスペアロウが選択される。
よって、不良アドレス選択時のみスペアロウに置き換わ
るという所望の動作がなされている。
【0065】次に、消去モードについて図9のタイミン
グチャートを参照しつつ説明する。消去を行う際には、
まずリセット信号RSTを“H”レベルにする。これに
よって、ワード線WLは全て非選択状態、スペアロウは
全て選択状態となる。この状態のままでラッチ信号LA
Hを“H”レベルに設定するとラッチモードに入る。ラ
ッチ信号LAHが“H”レベルになることで、各ワード
線のフリップフロップ61,…,61はラッチ動作に入
るが、このとき各ワード線は非選択状態に、スペアワー
ド線は全て選択状態にラッチされる。ラッチ終了後、リ
セット信号RSTを“L”レベルに戻す。次に、第2の
実施例と同様に、アドレスカウンタ24でロウアドレス
を順にインクリメントし、リダンダンシROM26に記
憶された不良ロウアドレスと一致しているか否かをコン
パレータ26でチェックする。一致していない時は、一
致信号HITは“L”レベルであるので、活性化信号P
REは“L”レベルとなり、プリデコーダ25は非活性
化され、全てのワード線(スペアワード線を除く)WL
は非選択状態にある。よって、ワード線のラッチデータ
は変化しない。一致した時のみ一致信号HITが“H”
レベルとなるが、このとき活性化信号PREは“H”レ
ベルとなり、プリデコーダ25が活性化される。よっ
て、この時のアドレス、つまり不良ロウアドレスで選択
されているワード線のデコード信号が“H”レベルとな
り、そのワード線のラッチデータが選択状態に変化して
保持される。図9では、不良ロウアドレスが2つ存在す
る場合を示しており、不良アドレス1と不良アドレス2
に対応して一致信号HITが出力されると、これらのア
ドレスに対応する不良ロウ1,2の/Qはともに“L”
レベル、正常ロウの/Q出力は“H”レベルとなる。一
方、スペアロウについては、不良アドレスが選択され、
置き換えるべきスペアロウの活性化信号SPEiが
“H”レベルになると、ラッチ回路62が選択状態から
非選択状態に変化して保持される。すなわち、不良アド
レス1に対応するスペアロウの/Q出力は実線で示すよ
うに“H”レベル、不良アドレス2に対応するスペアロ
ウの/Q出力は破線で示すように“H”レベルとなり、
未使用のスペアロウの/Q出力は“L”レベルに固定さ
れる。
グチャートを参照しつつ説明する。消去を行う際には、
まずリセット信号RSTを“H”レベルにする。これに
よって、ワード線WLは全て非選択状態、スペアロウは
全て選択状態となる。この状態のままでラッチ信号LA
Hを“H”レベルに設定するとラッチモードに入る。ラ
ッチ信号LAHが“H”レベルになることで、各ワード
線のフリップフロップ61,…,61はラッチ動作に入
るが、このとき各ワード線は非選択状態に、スペアワー
ド線は全て選択状態にラッチされる。ラッチ終了後、リ
セット信号RSTを“L”レベルに戻す。次に、第2の
実施例と同様に、アドレスカウンタ24でロウアドレス
を順にインクリメントし、リダンダンシROM26に記
憶された不良ロウアドレスと一致しているか否かをコン
パレータ26でチェックする。一致していない時は、一
致信号HITは“L”レベルであるので、活性化信号P
REは“L”レベルとなり、プリデコーダ25は非活性
化され、全てのワード線(スペアワード線を除く)WL
は非選択状態にある。よって、ワード線のラッチデータ
は変化しない。一致した時のみ一致信号HITが“H”
レベルとなるが、このとき活性化信号PREは“H”レ
ベルとなり、プリデコーダ25が活性化される。よっ
て、この時のアドレス、つまり不良ロウアドレスで選択
されているワード線のデコード信号が“H”レベルとな
り、そのワード線のラッチデータが選択状態に変化して
保持される。図9では、不良ロウアドレスが2つ存在す
る場合を示しており、不良アドレス1と不良アドレス2
に対応して一致信号HITが出力されると、これらのア
ドレスに対応する不良ロウ1,2の/Qはともに“L”
レベル、正常ロウの/Q出力は“H”レベルとなる。一
方、スペアロウについては、不良アドレスが選択され、
置き換えるべきスペアロウの活性化信号SPEiが
“H”レベルになると、ラッチ回路62が選択状態から
非選択状態に変化して保持される。すなわち、不良アド
レス1に対応するスペアロウの/Q出力は実線で示すよ
うに“H”レベル、不良アドレス2に対応するスペアロ
ウの/Q出力は破線で示すように“H”レベルとなり、
未使用のスペアロウの/Q出力は“L”レベルに固定さ
れる。
【0066】よって、全アドレスをインクリメントした
後は、不良ロウと未使用のスペアロウのラッチ回路は選
択状態(ラッチ状態)に、それ以外のロウは非選択状態
(リセット状態)に保持されている。このようにラッチ
したデータを保持した状態で消去を行えば、消去信号が
“H”レベルの期間にラッチ回路61,62の出力/Q
が“H”レベルのワード線及びスペアワード線には消去
電位が印加され、/Qが“L”レベルのワード線及びス
ペアワード線には接地電位が印加される。
後は、不良ロウと未使用のスペアロウのラッチ回路は選
択状態(ラッチ状態)に、それ以外のロウは非選択状態
(リセット状態)に保持されている。このようにラッチ
したデータを保持した状態で消去を行えば、消去信号が
“H”レベルの期間にラッチ回路61,62の出力/Q
が“H”レベルのワード線及びスペアワード線には消去
電位が印加され、/Qが“L”レベルのワード線及びス
ペアワード線には接地電位が印加される。
【0067】上述した第3の実施例では、各ワード線に
ラッチ回路を設ける必要があるが、同一ブロック内にラ
ンダムに複数本の不良が存在する場合にもワード線及び
スペアワード線に対する消去のための負電位の印加が回
避できるという効果が得られる。ラッチモードでのアド
レスインクリメントについては、第2の実施例と同様に
行えば良い。
ラッチ回路を設ける必要があるが、同一ブロック内にラ
ンダムに複数本の不良が存在する場合にもワード線及び
スペアワード線に対する消去のための負電位の印加が回
避できるという効果が得られる。ラッチモードでのアド
レスインクリメントについては、第2の実施例と同様に
行えば良い。
【0068】なお、いずれの実施例でもワード線を一本
単位で制御する場合を例に取って説明したが、複数本の
単位でスペアロウの置き換えを行う場合は、それぞれそ
の複数本単位で選択あるいは非選択を制御すれば良い。
単位で制御する場合を例に取って説明したが、複数本の
単位でスペアロウの置き換えを行う場合は、それぞれそ
の複数本単位で選択あるいは非選択を制御すれば良い。
【0069】
【発明の効果】以上説明したように、この発明によれ
ば、従来のフラッシュメモリにおいてスペアロウを用い
ても救済できなかった、書き込み不良のセルや絶縁膜破
壊不良のセルの救済が可能となり、リダンダンシ技術を
用いた不良品の救済率を大幅に向上できる。また、消去
シーケンスの簡略化と時間の短縮も図れる。
ば、従来のフラッシュメモリにおいてスペアロウを用い
ても救済できなかった、書き込み不良のセルや絶縁膜破
壊不良のセルの救済が可能となり、リダンダンシ技術を
用いた不良品の救済率を大幅に向上できる。また、消去
シーケンスの簡略化と時間の短縮も図れる。
【図1】この発明の第1の実施例に係る不揮発性半導体
記憶装置について説明するためのもので、フラッシュメ
モリのロウデコード回路と消去動作に関係する周辺回路
部を抽出して示す回路図。
記憶装置について説明するためのもので、フラッシュメ
モリのロウデコード回路と消去動作に関係する周辺回路
部を抽出して示す回路図。
【図2】図1に示した回路におけるリダンダンシROM
の構成例について説明するための回路図。
の構成例について説明するための回路図。
【図3】図1に示した回路における第1のレベルシフタ
の構成例を示す回路図。
の構成例を示す回路図。
【図4】図1に示した回路における第2のレベルシフタ
の構成例を示す回路図。
の構成例を示す回路図。
【図5】図1に示した回路におけるバッファの構成例を
示す回路図。
示す回路図。
【図6】この発明の第2の実施例に係る不揮発性半導体
記憶装置について説明するためのもので、フラッシュメ
モリのロウデコード回路と消去動作に関係する周辺回路
部を抽出して示す回路図。
記憶装置について説明するためのもので、フラッシュメ
モリのロウデコード回路と消去動作に関係する周辺回路
部を抽出して示す回路図。
【図7】図6に示した回路の動作を説明するためのタイ
ミングチャート。
ミングチャート。
【図8】この発明の第3の実施例に係る不揮発性半導体
記憶装置について説明するためのもので、フラッシュメ
モリのロウデコード回路と消去動作に関係する周辺回路
部を抽出して示す回路図。
記憶装置について説明するためのもので、フラッシュメ
モリのロウデコード回路と消去動作に関係する周辺回路
部を抽出して示す回路図。
【図9】図8に示した回路の動作を説明するためのタイ
ミングチャート。
ミングチャート。
【図10】フラッシュメモリのメモリセルを示す断面
図。
図。
【図11】フラッシュメモリの一般的な消去方法を説明
するための断面図。
するための断面図。
【図12】図11に示した消去方法を採用した場合のメ
モリセルの構成例を示す断面図。
モリセルの構成例を示す断面図。
【図13】フラッシュメモリにおける他の消去方法につ
いて説明するための断面図。
いて説明するための断面図。
【図14】従来の不揮発性半導体記憶装置について説明
するためのもので、フラッシュメモリにおけるロウデコ
ード回路と消去動作に関係する周辺回路部を抽出して示
す回路図。
するためのもので、フラッシュメモリにおけるロウデコ
ード回路と消去動作に関係する周辺回路部を抽出して示
す回路図。
【図15】図14に示した回路におけるレベルシフタの
構成例を示す回路図。
構成例を示す回路図。
【図16】図14に示した回路におけるバッファの構成
例を示す回路図。
例を示す回路図。
【図17】図16に示した回路におけるNチャネル型M
OSトランジスタの構成例について説明するための断面
図。
OSトランジスタの構成例について説明するための断面
図。
【図18】図14に示した回路におけるセルトランジス
タの絶縁膜不良の一例について説明するための断面図。
タの絶縁膜不良の一例について説明するための断面図。
【図19】図14に示した回路におけるセルトランジス
タの絶縁膜不良の他の例について説明するための断面
図。
タの絶縁膜不良の他の例について説明するための断面
図。
21…アドレスバッファ、22…アドレスマルチプレク
サ、23…アドレスラッチ回路、24…アドレスカウン
タ、25…ロウプリデコーダ、26…コンパレータ、2
9…リダンダンシROM、31…メモリセルアレイ、3
4,37…バッファ、38…スペアロウセル、55…ス
ペアロウデコーダ、56…メインロウデコーダ、57,
57…第1のレベルシフタ、58,60…第2のレベル
シフタ、61,62…R/Sフリップフロップ、Add…
アドレス信号、RAdd…ロウアドレス信号、RPD…ロ
ウプリデコード信号、PRE…プリデコーダ活性化信
号、HIT…一致信号、ERS…消去信号、SPEi…
スペアロウ活性化信号、WL…ワード線、SWL…スペ
アワード線。
サ、23…アドレスラッチ回路、24…アドレスカウン
タ、25…ロウプリデコーダ、26…コンパレータ、2
9…リダンダンシROM、31…メモリセルアレイ、3
4,37…バッファ、38…スペアロウセル、55…ス
ペアロウデコーダ、56…メインロウデコーダ、57,
57…第1のレベルシフタ、58,60…第2のレベル
シフタ、61,62…R/Sフリップフロップ、Add…
アドレス信号、RAdd…ロウアドレス信号、RPD…ロ
ウプリデコード信号、PRE…プリデコーダ活性化信
号、HIT…一致信号、ERS…消去信号、SPEi…
スペアロウ活性化信号、WL…ワード線、SWL…スペ
アワード線。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平4−214300(JP,A)
特開 平6−103798(JP,A)
特開 平5−274894(JP,A)
特開 平7−296592(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
G11C 16/00 - 16/34
G11C 29/00
Claims (6)
- 【請求項1】 不良セルをスペアセルに置き換えて救済
するリダンダンシ回路を備え、セルトランジスタのコン
トロールゲートに負のバイアスを与えて消去を行うフラ
ッシュメモリにおいて、不良セルのロウアドレスを記憶
する不良ロウアドレス記憶手段と、チップ内部のアドレ
スバスに出力されたアドレスを上記不良ロウアドレス記
憶手段に記憶されたロウアドレスと比較するアドレス比
較手段と、入力されたアドレス、アドレスラッチ手段に
ラッチされたアドレス、及びアドレス生成手段で生成さ
れたアドレスを、選択的に上記チップ内部のアドレスバ
スに転送するアドレス選択手段と、このアドレス選択手
段で選択されたアドレスのロウデコード信号をラッチす
る第1のラッチ手段と、スペアロウデコード信号をラッ
チする第2のラッチ手段と、これら第1,第2のラッチ
手段にラッチしたロウアドレスをロウデコード手段でデ
コードした信号に基づいて不良ロウアドレスのワード線
に接地電位を与える電位印加手段を具備し、 消去に先だって、上記不良ロウアドレス記憶手段に記憶
されたアドレスにより選択されるロウに対応する上記第
1のラッチ手段及びスペアロウの未使用のロウに対応す
る上記第2のラッチ手段をラッチ状態にセットし、上記
第1,第2のラッチ手段にラッチしたデータに応じて消
去を行うことを特徴とする不揮発性半導体記憶装置。 - 【請求項2】 前記電位印加手段は、デコード信号の低
レベル側を第1の電位にシフトする第1のレベルシフト
手段と、この第1のレベルシフト手段の出力信号の高レ
ベル側を第2の電位にシフトする第2のレベルシフト手
段と、この第2のレベルシフト手段の出力信号が供給さ
れ、第3の電位と上記第1の電位間の電圧で動作し、ワ
ード線を駆動する第1のバッファ手段とを備えることを
特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 【請求項3】 前記スペアロウデコード手段の出力信号
の低レベル側を上記第1の電位にシフトする第3のレベ
ルシフト手段と、この第3のレベルシフト手段の出力信
号の高レベル側を上記第2の電位にシフトする第4のレ
ベルシフト手段と、この第4のレベルシフト手段の出力
信号が供給され、上記第3の電位と上記第1の電位間の
電圧で動作し、ワード線を駆動する第2のバッファ手段
とを備えることを特徴とする請求項2に記載の不揮発性
半導体記憶装置。 - 【請求項4】 不良セルをスペアセルに置き換えて救済
するリダンダンシ回路を備え、セルトランジスタのコン
トロールゲートに負のバイアスを与えて消去を行うフラ
ッシュメモリにおいて、アドレス信号が入力されるアド
レスバッファと、このアドレスバッファに入力されたア
ドレス信号をラッチするアドレスラッチ回路と、アドレ
ス信号を生成するアドレスカウンタと、不良ロウアドレ
スを記憶するリダンダンシROMと、上記アドレスバッ
ファ、上記アドレスラッチ回路、上記アドレスカウンタ
及び上記リダンダンシROMの出力が供給され、これら
の出力を選択的にチップ内部のアドレスバスに出力する
アドレスマルチプレクサと、上記アドレスバスに出力さ
れたロウアドレスと上記リダンダンシROMに記憶され
た不良ロウアドレスとを比較するコンパレータと、上記
アドレスバスに出力されたロウアドレスをデコードする
ロウプリデコーダと、このロウプリデコーダから出力さ
れるロウプリデコード信号が供給されるメインデコーダ
と、このメインデコーダの出力でワード線が選択される
ことによりメモリセルのロウが選択されるメモリセルア
レイと、上記メモリセルアレイの不良ロウを置換するた
めのスペアロウセルと、このスペアロウセルを選択する
スペアロウデコーダと、記憶データの消去時に上記コン
パレータによりロウアドレスの一致が検出された時、上
記ロウプリデコーダを活性化するとともに、上記スペア
ロウデコーダを活性化してスペアロウセルを選択する論
理回路とを具備し、前記メインロウデコーダは、記憶デ
ータの消去時にメモリセルアレイ中の不良セルが接続さ
れたワード線に接地電位を与える第1のバイアス手段を
備え、前記スペアロウデコーダは、記憶データの消去時
に未使用のスペアワード線に接地電位を与える第2のバ
イアス手段を備え、 上記第1のバイアス手段は、デコード信号の低レベル側
をバイアス電位にシフトする第1のレベルシフタと、こ
の第1のレベルシフタの出力信号の高レベル側を第1の
電位にシフトする第2のレベルシフタと、この第2のレ
ベルシフタの出力信号が供給され、第2の電位と上記バ
イアス電位間の電圧で動作し、ワード線を駆動する第1
のバッファとを備え、上記第2のバイアス手段は、デコ
ード信号の低レベル側を上記バイアス電位にシフトする
第3のレベルシフタと、この第3 のレベルシフタの出力
信号の高レベル側を上記第1の電位にシフトする第4の
レベルシフタと、上記第2の電位と上記バイアス電位間
の電圧で動作し、スペアワード線を駆動する第2のバッ
ファとを備え、 上記バイアス電位は、読み出し及び書き込み時に接地電
位、消去時に負電位であり、上記第1の電位は、読み出
し及び消去時に電源電位、書き込み時に書き込み用の高
電位であり、上記第2の電位は、読み出し時に電源電
位、書き込み時に上記書き込み用の高電位、消去時に接
地電位であり、 消去時に、上記アドレスマルチプレクサでリダンダンシ
ROMの出力を選択し、このリダンダンシROMに記憶
された不良ロウアドレスのデータを上記アドレスバスに
転送して、上記ロウプリデコーダでデコードすることに
より、不良ワード線に上記第1のバイアス手段から接地
電位を与え、且つ上記論理回路により上記未使用のワー
ド線を選択して上記第2のバイアス手段から接地電位を
与えること を特徴とする不揮発性半導体記憶装置。 - 【請求項5】 不良セルをスペアセルに置き換えて救済
するリダンダンシ回路を備え、セルトランジスタのコン
トロールゲートに負のバイアスを与えて消去を行うフラ
ッシュメモリにおいて、アドレス信号が入力されるアド
レスバッファと、アドレス信号を生成するアドレスカウ
ンタと、上記アドレスバッファに入力されたアドレス信
号及び上記アドレスカウンタで生成されたアドレス信号
を選択的にラッチするアドレスラッチ回路と、不良ロウ
アドレスを記憶するリダンダンシROMと、上記アドレ
スバッファ、上記アドレスラッチ回路及び上記アドレス
カウンタの出力が供給され、これらの出力を選択的にチ
ップ内部のアドレスバスに出力するアドレスマルチプレ
クサと、上記アドレスバスに出力されたロウアドレスと
上記リダンダンシROMに記憶された不良ロウアドレス
とを比較し、一致した時に一致信号を出力して上記アド
レスラッチ回路を制御し、上記アドレスカウンタで生成
したロウアドレスを上記アドレスラッチ回路にラッチさ
せるコンパレータと、上記アドレスバスに出力されたロ
ウアドレスをデコードするロウプリデコーダと、このロ
ウプリデコーダから出力されるロウプリデコード信号が
供給されるメインデコーダと、このメインデコーダの出
力でワード線が選択されることによりメモリセルのロウ
が選択されるメモリセルアレイと、上記メモリセルアレ
イの不良ロウを置換するためのスペアロウセルと、この
スペアロウセルを選択するスペアロウデコーダと、記憶
データの消去時に上記コンパレータにより一致が検出さ
れた時、上記ロウプリデコーダを活性化するとともに、
上記スペアロウデコーダを活性化してスペアロウセルを
選択する論理回路とを具備し、前記メインロウデコーダ
は、記憶データの消去時にメモリセルアレイ中の不良セ
ルが接続されたワード線に接地電位を与える第1のバイ
アス手段を備え、前記スペアロウデコーダは、記憶デー
タの消去時に未使用のスペアワード線に接地電位を与え
る第2のバイアス手段を備え、 上記第1のバイアス手段は、デコード信号の低レベル側
をバイアス電位にシフトする第1のレベルシフタと、こ
の第1のレベルシフタの出力信号の高レベル側を第1の
電位にシフトする第2のレベルシフタと、この第2のレ
ベルシフタの出力信号が供給され、第2の電位と上記バ
イアス電位間の電圧で動作し、ワード線を駆動する第1
のバッファとを備え、前記第2のバイアス手段は、デコ
ード信号の低レベル側を上記バイアス電位にシフトする
第3のレベルシフタと、この第3のレベルシフタの出力
信号の高レベル側を上記第1の電位にシフトする第4の
レベルシフタと、上記第2の電位と上記バイアス電位間
の電圧で動作し、スペアワード線を駆動する第2のバッ
ファとを備え、 上記バイアス電位は、読み出し及び書き込み時に接地電
位、消去時に負電位であり、上記第1の電位は、読み出
し及び消去時に電源電位、書き込み時に書き込み用の高
電位であり、上記第2の電位は、読み出し時に電源電
位、書き込み時に上記書き込み用の高電位、消去時に接
地電位であり、 消去時に、上記アドレスマルチプレクサで上記アドレス
ラッチ回路の出力を選択し、このアドレスラッチ回路に
ラッチされた上記アドレスカウンタで生成されたアドレ
ス信号を上記アドレスバスに転送して、上記ロウプリデ
コーダでデコードすることにより不良ワード線に上記第
1のバイアス手段から接地電位を与え、且つ上記論理回
路により上記未使用のワード線を選択して上記第2のバ
イアス手段から接地電位を与えること を特徴とする不揮
発性半導体記憶装置。 - 【請求項6】 不良セルをスペアセルに置き換えて救済
するリダンダンシ回路を備え、セルトランジスタのコン
トロールゲートに負のバイアスを与えて消去を行うフラ
ッシュメモリにおいて、アドレス信号が入力されるアド
レスバッファと、このアドレスバッファに入力されたア
ドレス信号をラッチするアドレスラッチ回路と、アドレ
ス信号を生成するアドレスカウンタと、不良ロウアドレ
スを記憶するリダンダンシROMと、上記アドレスバッ
ファ、上記アドレスラッチ回路及び上記アドレスカウン
タの出力が供給され、選択したアドレスをチップ内部の
アドレスバスに出力するアドレスマルチプレクサと、上
記アドレスバスに出力されたロウアドレスと上記リダン
ダンシROMに記憶された不良ロウアドレスとを比較す
るコンパレータと、上記アドレスバスに出力されたロウ
アドレスをデコードするロウプリデコーダと、上記ロウ
プリデコーダから出力されるロウプリデコード信号をデ
コードするメインデコーダと、上記メインデコーダのデ
コード信号をロウ毎にラッチする第1のラッチ回路と、
この第1のラッチ回路にラッチされたデコード信号に基
づいてワード線が選択されることによりメモリセルのロ
ウが選択されるメモリセルアレイと、上記メモリセルア
レイの不良ロウを置換するためのスペアロウセルと、上
記スペアロウセルを選択するスペアロウデコーダと、上
記スペアロウデコーダから出力されるデコード信号をス
ペアロウ毎にラッチする第2のラッチ回路と、記憶デー
タの消去時に上記コンパレータによりアドレスの一致が
検出された時、上記ロウプリデコーダを活性化し、上記
スペアロウデコーダ内の第2のラッチ回路をセットして
スペアロウセルを選択する論理回路とを具備し、前記メ
インロウデコーダは、記憶データの消去時にメモリセル
アレイ中の不良セルが接続されたワード線に接地電位を
与える第1のバイアス手段を備え、前記スペアロウデコ
ーダは、記憶データの消去時に未使用のスペアワード線
に接地電位を与える第2のバイアス手段を備え、 上記第1のバイアス手段は、上記第1のラッチ回路の出
力信号を電源電位とバイアス電位との間のレベルにシフ
トする第1のレベルシフタと、この第1のレベルシフタ
の出力信号を第1の電圧と上記バイアス電位とのレベル
にシフトする第2のレベルシフタと、この第2のレベル
シフタの出力信号のレベルを第2の電位と上記バイアス
電位との間のレベルにして出力する第1のバッファとを
備え、前記第2のバイアス手段は、前記第2のラッチ回
路の出力信号を上記電源電位と上 記バイアス電位との間
のレベルにシフトする第3のレベルシフタと、この第3
のレベルシフタの出力信号を上記第1の電圧と上記バイ
アス電位とのレベルにシフトする第4のレベルシフタ
と、この第4のレベルシフタの出力信号のレベルを上記
第2の電位と上記バイアス電位との間のレベルにして出
力する第2のバッファとを備え、 上記バイアス電位は、読み出し及び書き込み時に接地電
位、消去時に負電位であり、上記第1の電位は、読み出
し及び消去時に電源電位、書き込み時に書き込み用の高
電位であり、上記第2の電位は、読み出し時に電源電
位、書き込み時に上記書き込み用の高電位、消去時に接
地電位であり、 消去時に、不良ワード線と未使用のワード線に接続され
た上記第1,第2のラッチ回路を選択状態に、それ以外
のワード線に接続された上記第1,第2のラッチ回路は
非選択状態に保持すること を特徴とする不揮発性半導体
記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11257994A JP3441161B2 (ja) | 1994-05-26 | 1994-05-26 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11257994A JP3441161B2 (ja) | 1994-05-26 | 1994-05-26 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07320496A JPH07320496A (ja) | 1995-12-08 |
JP3441161B2 true JP3441161B2 (ja) | 2003-08-25 |
Family
ID=14590261
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11257994A Expired - Fee Related JP3441161B2 (ja) | 1994-05-26 | 1994-05-26 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3441161B2 (ja) |
Families Citing this family (7)
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---|---|---|---|---|
JP3613622B2 (ja) * | 1996-09-27 | 2005-01-26 | 株式会社日立製作所 | 半導体メモリ |
KR100506188B1 (ko) * | 1998-10-27 | 2005-10-07 | 주식회사 하이닉스반도체 | 플래쉬 메모리 장치의 센싱 회로 |
KR100380346B1 (ko) * | 2000-10-16 | 2003-04-11 | 삼성전자주식회사 | 리던던시 로직셀을 갖는 반도체 메모리 장치 및 리페어 방법 |
KR100535650B1 (ko) * | 2002-07-15 | 2005-12-08 | 주식회사 하이닉스반도체 | 플래쉬 메모리 장치의 블럭 선택 회로 |
JP2004348867A (ja) | 2003-05-22 | 2004-12-09 | Toshiba Corp | 不揮発性半導体記憶装置およびそれを用いた電子カードと電子装置 |
JP2007004855A (ja) | 2005-06-22 | 2007-01-11 | Nec Electronics Corp | 半導体記憶装置 |
CN112837731A (zh) * | 2020-12-31 | 2021-05-25 | 中国科学院上海微系统与信息技术研究所 | 存算复用的静态存储单元 |
-
1994
- 1994-05-26 JP JP11257994A patent/JP3441161B2/ja not_active Expired - Fee Related
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---|---|
JPH07320496A (ja) | 1995-12-08 |
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Date | Code | Title | Description |
---|---|---|---|
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