JP3613622B2 - 半導体メモリ - Google Patents
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Description
【発明の属する利用分野】
本発明は半導体メモリにおける欠陥救済技術に関し、特に、高速化に適した欠陥救済回路を有する半導体メモリに関する。
【0002】
【従来の技術】
メモリセルの欠陥救済は、半導体メモリの歩留り向上のために従来から広く行われている手法である。これは、予め半導体チップ上に予備メモリセルを設けておき、不良メモリセルをこの予備メモリセルに置換することによって、製品の歩留まりを向上させる手法である。上記置換は、1本もしくは少数本のワード線あるいはビット線単位で行われるのが普通である。
一方、最近の半導体メモリでは、メモリセルを配置したメモリアレーを、メモリマットもしくはサブアレーと称する複数個の領域に分割すること(マット分割)がしばしば行われている。これは、信号遅延時間短縮や信号/雑音比の確保といった回路上の要請によって行われているものである。マット分割された半導体メモリに上述した欠陥救済手法を適用する場合、あるメモリマットに不良があれば、それを同じメモリマットの予備線で置換するのが普通である。しかし、これでは、1つのメモリマットにのみ多数の不良がある場合に、そのメモリマットの予備線数が不足するという問題が生ずる。これを解決する有効な方法が、特開昭59−135700号公報および特開昭60−130139号公報に開示されている。これらの公報に記載されたものでは、あるメモリマット内に不良がある場合、それを他のメモリマットの予備線でも置換できるようにする(もちろん同じメモリマットの予備線でも置換できる)ことが提案されている。こうすれば、予備線をメモリマット間で融通し合うことが可能になり、歩留りの向上が期待できる。
【0003】
【発明が解決しようとする課題】
上記従来技術の問題点は、アクセス時間が増大することである。この理由を以下に説明する。
マット分割された半導体メモリでは、全てのメモリマットが同時に活性化されるわけではなく、同時に活性化されるメモリマットは通常1個もしくは少数個である。活性化されるメモリマットを選ぶために、各メモリマット毎にマット制御回路が設けられているのが普通である。マット制御回路は、アドレス信号を受けて、当該メモリマットを活性化するか否かを決定する。
さて、上述の欠陥救済法を用いない場合は、マット制御回路は、アドレス信号(普通はメモリマットを選ぶための上位のアドレス信号)だけによって、メモリマットを活性化するか否かを決定することができる。しかし、上記欠陥救済法を用いている場合は、アドレス信号だけでは決定できない。なぜならば、選択されたアドレスに欠陥がある場合、選択すべきメモリマットが変更になる可能性があるからである。マット制御回路は、アドレス信号とROM(欠陥アドレスが記憶されている)の出力とを比較した結果が得られて初めて、当該メモリマットを活性化すべきか否かを決定することができる。従って、比較に要する時間の分だけメモリマット活性化のタイミングを遅らせなければならない。しかも、この時間はプロセスばらつきや温度、さらにはROMに書き込まれている値によっても変化することがあるので、最悪の場合でも誤動作しないように、十分マージンを見込んでおかなければならない。さもなければ、一時的に誤ったメモリマットが活性化される恐れがある。特にDRAMにおいては、一時的にせよ誤ったメモリマットが活性化されることは、記憶情報の破壊をもたらす可能性があるので、避けなければならない。
【0004】
このように、従来技術では、メモリマット間置換を可能にしたために、活性化すべきメモリマットが変更になる可能性が生じ、メモリマット活性化のタイミングを遅らせなければならなくなった。近年、マイクロプロセッサの高速化や画像処理用途の拡大に伴い、主記憶にも記憶容量のみならず高速性が要求されるようになってきた。そのため、主記憶を構成するDRAMの需要も、高速品の割合が多くなってきた。しかし、従来の欠陥救済技術では、メモリマット活性化のタイミングが障害になって、高速化することは困難であった。
本発明の目的は、上記問題点を解消し、メモリマット活性化のタイミングの遅れをできるだけ小さくすることによって高速化を達成するようにした欠陥救済回路を有する半導体メモリを提供することにある。
【0005】
【課題を解決するための手段】
上記課題を解決するため、本発明では、不良アドレスを記憶するROMの出力を入力とし、不良の正規メモリセルとそれを置換する予備メモリセルとが同一のメモリマットに属するか否かを判定する判定手段と、上記判定手段の出力に従ってメモリマット制御回路に入力される制御信号のタイミングを変更するタイミング調整回路とを設ける。これにより、不良の正規メモリセルとそれを置換する予備メモリセルとが同一のメモリマットに属するときは、制御信号のタイミングを早くして、アクセス時間の短縮を図る。
【0006】
さらに具体的には、本発明は、複数の正規メモリセルと複数の予備メモリセルとをそれぞれ含む複数のメモリマット(M0,M1)と、上記複数のメモリマットをそれぞれ制御する複数のメモリマット制御回路(MC0,MC1)と、上記正規メモリセルのうち不良であるもののアドレスを記憶する第1のROM(ROM0,ROM1)と、上記第1のROM(ROM0,ROM1)の出力とアドレス信号とを比較する比較回路(AC0,AC1)と、上記比較回路の出力に従って不良の正規メモリセルに代わって予備メモリセルを選択する予備選択手段(R0,R1)と、不良の正規メモリセルとそれを置換する予備メモリセルとが同一のメモリマットに属するか否かおよび/または予備メモリセルを使用するか否かを判定し、その判定結果に基づいて動作モードを設定するモード設定手段(JC)と、モード設定手段の出力に基づいてメモリマット制御回路に入力される制御信号(MS0,MS1)のタイミングを変更するタイミング調整手段(TA)とを有することを特徴としている。また、上記モード設定手段は、第1のROM(ROM0,ROM1)の出力を入力して、不良の正規メモリセルとそれを置換する予備メモリセルとが同一のメモリマットに属するか否かおよび/または予備メモリセルが使用されているか否かを判定する判定回路を含むことを特徴としている。
【0007】
また、上記判定回路の入出力信号の配線は、アドレス信号の配線よりも単位長さ当たりの抵抗値が大きくすること、またアドレス信号の配線よりも下層に設けられることを特徴としている。
また、上記モード設定手段は、不良の正規メモリセルとそれを置換する予備メモリセルとが同一のメモリマットに属するか否かおよび/または予備メモリセルを使用するか否かが予め書き込まれた第2のROM(ROM2)を含み、その書き込まれた内容に基づいて動作モードを設定する手段からなることを特徴としている。
【0008】
【発明の実施の形態】
以下、本発明の実施例を図面を用いて詳細に説明する。
(実施例1)
図1は、本発明をDRAM(ダイナミック・ランダムアクセスメモリ)のワード線の欠陥救済に適用した例を示す図である。図中、M0およびM1はメモリマット、W00,W01,W10,W11は正規のワード線、SW0およびSW1は予備ワード線、BT0とBB0,BT1とBB1はそれぞれビット線対である。簡単のために図では省略されているが、各ワード線とビット線対との各交点にはメモリセルが配置されている。S0およびS1はビット線対上の信号電圧を増幅するためのセンス回路、XD0およびXD1は正規のワード線を選択するためのロウデコーダ、R0およびR1は予備ワード線選択回路、MC0およびMC1はそれぞれメモリマットM0およびM1を制御するためのマット制御回路、SG0およびSG1はそれぞれマット制御回路MC0およびMC1に制御信号(マット選択信号MS0およびMS1)を与えるための制御信号発生回路、ROM0およびROM1は不良ワード線のアドレスを記憶するためのROMであり、ROM0が予備ワード線SW0で置換されるべきワード線のアドレスを、ROM1が予備ワード線SW1で置換されるべきワード線のアドレスをそれぞれ記憶する。ROMとしては、レーザ光または電気的に切断するヒューズを用いることができる。AC0およびAC1はそれぞれ入力された内部アドレス信号BXiTおよびBXiBとROM0およびROM1に記憶されているアドレスとを比較する比較回路である。
【0009】
次に、センス回路S0(センス回路S1も同様)の回路構成を図2を参照して詳細に説明する。
図2において、SA0はセンスアンプであり、PチャネルMOSトランジスタM1,M2とNチャネルMOSトランジスタM3,M4から構成されている。また、PC0はビット線対(BT0,BB0)をプリチャージするためのプリチャージ回路であり、3個のNチャネルMOSトランジスタM5〜M7から構成されている。YG0はビット線対(BT0,BB0)と入出力線対(IOT0,IOB0)とを接続するための入出力ゲートであり、2個のNチャネルMOSトランジスタM8およびM9から構成されている。これらのNチャネルMOSトランジスタM8〜M9はカラムデコーダ(図示せず)の出力信号YS0によって制御される。
【0010】
この実施例では、メモリマットM0内の正規のワード線が不良である場合、それをメモリマットM0の予備ワード線SW0で置換することも、メモリマットM1の予備ワード線SW1で置換することもできる。前者をマット内置換、後者をマット間置換と呼ぶ。逆に、メモリマットM1内の正規のワード線が不良である場合、予備ワード線SW0で置換することも、予備ワード線SW1で置換することもできる。前者はマット間置換、後者はマット内置換である。いずれにしても、予備ワード線SW0を用いる場合はROM0に、予備ワード線SW1を用いる場合はROM1に不良ワード線のアドレスを書き込んでおけばよい。
【0011】
図1に実施例として示した本発明の特徴は、判定回路JCとタイミング調整回路TAを設けていることである。判定回路JCは、ROM0およびROM1の出力を入力とし、メモリマット間の置換の有無を判定する。すなわち、ROM0にメモリマットM1の正規のワード線の不良アドレスが書き込まれている場合またはROM1にメモリマットM0の正規のワード線の不良アドレスが書き込まれている場合にのみ「メモリマット間の置換あり」と判定する。判定回路JCは、「メモリマット間の置換なし」と判定したときは出力信号IMRを低レベル(”0”)に、「メモリマット間の置換あり」と判定したときは出力信号IMRを高レベル(”1”)にする。
【0012】
この実施例では、予備ワード線は各メモリマットに1本ずつ(SW0,SW1)あるので、予備ワード線SW0で置換される正規のワード線がメモリマットM0に属し、かつ予備ワード線SW1で置換される正規のワード線がメモリマットM1に属するときは、出力信号IMRを”0”(メモリマット間の置換なし)に、その他のときは出力信号IMRを”1”(メモリマット間の置換あり)にする。
タイミング調整回路TAは、判定回路JCの出力信号IMRに従ってタイミング信号XEとXIJEのタイミングを変えるための回路である。タイミング信号XEはメモリマット選択のタイミングを、タイミング信号XIJEはワード線選択のタイミングを決定する信号であり、詳細は後述する。
【0013】
次に、本実施例の動作を図面を参照しながら説明する。
今、メモリマットM0の正規のワード線W01上に不良メモリセルがある場合を考える。図3および図4に、正規のワード線W01をメモリマットM1の予備ワード線SW1で置換した場合の、ロウアドレスストローブ信号(/RAS)の印加からワード線が立ち上がるまでの動作波形を示す(ここで「/」は反転信号を示す。以下同じ)。この場合は、ROM1に正規のワード線W01のアドレスが書き込まれている。図3は正規のワード線W00(正常ワード線)が選択すべきワード線として指定された場合の例であり、図4は正規のワード線W01(不良ワード線)が選択すべきワード線として指定された場合の例である。
【0014】
ロウアドレスストローブ信号(/RAS)が低レベルになってDRAMが動作状態になると、外部から入力されたアドレス信号Aiに従って、内部アドレス信号BXiT,BXiB(i=0,1,...,n)のうち一方が高レベル、他方が低レベルになる(内部アドレス信号BXiTおよびBXiBは相補信号であり、入力アドレス信号Aiが”0”のときは内部アドレス信号BXiBが高レベル、内部アドレス信号BXiTが低レベルになる。また入力アドレス信号Aiが”1”のときはその逆になる。ただし、待機状態では共に高レベルである)。これにより、比較回路AC0およびAC1において、内部アドレス信号BXiT,BXiBとROM0の出力およびROM1の出力との比較が行われる。比較回路AC0およびAC1の出力MIS0およびMIS1は、比較の結果が「不一致」のとき低レベルから高レベルになり、逆に「一致」のときは低レベルに留まる。正規のワード線W00(正常ワード線)が指定された場合(図3)は出力MIS0およびMIS1が共に高レベルになり、正規のワード線W01(不良ワード線)が指定された場合(図4)は出力MIS0のみが高レベルになる。
【0015】
本例の場合はメモリマットM0の正規のワード線W01(不良ワード線)をメモリマットM1の予備ワード線SW1で置換するのでマット間置換があり、信号IMRは高レベルである。このときは、タイミング調整回路TAは、タイミング信号XEを低レベルから高レベルにする。タイミング信号XEが高レベルになると、制御信号発生回路SG0およびSG1は、各マットを活性化すべきか否かを判断し、マット選択信号MS0およびMS1を発生する。図3の場合は、メモリマットM0の正規のワード線W00(正常ワード線)が指定されており、比較結果が「不一致」であるため、メモリマットM0が活性化される。そのため、マット選択信号MS0が高レベルになる。一方、図4の場合は、メモリマットM0の正規のワード線W01(不良ワード線)が指定されているが、ROM1との比較結果が「一致」であるから、メモリマットM0ではなくメモリマットM1が活性化される。そのためマット選択信号MS1が高レベルになる。
【0016】
次に、活性化されたメモリマットのマット制御回路MC0またはMC1は、自メモリマットのプリチャージ信号PCB0またはPCB1をオフ(低レベル)にする。図3の場合は、メモリマットM0のプリチャージ信号PCB0が低レベルになるが、メモリマットM1のプリチャージ信号PCB1は高レベルに留まる。図4の場合はその逆になる。プリチャージ信号がオフになった後、タイミング信号XIJEが低レベルから高レベルになる。これによりワード線が選択される。図3の場合はメモリマットM0のプリチャージ信号PCB0がオフになって正規のワード線W00が選択され、図4の場合はメモリマットM1のプリチャージ信号PCB1がオフになって予備ワード線SW1が選択される。
【0017】
さて、マット選択信号MS0またはMS1を高レベルにするのは、比較回路の出力MIS0およびMIS1が確定した後でなければならない。その理由は、上述したことから明らかなように、比較結果によって活性化すべきメモリマットが変更になることがあるからである。そのため、図3および図4に示すように、タイミング信号XEの立ち上がりを比較回路の出力MIS0またはMIS1の遷移から時間T1だけ遅らせている。時間T1は、比較回路の出力MIS0およびMIS1の遷移タイミングがプロセスバラツキなどによって変動しても誤動作しないように、マージンを見込んだ値にしておけばよい。
【0018】
図5および図6は、メモリマットM0の正規のワード線W01(不良ワード線)を同一メモリマット上の予備ワード線SW0で置換する場合の動作波形である。この場合は、ROM0にメモリマットM0の正規のワード線W01の不良アドレスが書き込まれている。図5は正規のワード線W00(正常ワード)が選択すべきワード線として指定された場合の例であり、図6は正規のワード線W01(不良ワード線)が指定された場合の例である。
比較回路AC0およびAC1から出力MIS0およびMIS1が出るまでの動作は図3および図4の場合と同様である。しかし、本例の場合は、メモリマット間の置換がないため、判定回路JCの出力IMRは低レベルである。このときは、タイミング調整回路TAはタイミング信号XEを常時高レベルにする。そのため、マット選択信号MS0またはMS1は、アドレス信号が遷移すると直ちに立ち上がる。メモリマット間の置換がなければ、比較結果によって活性化すべきメモリマットが変更になることがないので、比較回路の出力が確定するのを待つ必要がないからである。この場合、マット選択信号が早く立ち上がるので、タイミング信号XIJEのタイミングを早めることができ、それによってワード線選択のタイミングを早くできる。なお、タイミング信号XEを常時高レベルにする代わりに、アドレス信号の遷移と同時に立ち上がるようにしてもよい。
【0019】
図7(a)にタイミング調整回路TAの一実施例を示す。
同図から明らかなように、判定回路JCの出力信号IMRが高レベルの場合(マット間の置換あり)は、比較回路AC0の出力MIS0と比較回路AC1の出力MIS1の論理和(OR1)を遅延回路DLY1によって遅延させた信号が、インバータINV1とNANDゲートNAND1を通ってタイミング信号XEとなる。比較回路AC0の出力MIS0と比較回路AC1の出力MIS1の少なくとも一方は必ず低レベルから高レベル(不一致)になるので、タイミング信号XEも低レベルから高レベルになる。逆に、判定回路JCの出力信号IMRが低レベルの場合(マット間の置換なし)は、タイミング信号XEは常時高レベルである。
一方、タイミング信号XIJEはマルチプレクサMPX1の出力である。マルチプレクサMPX1は、信号IMRが高レベルの時は遅延回路DLY2の出力を、低レベルの時は遅延回路DLY1の出力を選択するように構成されている。従って、信号IMRが低レベルの時は、タイミング信号XIJEは遅延回路DLY2の遅延時間分だけ早くなる。
【0020】
図7(b)にタイミング調整回路TAの別の実施例を示す。本タイミング調整回路TAでは、まず、内部アドレス信号BXiTとBXiBをNANDゲートNAND2に入力する。前述したように、待機状態では内部アドレス信号BXiTとBXiBはともに高レベルであるため、NANDゲートNAND2の出力は低レベルを保持している。動作状態になると、内部アドレス信号BXiTとBXiBの一方は必ず高レベルから低レベルになるから、NANDゲートNAND2の出力は低レベルから高レベルに遷移する。NANDゲートNAND2の出力信号とそれを遅延回路DLY3によって遅延させた信号をマルチプレクサMPX3に入力し、判定回路の出力信号IMRによりそのうちの一方を選択して出力XEとする。マルチプレクサMPX3は、信号IMRが高レベルの時は遅延回路DLY3で遅延させた信号を、信号IMRが低レベルの時は遅延回路DLY3で遅延させない信号,すなわちNANDゲートNAND2の出力を選択してタイミング信号XEとしている。
【0021】
タイミング信号XIJEの発生方法も同様である。すなわち、遅延回路DLY3の出力信号と該遅延回路DLY3の出力信号をさらに遅延回路DLY4で遅延させた信号とをマルチプレクサMPX2に入力し、判定回路の出力信号IMRによりそのうちの一方を選択して出力XIJEとする。マルチプレクサMPX2は、信号IMRが高レベルの時は遅延回路DLY4で遅延させた信号を、信号IMRが低レベルの時は遅延回路DLY4で遅延させない信号,すなわち遅延回路DLY3の出力を選択してタイミング信号XIJEとしている。
本実施例の回路の場合は、信号IMRが低レベル(マット置換なし)の時には図7(a)のNANDゲートNAND1を用いた場合とは異なり、タイミング信号XEは常時高レベルにならず、内部アドレス信号BXiT,BXiBの遷移とほぼ同時に立ち上がる。
【0022】
図8(a)に判定回路JCの一実施例を示す。ここでは、(n+1)ビットのアドレスのうち、最上位の1ビットをメモリマットの選択に(”0”ならばメモリマットM0が、”1”ならばM1が選択される)、下位のnビットをメモリマット内のワード線の選択に用いている。ROM0,ROM1はそれぞれ(n+2)ビットの出力を有する。ROM0の出力のうち1ビットE0はイネーブル信号であり、ROM0に記憶されているアドレスが有効か否か、すなわちメモリマットM0の予備ワード線SW0を使用するか否かを示す。イネーブル信号E0が「有効」であるときは、他の(n+1)ビットF00〜F0nが、比較回路AC0で内部アドレス信号と比較される。ROM1についても同様である。
【0023】
判定回路JCは、ROM(ROM0,ROM1)の出力のうち、イネーブル信号(E0,E1)と最上位アドレス(F0n,F1n)とを用い、図16に示した真理値表に従ってマット間置換の有無を判定し、信号IMRを出力する。ROM0の出力についていえば(図16(a)参照)、まずE0=0(ROM0に記憶されているアドレスが無効)のときは、予備ワード線SW0は使用されないから、F0nの如何にかかわらず「マット内」と判定する。E0=1,F0n=0のときは、予備ワード線SW0で置換される正規のワード線はメモリマットM0内にあるので、「マット内」と判定する。E0=1,F0n=1のときは、予備ワード線SW0で置換される正規のワード線はメモリマットM1内にあるので、「マット間」と判定する。図16において、「X」はドントケアであることを示している。
ROM1の出力についても同様に判定するが、F1nによる判定が逆になる(図16(b)参照)。
【0024】
最後に両方の判定結果の論理和(OR)をとる。すなわち、少なくとも一方が「マット間」であれば「マット間」(IMR=1)、両方とも「マット内」ならば「マット内」(IMR=0)とする。特に、E0=E1=0、すなわち予備ワード線を全く使用しない場合(これは完全良品であるか、もしくは予備ビット線のみで不良を修復できる場合である)は、「マット内」となる。
【0025】
図8(b)により簡略化した判定回路JCを示す。この回路では、上述したようなメモリマット間/メモリマット内の判定は行わず、単に予備ワード線の使用/不使用のみ判定する。イネーブル信号E0とE1との論理和(OR)を出力信号IMRとしている。すなわち、予備ワード線を全く使用しない場合のみ信号IMR=0となる。従って、高速化できる率は図8(a)の判定回路よりも低くなるが、判定回路の構成が簡単になるという利点がある。
【0026】
ここで注目すべきことは、判定回路JCの入力信号(E0,F0n,E1,F1n)も出力信号(IMR)も共に直流信号であることである。入力信号(E0,F0n,E1,F1n)は、ROMに一旦データが書き込まれた後は変化することはない。入力信号が変化しないのだから、出力信号IMRも変化しない。従って、これらの信号の遅延は問題にならないので、抵抗の比較的大きい配線を用いてもさしつかえない。このことを利用すれば、チップ面積の縮小が可能である。この具体例を次に示す。
【0027】
図9はチップ面積の縮小を可能にした信号配線の断面図の一実施例である。内部アドレス信号BXiT,BXiBや比較回路の出力信号MIS0,MIS1の遅延は、アクセス時間に大きく影響するので、抵抗の小さい最上層のアルミニウム層を用いる。しかし上述したように、比較的大きな抵抗を許容する判定回路の配線には、それよりも下層で抵抗の大きいタングステンもしくは多結晶シリコン層を用い、配線幅も細くする。このように配置すれば、判定回路の入出力信号配線によるチップ面積の増大を回避できる。これは特に、メモリマット数や予備線数が多い場合に有効である。判定回路の入力信号線数が多くなるからである。図1では簡単のため、メモリマット数が2個、1メモリマット当たりの予備ワード線数が1本の場合を示したが、たとえば、メモリマット数を8個(従ってメモリマットを選択するアドレスは3ビット)、1メモリマット当たりの予備ワード線数を2本とすれば、判定回路の入力信号の本数は8×2×(3+1)=64本になる。
【0028】
上述したように、本実施例のDRAMのアクセス時間は、メモリマット間置換がある場合は従来と同じであるが、メモリマット間置換がない場合は従来よりも短縮される。従って、不良が比較的少ない場合は、メモリマット内置換のみで不良を修復できる確率が高いので、高速品を取得できる割合が多くなる。しかも、上述のように、タイミングの切り替えはROMに書き込まれている値によって自動的に行われるので、テスト工程が従来よりも増加することはない。
【0029】
(実施例2)
図10に本発明をDRAMに適用した第2の例を示す。この実施例では、判定回路の代わりにROM2が設けられている。ROM2には、テスト時にマット間置換の有無を書き込んでおく(マット間置換がある場合はIMR=1、ない場合はIMR=0となるように)。ROM2としては、たとえばROM0,ROM1と同じヒューズを用いればよい。この実施例は、判定回路が不要であり、構成が簡単で占有面積を小さくできるという利点がある。その反面、テスト時に、不良ワード線と予備ワード線との置換の態様を判定してROM(ROM2)に書き込むという工程が加わる。そのため、テスト工程の観点からは、実施例1の方が優れている。なお、ROM2に、予備ワード線を使用するか否かを予め書き込んでおき、予備ワード線を使用しない場合は信号IMR=0を出力するようにすることもできる。
なお、本実施例2の動作は実施例1と同様であるので説明は省略する。
【0030】
(実施例3)
図11に本発明をDRAMに適用した第3の例を示す。本実施例の特徴は、マット間置換の有無だけでなく、さらに予備ワード線の使用/不使用によってもタイミングを調整していることである。ここでは判定回路JCは、ROM0およびROM1の出力を入力して2つの信号IMRおよび信号XRを出力している。信号IMRは上記実施例の場合と同様に、マット間置換の有無を示す信号である。信号XRは、予備ワード線を使用するか否かを示す信号であり、予備ワード線を使用する場合は高レベル(”1”)、予備ワード線を使用しない場合(完全良品の場合もしくは予備ビット線のみで不良を修復できる場合)は低レベル(”0”)になる。
【0031】
次に、本実施例の動作を説明する。予備ワード線を使用する場合は、実施例1の場合と同様である。すなわち、マット間置換がある場合(IMR=1)は図3,4、マット間置換がない場合(IMR=0)は図5,6と同様である。本実施例の特徴は、予備ワード線を全く使用しない場合に、図5,6よりもさらに高速化されることである。
図12にこの時の動作波形を示す。図5,図6の場合は、タイミング信号XIJEを立ち上げるタイミングは、比較回路の出力MIS0,MIS1が確定した後でなければならなかった。その理由は、比較回路による比較結果によって選択すべきワード線が正規のワード線から予備ワード線に変更になる可能性があるからである。そのため、タイミングマージンT2を設けていた。しかし、予備ワード線を全く使用しない場合は変更の可能性がないため、タイミングマージンT2を設ける必要はなく、タイミング信号XIJEを立ち上げるタイミングをより早くすることができる。これにより、ワード線選択のタイミング、ひいてはアクセス時間をさらに早くすることができる。
【0032】
図13に本実施例に用いるタイミング調整回路TAの一例を示す。図7(b)と同様に、内部アドレス信号BXiTとBXiBをNANDゲートNAND3に入力し、その出力を遅延回路DLY5,DLY6,DLY7によって遅延させる。マルチプレクサMPX4は、信号XRが低レベル(予備ワード線を使用しない)のときは信号IMRの如何に関わらず遅延回路DLY5の出力を、信号XRが高レベルで信号IMRが低レベル(予備ワード線は使用するがマット内置換のみ)のときは遅延回路DLY6の出力を、信号XRと信号IMRが共に高レベル(予備ワード線を使用しマット間置換あり)のときは遅延回路DLY7の出力をそれぞれ選択出力し、タイミング信号XIJEとする。
【0033】
一方、タイミング信号XEは、信号IMRが高レベルのときは、動作状態になると一定時間後低レベルから高レベルに遷移する。すなわち、動作状態になって内部アドレス信号の一方が高レベルから低レベルに遷移すると、NANDゲートNAND3の出力が低レベルから高レベルに遷移し、その信号は遅延回路DLY5,DLY6で遅延された後、NANDゲートNAND4で反転されタイミング信号XEとして出力される。なお、信号IMRが低レベルのときは、NANDゲートNAND4の入力の一方(信号IMR)が低レベルであるため、その出力であるタイミング信号XEは高レベルを維持したままである。
【0034】
図14に本実施例に用いる判定回路JCの一実施例を示す。信号IMRの発生方法は図8の場合と同じである。信号XRは、イネーブル信号E0とE1との論理和(OR)をとることにより発生する。
本実施例では、予備ワード線を使用しない場合(信号XRが低レベル)は、実施例1よりもさらに高速になる。従って、欠陥が全くない完全良品や、欠陥が比較的少なくて予備ビット線のみで修復できるチップのアクセス時間は、予備ワード線を使用する必要がないため、さらに短縮される。しかも、上述のように、タイミングの切り替えはROMに書き込まれている値によって自動的に行われるので、従来よりもテスト工程が増加することはない。
【0035】
図15に本発明をワード線の欠陥救済に適用したDRAMの例を示す。図中、CHIPは本DRAMを搭載する半導体メモリチップを示している。REDは本発明による欠陥救済回路であり、上述したように、ROM,比較回路,判定回路,タイミング調整回路などが構成要素として含まれている。TGは外部から印加されたロウアドレスストローブ信号(/RAS),カラムアドレスストローブ信号(/CAS),書き込みイネーブル信号(/WE),出力イネーブル信号(/OE)から、メモリチップ内部で必要な各種タイミング信号を発生するタイミング発生回路である。XABはロウアドレスバッファであり、アドレス端子Aiから外部アドレス信号を取り込んで、内部アドレス信号BXiT,BXiBを発生する。YABはカラムアドレスバッファであり、Aiから外部アドレス信号を取り込んで、内部アドレス信号BYiT,BYiBを発生する。DINはデータ入力バッファであり、書き込み時にデータ入出力端子DQからデータを取り込む。DOUTはデータ出力バッファであり、読み出し時にDQにデータを出力する。
【0036】
次に、このDRAMの動作を説明する。ロウアドレスストローブ信号(/RAS)が低レベルになってからワード線が選択されるまでは、前に詳しく述べたのでここでは省略する。
ワード線が選択されると、メモリセル(図示せず)からビット線に信号が読み出される。次に、カラムアドレスストローブ信号(/CAS)が低レベルになると、カラムアドレスバッファYABが発生した内部アドレス信号BYiT,BYiBにより、カラムデコーダYDでビット線が選択される。選択されたビット線B0は、入出力ゲートYG0を介して入出力線IO0に接続される(ビット線,入出力線は、実際は図2に示したように対線であるが、この図では簡単のため1本の線で示した)。入出力線IO0は、さらに、マット選択信号MS0で制御されるスイッチST0を介して、共通入出力線CIOに接続される。この図では、メモリマットM0が活性化されたときの状態を示している。すなわち、メモリマットM0側のスイッチST0がオン,M1側のスイッチST1がオフになっている。読み出しモードならば、共通入出力線CIO上のデータが、出力バッファDOUTを介してDQ端子に読み出される。書き込みモードならば、DQ端子に印加されたデータが、入力バッファDIN,共通入出力線CIO,スイッチST0,入出力線IO0,入出力ゲートYG0を介してビット線B0に書き込まれる。
【0037】
以上の説明から明らかなように、入出力の切替はマット選択信号MS0,MS1によって行われる。欠陥救済によって活性化されるメモリマットが、例えば、メモリマットM0からメモリマットM1に変更になった場合は、信号MS0ではなくMS1が高レベルになるので、データ入力バッファDIN,データ出力バッファDOUTに接続される入出力線も自動的に入出力線IO0から入出力線IO1に変更される。
以上、本発明をDRAMのワード線の欠陥救済に適用した例を詳細に示した。その理由は、この場合が最も効果が顕著だからである。しかし、本発明は、ワード線だけでなくビット線の欠陥救済にも適用できる。さらに、DRAMのみならず、SRAMや不揮発メモリなど他の半導体メモリにも適用できることは明らかである。
【0038】
本発明の実施例によれば、正規メモリセルと予備メモリセルとの置換の態様によって動作モードを設定(モード設定手段JC)し、その動作モードによってタイミング調整(タイミング調整手段TA)するようにしたので、無駄時間をなくしアクセス時間の短縮が可能になる。
また、モード設定手段で不良の正規メモリセルとそれを置換する予備メモリセルとが同一のメモリマットに属するか否かあるいは予備メモリセルを使用するか否かを判定し、その判定結果に基づいて動作モードを設定するようにしたので、メモリマット間の置換がない場合や予備メモリセルを使用しない場合にはアクセスの高速化が可能である。また、上記判定を正規メモリセルのうち不良であるもののアドレスを記憶するROM(第1のROM)の内容によって自動的に行うようにしているので、従来よりテスト工程が増加することはない。
【0039】
また、判定回路の入出力信号は動作時に変化することはなく抵抗値が大きくても問題がないため、該入出力信号の配線をアドレス信号の配線よりも単位長さ当たりの抵抗値が大きくできるのでチップ面積を小さくすることが可能である。さらに、アドレス信号を抵抗の小さい最上層のアルミニウム層を用い、判定回路の入出力信号を下層で抵抗の大きいタングステンや多結晶シリコン層を用い配線幅を小さくすればさらにチップ面積を小さくでき、メモリマット数や予備線数が多くなったときに効果が大きい。
また、不良の正規メモリセルとそれを置換する予備メモリセルとが同一のメモリマットに属するか否かあるいは予備メモリセルを使用するか否かをROM(第2のROM)に書き込んでおくことにより、上述した判定回路を不要とすることができる。
【0040】
【発明の効果】
以上説明したように、本発明によれば、メモリマット間置換がない場合は従来よりも高速になり、また、欠陥が全くない完全良品や欠陥が比較的少なくて予備ビット線のみで修復でき予備ワード線を使用する必要がない場合にはさらに高速になる。従って、不良が比較的少ない場合は、高速マイクロプロセッサや画像処理用途に適合した高速品を取得できる割合が多くなる。
【図面の簡単な説明】
【図1】本発明の第1の実施例であるDRAMを示す図である。
【図2】図1のDRAMのセンス回路の回路図である。
【図3】図1のDRAMの動作波形図である。
【図4】図1のDRAMの動作波形図である。
【図5】図1のDRAMの動作波形図である。
【図6】図1のDRAMの動作波形図である。
【図7】図1のDRAMのタイミング調整回路TAの回路図である。
【図8】図1のDRAMの判定回路の回路図である。
【図9】図1のDRAMの信号配線の断面図である。
【図10】本発明の第2の実施例であるDRAMを示す図である。
【図11】本発明の第3の実施例であるDRAMを示す図である。
【図12】図11のDRAMの動作波形図である。
【図13】図11のDRAMのタイミング調整回路TAの回路図である。
【図14】図11のDRAMの判定回路JCの回路図である。
【図15】本発明を適用したDRAMの全体ブロック図である。
【図16】図8の判定回路の真理値図表である。
【符号の説明】
M0,M1…メモリマット、S0,S1…センス回路、
W00,W01,W10,W11…正規のワード線、SW0,SW1…予備ワード線、
XD0,XD1…ロウデコーダ、R0,R1…予備ワード線選択回路、
MC0,MC1…マット制御回路、SG0,SG1…制御信号発生回路、
ROM0,ROM1…第1のROM、ROM2…第2のROM、AC0,AC1…比較回路、
JC…判定回路、TA…タイミング調整回路、ST0,ST1:スイッチ、
TG…タイミング発生回路、RED…欠陥救済回路
Claims (10)
- 複数の正規メモリセルと複数の予備メモリセルとをそれぞれ含む複数のメモリマットと、
上記複数のメモリマットをそれぞれ制御する複数のメモリマット制御回路と、
上記正規メモリセルのうち不良であるもののアドレスを記憶する第1のROMと、
上記第1のROMの出力とアドレス信号とを比較する比較回路と、
上記比較回路の出力に従って不良の正規メモリセルに代わって予備メモリセルを選択する予備選択手段と、
上記不良の正規メモリセルとそれを置換する上記予備メモリセルとが同一のメモリマットに属するか否かを判定し、その判定結果に基づいて動作モードを設定するモード設定手段と、
上記モード設定手段の出力に基づいて上記メモリマット制御回路に入力される制御信号のタイミングを変更するタイミング調整手段と
を有することを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記モード設定手段は、予備メモリセルを使用するか否かを判定し、その判定結果に基づいて動作モードを設定する手段であることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
上記モード設定手段は、上記第1のROMの出力を入力して、上記不良の正規メモリセルとそれを置換する上記予備メモリセルとが同一のメモリマットに属するか否かを判定する判定回路を含むことを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
上記判定回路は、上記第1のROMの出力を入力して、上記予備メモリセルが使用されているか否かを判定する判定回路を含むことを特徴とする半導体メモリ。 - 請求項3または4記載の半導体メモリにおいて、
上記判定回路の入力信号もしくは出力信号の配線は、上記アドレス信号の配線よりも単位長さ当たりの抵抗値が大きいことを特徴とする半導体メモリ。 - 請求項5記載の半導体メモリにおいて、
上記判定回路の入力信号もしくは出力信号の配線は、上記アドレス信号の配線よりも下層に設けられることを特徴とする請求項6記載の半導体メモリ。 - 請求項1または2記載記載の半導体メモリにおいて、
上記モード設定手段は、上記不良の正規メモリセルとそれを置換する上記予備メモリセルとが同一のメモリマットに属するか否かおよび/または予備メモリセルを使用するか否かが予め書き込まれた第2のROMを含み、その書き込まれた内容に基づいて動作モードを設定する手段からなることを特徴とする半導体メモリ。 - 複数の第1正規メモリセルと複数の第1予備メモリセルとを有する第1メモリマットと、
複数の第2正規メモリセルと複数の第2予備メモリセルとを有する第2メモリマッ卜と、
第1不良アドレスを記憶するための第1記憶回路と、第2不良アドレスを記憶するための第2記憶回路と、前記第1不良アドレスとアクセスアドレスを比較してその比較結果に応じた第1一致信号を出力するための第1比較回路と、前記第2不良アドレスと前記アクセスアドレスとを比較してその比較結果に応じた第2一致信号を出力するための第2比較回路と、前記第1一致信号に基づいて前記複数の第1予備メモリセルの一つを選択するための第1選択回路と、前記第2一致信号に基づいて前記複数の第2予備メモリセルの―つを選択するための第2選択回路と、選択された前記第2正規メモリセルを前記第1予備メモリセルに置換することがプログラムされ、選択された前記第1正規メモリセルを前記第1予備メモリセルに置換することがプログラムされていない場合、あるいは、選択された前記第1正規メモリセルを前記第2予備メモリセルに置換することがプログラムされ、選択された前記第2正規メモリセルを前記第2予備メモリセルに置換することがプログラム されていない場合に判定信号を出力するための判定回路と、前記判定信号に応じて、前記第1選択回路および前記第2選択回路の選択タイミングを調整するタイミング調整回路とを有する冗長回路とを具備することを特徴とする半導体メモリ。 - 請求項8に記載の半導体メモリにおいて、
前記第1メモリマットは、前記複数の第1予備メモリセルに接続された複数の第1予備ワード線を更に有し、
前記第2メモリマットは、前記複数の第2予備メモリセルに接続された複数の第2予備ワード線を更に有し、
前記第1選択回路は、前記複数の第1予備ワード線の駆動回路であり、
前記第2選択回路は、前記複数の第2予備ワード線の駆動回路である
ことを特徴とする半導体メモリ。 - 請求項8または9に記載の半導体メモリにおいて、
前記半導体メモリは、ダイナミック型ラングムアクセスメモリであることを特徴とする半導体メモリ。
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