JPH0863996A

JPH0863996A - 半導体記憶装置

Info

Publication number: JPH0863996A
Application number: JP6225774A
Authority: JP
Inventors: Toshio Sasaki; 敏夫佐々木; Kazumasa Yanagisawa; 一正柳沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-08-26
Filing date: 1994-08-26
Publication date: 1996-03-08
Anticipated expiration: 2018-04-28
Also published as: JP3400135B2

Abstract

(57)【要約】【目的】本発明の目的は、半導体記憶装置が大容量化
され、それに伴い冗長救済線本数が増大された場合で
も、冗長デコーダのチップ占有面積を可能な限り抑える
ための技術を提供することにある。【構成】ＥＰＲＯＭセルに記憶された冗長アドレスに
基づいてセットされるフリップフロップと、このフリッ
プフロップのセット状態に応じて、冗長アドレスと入力
アドレスとのビット単位の比較を可能とするためのＭＯ
Ｓトランジスタとを含んで一致比較回路ＣＡＭ００〜Ｃ
ＡＭｉ−１ｎ−１を形成し、この一致比較回路を、入力
アドレスのビット構成、及び冗長ワード線数に対応して
行、及び列方向に複数配置することによって、冗長デコ
ーダ５１の効率良いレイアウトを可能とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、特に
メモリセルの一部に不良が生じた場合に、それを冗長メ
モリセルによって救済するための欠陥救済技術に関し、
例えばダイナミック型ランダム・アクセス・メモリ（Ｄ
ＲＡＭと略記する）に適用して有効な技術に関する。

【０００２】

【従来の技術】ＤＲＡＭなどの半導体記憶装置の歩留ま
りを向上させる目的で従来から冗長構成が採用されてい
る。冗長構成は予備ビット若しくは予備エレメントを有
し、ウェーハプローブテストの段階で欠陥が発見される
と、その欠陥回路部分が所定の予備エレメントに切換え
られる。そのような切換えのためのアドレス情報（冗長
アドレスという）は、冗長プログラム回路にプログラム
される。欠陥ビットが無い場合には冗長救済は行われな
いが、ウェーハプローブテストの段階で欠陥が発見さ
れ、それを予備エレメントに置換えるためのアドレス情
報がプログラムされた場合、外部から入力されたアドレ
スと冗長アドレスとが比較され、それらが一致した場合
には、正規のワード線又は正規データ線に代えて、冗長
ワード線又は冗長データ線が選択される。そのように、
冗長ワード線又は冗長データ線が選択される場合におい
て、正規ワード線や正規データ線の選択は、インヒビッ
ト回路によって禁止されるようになっている。冗長アド
レスの設定は、ポリシリコンなどで形成されたヒューズ
素子をレーザ光線等を用いて必要に応じて熔断すること
によって行われていたが、近年では上記ポリシリコンな
どで形成されたヒューズに代えてＥＰＲＯＭセルなどの
不揮発性記憶素子が用いられるようになっている。

【０００３】図８には従来の冗長デコーダが示される。
冗長アドレスを記憶するための冗長アドレス記憶回路４
１〜４４が設けられ、メモリアクセスのために外部から
与えられたアドレスＡ１，Ａ１＊（＊はローアクティブ
又は信号反転を意味する）〜Ａ４，Ａ４＊と、冗長アド
レス記憶回路４１〜４４の記憶情報との比較を行うため
の一致比較回路ＣＡＭ１〜ＣＡＭ４が設けられる。一致
比較回路ＣＡＭ１〜ＣＡＭ４の後段には、一致比較回路
ＣＡＭ１〜ＣＡＭ４の出力信号のノア論理を得るための
ノア回路４５が設けられ、このノア回路４５の出力信号
に基づいて冗長行、又は冗長列の選択が行われるように
なっている。つまり、入力アドレスと冗長アドレスとが
ビット単位で比較され、両アドレスが一致した場合に、
冗長行、又は冗長列の選択が行われる。一致比較回路Ｃ
ＡＭ１〜ＣＡＭ４は同一構成とされる。一致比較回路Ｃ
ＡＭ４の構成が代表的に示されるように、一致比較回路
ＣＡＭ１〜ＣＡＭ４は、それぞれｐチャンネル型ＭＯＳ
トランジスタＱ１とｎチャンネル型ＭＯＳトランジスタ
Ｑ２とが並列接続されて成るトランスファゲートを含
み、冗長アドレスｆ，ｆ＊と入力アドレスＡ４，Ａ４＊
との比較が行われるようになっている。

【０００４】図９には上記冗長アドレス記憶回路の構成
が示される。欠陥線のアドレスに関する復号情報の記憶
手段として、ＥＰＲＯＭ４０が設けられる。ｐチャンネ
ル型ＭＯＳトランジスタ３３，３４が直列接続され、ｐ
チャンネル型ＭＯＳトランジスタ３５，３６が直列接続
される。電圧ＶＲＥＦがｎチャンネル型ＭＯＳトランジ
スタのゲート電極に印加されることによって当該ｎチャ
ンネル型ＭＯＳトランジスタ３９が動作され、上記ＥＰ
ＲＯＭ４０がノード４２に結合される。相補レベルの出
力信号ｆ，ｆ＊を得るため、インバータ３７，３８が設
けられている。インバータ３７の出力信号がｐチャンネ
ル型ＭＯＳトランジスタ３６にフィードバックされるこ
とによって、出力信号ｆ，ｆ＊の論理状態が保持され
る。この保持状態は、リセット信号ＲＥＳＥＴ＊によっ
て解除される。

【０００５】尚、冗長救済技術について記載された文献
の例としては、特開平２−２３９８００号公報がある。

【０００６】

【発明が解決しようとする課題】上記従来技術によれ
ば、冗長アドレスの記憶回路と一致比較回路が、相補レ
ベルのアドレス信号対毎にそれぞれ分散配置されている
ため、同回路で構成される冗長デコーダ回路のチップ占
有面積が大きくなってしまう。今後ますます半導体記憶
装置が大容量化され、それに伴い冗長救済線本数が増大
された場合、冗長デコーダの増加によりチップ面積が大
きくなり、歩留りが低下する虞がある。

【０００７】本発明の目的は、半導体記憶装置が大容量
化され、それに伴い冗長救済線本数が増大された場合で
も、冗長デコーダのチップ占有面積を可能な限り抑える
ための技術を提供することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、冗長回路の動作をプログラム可
能な不揮発性記憶素子と、不揮発性記憶素子に記憶され
た冗長アドレスに基づいて相補アドレスを形成するため
の回路と、この回路の状態に応じて、冗長アドレスと入
力アドレスとのビット単位の比較を可能とするためのト
ランジスタとを含んで成る比較手段を、入力アドレスの
ビット構成、及び冗長救済線数に対応して行、及び列方
向に複数配置する。このとき、上記比較手段の比較結果
に応じて駆動される第１トランジスタが上記比較手段に
対応して複数配列され、且つ、この第１トランジスタが
上記比較手段の列方向の配列に対応して互いに直列接続
されることによって入力アドレスと冗長アドレスとの一
致信号を得るように構成することができる。上記比較手
段の比較結果に応じて駆動される第２トランジスタが上
記比較手段に対応して複数配列され、且つ、この第２ト
ランジスタが上記比較手段の列方向の配列に対応して互
いに並列接続されることによって入力アドレスと冗長ア
ドレスとの不一致信号を得るように構成することができ
る。

【００１１】

【作用】上記した手段によれば、不揮発性記憶素子に記
憶された冗長アドレスに基づいてセットされるフリップ
フロップと、このフリップフロップのセット状態に応じ
て、冗長アドレスと入力アドレスとのビット単位の比較
を可能とするためのトランジスタとを含んで比較手段を
形成し、この比較手段を、入力アドレスのビット構成、
及び冗長救済線数に対応して行及び列方向に複数配置す
ることは、比較手段のマトリクス配置により、効率良い
レイアウトを可能とし、冗長救済線本数が増大された場
合のチップ占有面積の増大を可能な限り抑える。

【００１２】

【実施例】図７には本発明の一実施例であるＤＲＡＭが
示される。同図に示されるＤＲＡＭは、特に制限されな
いが、公知の半導体集積回路製造技術によってシリコン
基板のような一つの半導体基板に形成されている。図７
において、５４は複数個のダイナミック型メモリセルを
マトリクス配置した正規メモリセルアレイであり、メモ
リセルの選択端子はロウ方向毎にワード線に結合され、
メモリセルのデータ入力端子はカラム方向毎に相補デー
タ線に結合される。そしてそれぞれの相補データ線は、
相補データ線に１対１で結合された複数個のカラム選択
スイッチを含むカラム選択回路５７を介して相補コモン
データ線に共通接続される。特に制限されないが、アド
レスマルチプレクス方式が採用され、ロウ及びカラムア
ドレス入力信号を、それらのタイミングをずらすことに
より共通のアドレス端子から取込むようにしている。す
なわち正規ロウデコーダ５２と、カラムデコーダ５６に
は、外部から与えられたアドレス信号が入力されるよう
になっている。このようなアドレス入力を円滑に行うた
めロウアドレスストローブ信号ＲＡＳ＊、及びカラムア
ドレスストローブ信号ＣＡＳ＊の２種類のクロック信号
が外部から与えられる。一つのメモリサイクル（ロウア
ドレスストローブ信号ＲＡＳ＊の１周期）中に読出し、
あるいは書込みの一方の動作のみを可能とするため、ロ
ウアドレスストローブ信号ＲＡＳ＊の立下り時点でロウ
アドレスを、カラムアドレスストローブ信号ＣＡＳ＊の
立下り時点でカラムアドレスを内部回路に取込むように
し、ライトイネーブル信号ＷＥ＊の状態によって当該サ
イクルが書込みサイクルか読出しサイクルかの判断を可
能としている。さらに、アウトプットイネーブル信号Ｏ
Ｅ＊がローレベルにアサートされることによって、読出
しデータの外部出力が可能とされる。このような判断並
びに各部の動作制御は制御部５５によって行われる。
尚、この制御部５５には、ダイナミック型メモリセルの
記憶内容を所定の周期でリフレッシュするためのセルフ
リフレッシュ制御系などを含む。

【００１３】正規ロウデコーダ５２のデコード出力に基
づいて、正規メモリセルアレイ５４のワード線が選択レ
ベルに駆動される。そしてカラムデコーダ５６のデコー
ド出力に基づいてカラム選択回路５７が駆動され、これ
により特定されるメモリセルからのデータ読出し若しく
はデータ書込みが可能とされる。また、微弱なメモリセ
ルデータを増幅するためのセンスアンプ５９が設けられ
る。データ入出力回路５８にはメインアンプが含まれ、
このメインアンプを介して読出しデータの外部送出が可
能とされる。特に制限されないが、リフレッシュ動作に
おいて、上記センスアンプ５９がリフレッシュ用増幅回
路として利用される。つまり、センスアンプ５９で検
出、増幅された信号がメモリセルに再書込みされること
によって、ダイナミック型メモリセルのリフレッシュが
行われる。読出し／書込み動作が行われると、選択され
たワード線に結合されている全てのメモリセルが同時に
リフレッシュされる。従って、正規メモリセルアレイ５
４の全部をリフレッシュするためには選択ワード線を変
えながら、一定時間の間にワード線の数だけリフレッシ
ュ動作が行われる。

【００１４】正規メモリセルアレイ５４の一部の欠陥
を、ワード単位に救済するための冗長構成として、冗長
メモリセルアレイ２３と、この冗長メモリセルアレイ２
３の冗長ワード線を選択的に駆動するための冗長デコー
ダ５１が設けられている。正規メモリセルアレイ５４に
欠陥があり、それを救済するためのアドレス情報（冗長
アドレス）が、冗長デコーダ５１内の記憶手段ににプロ
グラムされるようになっている。正規メモリセルアレイ
５４の一部の欠陥を救済するための冗長アドレスが冗長
デコーダ５１にプログラムされた場合には、外部から入
力されたロウアドレスと冗長アドレスとが比較され、そ
れらが一致した場合には、正規メモリセルアレイ５４に
おける正規ワード線に代えて、冗長メモリセルアレイ５
３における冗長ワード線が選択される。

【００１５】図１には、上記ＤＲＡＭに含まれる冗長デ
コーダ５１の詳細な構成が示される。図１に示される冗
長デコーダ５１は、特に制限されないが、センスレベル
設定回路群４、一致比較回路群２、駆動回路１８、電源
検出回路１２、及びバッファ群６を含む。

【００１６】上記バッファ群６は、相補レベルの入力ア
ドレスＡ０，Ａ０＊〜Ａｎ−１，Ａｎ−１＊のビット数
に対応して配置された複数のバッファ１６を有する。こ
の複数のバッファ１６の出力端子は、行方向に配列され
た一致比較回路のアドレス入力端子に共通接続されてお
り、入力されたアドレス信号が、アドレス比較のため
に、対応する一致比較回路に伝達されるようになってい
る。例えば相補レベルの入力アドレスＡ０，Ａ０＊に対
応するバッファ１６，１６から出力されたアドレス信号
ＤＡ０，ＤＡ０＊は、一致比較回路ＣＡＭ００〜ＣＡＭ
ｉ−１０に伝達され、アドレス信号Ａｎ−１，Ａｎ−１
＊に対応するバッファ１６，１６から出力されたアドレ
ス信号ＤＡｎ−１，ＤＡｎ−１＊は、一致比較回路ＣＡ
Ｍ０ｎ−１〜ＣＡＭｉ−１ｎ−１に伝達されるようにな
っている。

【００１７】一致比較回路群２は、冗長アドレスの記憶
するためのＥＰＲＯＭセルを含み、このＥＰＲＯＭセル
に記憶された冗長アドレスと、メモリアクセスのための
外部から入力されたアドレスとを比較する機能を有し、
マトリクス状に配置形成された複数の一致比較回路ＣＡ
Ｍ００〜ＣＡＭｉ−１ｎ−１を含む。すなわち、一致比
較回路は、行方向（矢印Ｘ方向）にｉ個配列され、列方
向（矢印Ｙ方向）にｎ個配置される（ｉ，ｎはいずれも
正の整数）。一致比較回路の列方向の配列数は、相補レ
ベルの入力アドレスＡ０，Ａ０＊〜Ａｎ−１，Ａｎ−１
＊に対応している。例えば、入力アドレスが８ビット構
成の場合、ｎ＝８とされる。また、一致比較回路の行方
向の配列数ｉは、冗長救済線例えば冗長メモリセルアレ
イ５３における冗長ワード線の数に対応する。例えば冗
長ワード線数が４本の場合、ｉ＝４とされる。つまり、
入力アドレスのビット構成によって一致比較回路の列方
向の配列数が決定され、冗長ワード線数によって一致比
較回路の行方向の配列数が決定される。そして、バッフ
ァ部６を介して取込まれたアドレスＤＡ０，ＤＡ０＊〜
ＤＡｎ−１，ＤＡｎ−１＊が、行方向配列された一致比
較回路毎に、共通に入力されるようになっている。例え
ば、アドレスＤＡ０，ＤＡ０＊は、一致比較回路ＣＡＭ
００〜ＣＡＭｉ−１０に共通に入力され、同様に、アド
レスＤＡｎ−１，ＤＡｎ−１＊は一致比較回路ＣＡＭ０
ｎ−１〜ＣＡＭｉ−１ｎ−１に共通に入力される。

【００１８】複数の一致比較回路ＣＡＭ００〜ＣＡＭｉ
−１ｎ−１の比較結果出力端子には、それぞれｎチャン
ネル型ＭＯＳトランジスタＱＨ００〜ＱＨｉ−１ｎ−
１、及びｐチャンネル型ＭＯＳトランジスタＱＭ００〜
ＱＭｉ−１ｎ−１が結合され、対応する一致比較回路の
出力信号によって、それらが駆動されるようになってい
る。ｎチャンネル型ＭＯＳトランジスタＱＨ００〜ＱＨ
ｉ−１ｎ−１は、列毎に互いに直列接続されており、対
応する一致比較回路からの出力信号のナンド論理を得る
ことによって一致信号ＨＳ０〜ＨＳｉ−１を形成するた
めに設けられている。ｐチャンネル型ＭＯＳトランジス
タＱＭ００〜ＱＭｉ−１ｎ−１は、列毎に並列接続され
ており、対応する一致比較回路からの出力信号のノア論
理を得ることによって不一致信号ＭＳ０〜ＭＳｉ−１を
形成するために設けられている。

【００１９】また、電源検出回路１２は、電源電圧の投
入を検出してパワーオンセット信号を生成する機能を有
し、この電源検出回路１２からのパワーオンセット信号
が、後段の駆動回路１８に伝達されるようになってい
る。この駆動回路１８は、制御線２４を介して一致比較
回路ＣＡＭ００〜ＣＡＭｉ−１ｎ−１に、パワーオンセ
ット信号、及び書込み用高電圧信号を供給するための機
能を有する。

【００２０】センスレベル設定回路群４は、上記一致比
較回路群２からの一致信号や不一致信号のセンスレベル
を設定するもので、特に制限されないが、上記一致比較
回路群２からの一致信号や不一致信号の数に対応する複
数のセンスレベル設定回路１４を含む。この複数のセン
スレベル設定回路１４は、そのうちの一つが代表的に示
されるように、プリチャージ用のｎチャンネル型ＭＯＳ
トランジスタＱｐｒと、ディスチャージ用のｎチャンネ
ル型ＭＯＳトランジスタＱｄｉｓと、転送用のｎチャン
ネル型ＭＯＳトランジスタＱｄｓとが結合されて成る。
ｎチャンネル型ＭＯＳトランジスタＱｐｒは高電位側電
源Ｖｃｃに結合され、プリチャージ制御信号φｐｒがハ
イレベルにアサートされるタイミングで、信号伝達路を
プリチャージする。また、ｎチャンネル型ＭＯＳトラン
ジスタＱｄｉｓは、低電位側電源Ｖｓｓに結合され、デ
ィスチャージ制御信号φｄｉｓがハイレベルにアサート
されるタイミングで、信号伝達路の電荷をディスチャー
ジする。さらに、ｎチャンネル型ＭＯＳトランジスタＱ
ｄｓは、転送制御信号φｄｓがハイレベルにアサートさ
れるタイミングで、上記一致比較回路群２からの比較結
果を取込む。ｎチャンネル型ＭＯＳトランジスタＱｐｒ
により信号伝送路がプリチャージされた状態で、ｎチャ
ンネル型ＭＯＳトランジスタＱｄｓを介して一致比較回
路群２からの比較結果の取込みが行われる。

【００２１】さらに、一致信号ＨＩＴ０〜ＨＩＴｉ−１
や、不一致信号Ｍｉｓｓ０〜Ｍｉｓｓｉ−１を出力する
ためのセンスアンプＳＡが設けられる。このセンスアン
プＳＡを介して出力される一致信号ＨＩＴ０〜ＨＩＴｉ
−１の数は、冗長メモリセルアレイ５３における冗長ワ
ード線数に対応する。つまり、上記一致信号がハイレベ
ルにアサートされた場合、それに対応する冗長ワード線
が、選択レベルに駆動される。このとき、正規メモリセ
ルアレイ５４における正規ワード線は、インヒビット回
路（図示せず）により禁止される。

【００２２】図２には、説明の便宜上、冗長ワード線１
本に対応する部分の構成が抜出して示される。尚、図２
では転送用のＭＯＳトランジスタＱｄｓは省略されてい
る。相補レベルの入力アドレスＤＡ０，ＤＡ０＊〜ＤＡ
ｎ−１，ＤＡｎ−１＊は、一致比較回路ＣＡＭ００〜Ｃ
ＡＭ０ｎ−１に、相補ビット単位に入力されるようにな
っている。ｎチャンネル型ＭＯＳトランジスタＱＨ００
からＱＨ０ｎ−１が直列接続され、このｎチャンネル型
ＭＯＳトランジスタＱＨ００からＱＨ０ｎ−１のゲート
電極に、一致比較回路ＣＡＭ００〜ＣＡＭ０ｎ−１から
の比較結果信号２０が入力されるようになっている。Ｍ
ＯＳトランジスタＱＨ０ｎ−１は低電位側電源Ｖｓｓに
結合され、ＭＯＳトランジスタＱＨ００は、プリチャー
ジ用のｎチャンネル型ＭＯＳトランジスタＱｐｒを介し
て高電位側電源Ｖｃｃに結合されるとともに、ディスチ
ャージ用のｎチャンネル型ＭＯＳトランジスタＱｄｉｓ
を介して低電位側電源Ｖｓｓに結合されている。プリチ
ャージ信号φｐｒがハイレベルのとき、ｎチャンネル型
ＭＯＳトランジスタＱｐｒがオンされることによってノ
ードＨＳ０がプリチャージされる。また、ディスチャー
ジ信号φｄｉｓがハイレベルのとき、ｎチャンネル型Ｍ
ＯＳトランジスタＱｄｉｓがオンされることによりノー
ドＨＳ０がディスチャージされる。ノードＨＳ０の論理
レベルは、センスアンプＳＡ１を介して、後段回路へ出
力される。

【００２３】また、一致比較回路ＣＡＭ００〜ＣＡＭ０
ｎ−１からの比較結果信号２０は、一致比較回路ＣＡＭ
００〜ＣＡＭ０ｎ−１に対応して配置されたｐチャンネ
ル型ＭＯＳトランジスタＱＭ００〜ＱＭ０ｎ−１のゲー
ト電極に入力される。このｐチャンネル型ＭＯＳトラン
ジスタＱＭ００〜ＱＭ０ｎ−１は互いに並列接続されて
いる。ｐチャンネル型ＭＯＳトランジスタＱＭ００〜Ｑ
Ｍ０ｎ−１のドレイン電極は低電位側電源Ｖｓｓに結合
される。ｐチャンネル型ＭＯＳトランジスタＱＭ００〜
ＱＭ０ｎ−１のソース電極はノードＭＳ０とされ、この
ノードＭＳ０は、プリチャージ用のｎチャンネル型ＭＯ
ＳトランジスタＱｐｒを介して高電位側電源Ｖｃｃに結
合されるとともに、ディスチャージ用のｎチャンネル型
ＭＯＳトランジスタＱｄｉｓを介して低電位側電源Ｖｓ
ｓに結合されている。また、ノードＭＳ０の論理レベル
は、センスアンプＳＡ２を介して、後段回路へ出力され
る。

【００２４】上記一致比較回路ＣＡＭ００〜ＣＡＭｉ−
１ｎ−１は全て同一構成とされ、図４には、一致比較回
路ＣＡＭ００の構成例が代表的に示される。冗長アドレ
スを保持するためのフリップフロップＦＦが設けられて
いる。このフリップフロップＦＦの一方のノードＮ１に
は、ＥＰＲＯＭセルＱ９、ｎチャンネル型ＭＯＳトラン
ジスタＱ５，Ｑ６が結合され、他方のノードＮ２には、
ＥＰＲＯＭセルＱ１０、ｎチャンネル型ＭＯＳトランジ
スタＱ７，Ｑ８が結合される。ＥＰＲＯＭセルＱ９，Ｑ
１０のゲート電極には制御線２４が結合され、この制御
線２４を介してパワーオンセット信号や、書込み用高電
圧の印加が可能とされる。ｎチャンネル型ＭＯＳトラン
ジスタＱ５，Ｑ７は転送用ＭＯＳトランジスタとされ、
データセット用のワード線２２がハイレベルに駆動され
た場合に、アドレス信号ＤＡ０，ＤＡ０＊がノードＮ
１，Ｎ２に伝達可能とされる。ｎチャンネル型ＭＯＳト
ランジスタＱ６，Ｑ８はアドレス比較結果を出力するた
めのＭＯＳトランジスタとされ、それぞれノードＮ１，
Ｎ２がハイレベルの場合に、アドレス信号ＤＡ０，ＤＡ
０＊の論理状態を比較結果信号２０として出力する。上
記フリップフロップＦＦは、ｐチャンネル型ＭＯＳトラ
ンジスタＱ１とｎチャンネル型ＭＯＳトランジスタＱ３
とによって形成された第１インバータと、ｐチャンネル
型ＭＯＳトランジスタＱ２とｎチャンネル型ＭＯＳトラ
ンジスタＱ４とによって形成された第２インバータとが
結合されて成る。

【００２５】ＥＰＲＯＭセルＱ９，Ｑ１０への書込み動
作について説明する。ＥＰＲＯＭセルＱ９，Ｑ１０への
書込みは、先ず、ＥＰＲＯＭセルＱ９，Ｑ１０を紫外線
照射若しくは電圧印加により消去し、その後、相補レベ
ルのアドレス信号ＤＡ０，ＤＡ０＊の電位差（Ｖｃｃ／
Ｖｓｓ）を利用して、一方のノードＮ１をハイレベルと
し、他方のノードＮ２をローレベルとする。次いで、制
御線２４に書込み用高電圧Ｖｐｐをパルス状に印加す
る。特に制限されないが、書込み用高電圧Ｖｐｐは１２
Ｖとされる。そのような高電圧印加により、ＥＰＲＯＭ
セルＱ１０のゲート・ドレイン間の電位差が１２Ｖ、Ｅ
ＰＲＯＭセルＱ９のゲート・ドレイン間の電位差が９Ｖ
となる。ＥＰＲＯＭセルＱ１０の浮遊ゲートにホットエ
レクトロンによる電子が注入され、当該ＥＰＲＯＭセル
Ｑ１０のしきい値Ｖｔｈが高レベル化される。このと
き、ＥＰＲＯＭセルＱ９のしきい値Ｖｔｈはほとんど変
動されず、上記の消去直後のしきい値Ｖｔｈの低レベル
状態が保持される。この結果、フリップフロップＦＦ
は、しきい値Ｖｔｈが低レベルとなるほうのＥＰＲＯＭ
セル側で電流が流れるため、ノードＮ２がローレベル、
ノードＮ１がハイレベルとなる。つまり、ＥＰＲＯＭセ
ルＱ９，Ｑ１０の記憶状態に応じて、フリップフロップ
ＦＦの論理状態がセットされる。ＥＰＲＯＭセルＱ９，
Ｑ１０への書込みについて説明したが、実際の冗長アド
レスの書込みは、一致比較回路列毎に行われる。尚、一
度ＥＰＲＯＭセルに書込まれた冗長アドレスは電源遮断
時においても保持され、その保持情報（保持アドレス）
電源投入毎のパワーオンセットによりフリップフロップ
ＦＦにセットされる。

【００２６】上記のように、冗長アドレス（ノードＮ１
がローレベル、ノードＮ２がハイレベル）がフリップフ
ロップＦＦセットされた状態で、アドレス信号ＤＡ０が
ハイレベル、アドレス信号ＤＡ０＊がローレベルとされ
た場合を考える。このとき、フリップフロップのセット
状態より、ノードＮ２がハイレベルとされているので、
ｎチャンネル型ＭＯＳトランジスタＱ８がオンされ、比
較結果信号２０は、アドレス信号ＤＡ０＊の駆動能力に
応じて電流が流れることによってローレベルとされる。
この状態は、ＥＰＲＯＭセルの記憶情報と入力アドレス
とが不一致であることを意味する。尚、ノードＮ１がロ
ーレベルであることから、ｎチャンネル型ＭＯＳトラン
ジスタＱ６はオフ状態とされる。逆に、アドレス信号Ｄ
Ａ０がローレベル、アドレス信号ＤＡ０＊がハイレベル
の場合、比較結果信号２０はハイレベルとされ、それ
は、ＥＰＲＯＭセルの記憶情報と入力アドレスとが一致
することを意味する。尚、制御線２４へのパワーオンセ
ット信号がパルス状に与えられるため、パワーオンセッ
ト以降のＥＰＲＯＭセルＱ９，Ｑ１０のゲート電極が低
電位側電源Ｖｓｓとなる。このことは、ＥＰＲＯＭセル
Ｑ９，Ｑ１０のゲート電極に常時電圧を印加する場合に
比べて、記憶情報の長期保持が可能とされる。つまり、
ＥＰＲＯＭセルのディスターブ耐性の向上を図ることが
できる。

【００２７】次に、冗長デコーダ５１の動作について説
明する。ｎチャンネル型ＭＯＳトランジスタＱＨ００〜
ＱＨ０ｎ−１が互いに直列接続されているため、全ての
一致比較回路ＣＡＭ００〜ＣＡＭ０ｎ−１からの比較結
果信号２０がハイレベルになった場合に限り、ノードＨ
Ｓ０がローレベルとなり、それによりセンスアンプＳＡ
１からの一致検出信号ＨＩＴ０がハイレベルにアサート
される。換言すれば、入力されたアドレス信号の全ビッ
トが、フリップフロップＦＦにセットされた冗長アドレ
スと一致した場合に、ノードＨＳ０がローレベルとさ
れ、センスアンプＳＡ１からの一致検出信号ＨＩＴ０が
ハイレベルにアサートされる。

【００２８】逆に、上記のアドレス比較において、全ビ
ットが一致しない場合には、ノードＨＳ０がハイレベル
となるため、センスアンプＳＡ１からの一致検出信号Ｈ
ＩＴ０はローレベルとされる。このとき、ｐチャンネル
型ＭＯＳトランジスタＱＭ００〜ＱＭ０ｎ−１の何れか
がオンされるので、ノードＭＳ０がローレベルとされ、
それによりセンスアンプＳＡ２からの不一致検出信号Ｍ
ｉｓｓ０がハイレベルにアサートされる。一致比較回路
群２では、列方向に配列された一致比較回路毎に異なる
冗長アドレスの設定が可能とされるため、その設定によ
り、複数の正規ワード線についての救済が可能とされ
る。

【００２９】一致信号ＨＩＴ０〜ＨＩＴｉ−１、不一致
信号Ｍｉｓｓ０〜Ｍｉｓｓｉ−１は、図３に示されるよ
うに、パルス状に形成される。一致信号ＨＩＴ０がハイ
レベルにアサートされた場合には、入力アドレスと冗長
アドレスとが一致したことを意味し、換言すれば入力さ
れたアドレス信号が、正規メモリセルアレイ５４におけ
る不良ビットを選択するようなアドレスであるため、冗
長デコーダ５１により、正規ワード線に代えて冗長ワー
ド線が選択される。尚、一致検出信号ＨＩＴ０がハイレ
ベルにアサートされない限り、冗長ワード線が選択され
ることはない。

【００３０】上記のアドレス比較において、入力アドレ
スと冗長アドレスとが不一致の場合には不一検出致信号
Ｍｉｓｓ０がハイレベルにアサートされることによっ
て、パルス信号が形成される。このように、一致信号と
は別に不一致信号を生成するのは、以下の理由による。
入力アドレスと冗長アドレスとの比較のため、アドレス
が入力されてから一致検出信号ＨＩＴＯがアサートされ
るまでに所定の時間を要する。正規ワード線と冗長ワー
ド線との切換えを正確に行うには、アドレスが与えられ
てから正規ワード線が選択されるタイミングと、冗長ワ
ード線が選択されるタイミングとが等しいほうが良い。
しかし、一致検出信号は、入力アドレスと冗長アドレス
とが一致した場合にのみアサートされる信号であるた
め、そのような信号では、不一致の場合の正規ワード線
の選択タイミングを冗長ワード線選択の場合に合せるこ
とができない。そこで、ｐチャンネル型ＭＯＳトランジ
スタＱＭ００〜ＱＭｉ−１ｎ−１を上記一致比較回路の
列方向の配列に対応して互いに並列接続することによっ
て入力アドレスと冗長アドレスとの不一致信号Ｍｉｓｓ
を生成し、それに基づいて正規ワード線の選択タイミン
グを、冗長ワード線の選択タイミングに合せるようにし
ている。そのように一致信号に加えて不一致信号を生成
することにより、アドレスが与えられた後、正規ワード
線が選択されるタイミングと、冗長ワード線が選択され
るタイミングとを容易に整合させることができる。

【００３１】上記実施例によれば、以下の作用効果を得
ることができる。（１）不揮発性記憶素子としてのＥＰＲＯＭセルＱ９，
Ｑ１０に記憶された冗長アドレスに基づいてセットされ
るフリップフロップＦＦと、このフリップフロップＦＦ
のセット状態に応じて、冗長アドレスと入力アドレスと
のビット単位の比較を可能とするためのｎチャンネル型
ＭＯＳトランジスタＱ６，Ｑ８とを含んで一致比較回路
ＣＡＭ００〜ＣＡＭｉ−１ｎ−１を形成し、この一致比
較回路を、入力アドレスのビット構成、及び冗長ワード
線数に対応して行、及び列方向に複数配置することによ
って、冗長デコーダ５１の効率良いレイアウトが可能と
され、冗長ワード線数が増大された場合でも、冗長デコ
ーダ５１のチップ占有面積の増大を可能な限り抑えるこ
とができる。それにより、チップの歩留り低下を阻止す
ることができる。（２）上記一致比較回路ＣＡＭ００〜ＣＡＭｉ−１ｎ−
１の比較結果に応じて駆動されるｎチャンネル型ＭＯＳ
トランジスタＱＨ００〜ＱＨｉ−１ｎ−１を一致比較回
路に対応して複数配列し、且つ、このｎチャンネル型Ｍ
ＯＳトランジスタＱＨ００〜ＱＨｉ−１ｎ−１を上記一
致比較回路の列方向の配列に対応して互いに直列接続す
ることによって、入力アドレスと冗長アドレスとの一致
信号を容易に得ることができる。（３）上記一致比較回路ＣＡＭ００〜ＣＡＭｉ−１ｎ−
１の比較結果に応じて駆動されるｐチャンネル型ＭＯＳ
トランジスタＱＭ００〜ＱＭｉ−１ｎ−１を一致比較回
路に対応して複数配列し、且つ、このｐチャンネル型Ｍ
ＯＳトランジスタＱＭ００〜ＱＭｉ−１ｎ−１を上記一
致比較回路の列方向の配列に対応して互いに並列接続す
ることによって入力アドレスと冗長アドレスとの不一致
信号を容易に得ることができる。そして、そのように不
一致信号を得ることにより、冗長ワード線が選択される
場合と正規ワード線が選択される場合とのタイミングを
容易に整合させることができる。（４）上記実施例の一致／不一致検出速度は、ＭＯＳト
ランジスタＱ６，Ｑ８，ＱＨ００〜ＱＨｉ−１ｎ−１、
ＱＭ００〜ＱＭｉ−１ｎ−１などのオン電流値で決定さ
れるため、十分なオン電流を流すことによって、高速動
作が期待できる。

【００３２】図５には一致比較回路の他の構成例が示さ
れる。図５に示される一致比較回路が図４に示されるの
と異なるのは、ＥＰＲＯＭセルＱ９，Ｑ１０に、それぞ
れｎチャンネル型ＭＯＳトランジスタＱ１１，Ｑ１２を
結合した点である。

【００３３】このｎチャンネル型ＭＯＳトランジスタＱ
１１，Ｑ１２は制御線２４のレベルに応じて、それぞれ
ＥＰＲＯＭセルＱ９，Ｑ１０のドレイン電極をノードＮ
１，Ｎ２に結合させるように作用する。つまり、制御線
２４がハイレベルの場合に限り、ｎチャンネル型ＭＯＳ
トランジスタＱ１１，Ｑ１２がオンされることによっ
て、ＥＰＲＯＭセルＱ９，Ｑ１０のドレイン電極がそれ
ぞれノードＮ１，Ｎ２に結合されるようになっている。
制御線２４がハイレベルにされるのは、パワーオンセッ
ト、及び書込み用高電圧印加時のみであるから、パワー
オンセット、及び書込み用高電圧印加時以外ではＥＰＲ
ＯＭセルＱ９，Ｑ１０のドレイン電極が開放されるの
で、ＥＰＲＯＭセルＱ９，Ｑ１０のドレイン・ディスタ
ーブ耐性の向上を図ることができる。また、制御線２４
のハイレベルを制御することにより、ＥＰＲＯＭセルＱ
９，Ｑ１０のドレイン電圧を低レベルにコントロールで
きるので、より耐性を向上できる。場合によっては、Ｍ
ＯＳトランジスタＱ１１，Ｑ１２のゲート電極を制御線
２４とは別線として、低レベルにコントロールしても同
様な効果が期待できる。

【００３４】図６には一致比較回路の他のさらに構成例
が示される。図６に示される一致比較回路が図４に示さ
れるのと異なるのは、フリップフロップＦＦを形成する
ためのｎチャンネル型ＭＯＳトランジスタＱ３，Ｑ４に
代えてＥＰＲＯＭセルＱ９，Ｑ１０を適用した点であ
る。図６に示される一致比較回路における一致比較動作
は、図４に示される構成の場合と同じであるが、書込み
動作が異なる。そこで、書き込み動作について以下に説
明する。

【００３５】書込みは、アドレス信号ＤＡ０からｎチャ
ンネル型ＭＯＳトランジスタＱ５を介して、一方のノー
ドＮ１に書込み用高電圧Ｖｐｐ（例えば１２Ｖ）を印加
することによって可能とされる。このとき、他方のノー
ドＮ２は低電位側電源Ｖｓｓレベルとされる。この結
果、消去後のＥＰＲＯＭセルＱ１０では、ゲート電極の
電位が書込み用高電圧Ｖｐｐレベル、ドレイン電極が低
電位側電源Ｖｓｓレベルとなり、浮遊ゲートに電子がト
ンネル現象で注入され、しきい値Ｖｔｈが高レベルとな
る。一方、ＥＰＲＯＭセルＱ９では、ゲート電極が低電
位側電源Ｖｓｓレベル、ドレイン電極が書込み用高電圧
Ｖｐｐレベルとされ、若干のドレインディスターブを受
けるが、しきい値Ｖｔｈの変動は無視できる程度で低レ
ベルとされる。このようにして冗長アドレスの書込みが
行われる。

【００３６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３７】例えば、上記実施例では冗長ワード線によ
る冗長救済について説明したが、冗長データ線による冗
長救済の場合にも、同様に実施することができる。ま
た、使用されるデバイスとしては、ｎチャンネル型ＭＯ
Ｓトランジスタ、ｐチャンネル型ＭＯＳトランジスタの
いずれでもよい。さらに、電源として、正負いずれを使
用してもよいし、ＥＰＲＯＭセルへの印加電圧値なども
任意に設定することができる。また、一致比較回路内
に、電流遮断用ＭＯＳトランジスタを設け、活性時以外
には電流を消費しないようにすることで、チップの消費
電流の低減を図ることができる。そのような電流遮断用
ＭＯＳトランジスタの駆動制御信号としては、基本的に
はロウアドレスの有効性を示すロウアドレスストローブ
信号ＲＡＳ＊を使用することができる。さらに、上記実
施例では、フリップフロップＦＦにおける負荷ＭＯＳト
ランジスタとして、ｐチャンネル型ＭＯＳトランジスタ
を適用したが、それに代えて高抵抗素子や、ｎチャンネ
ル型ＭＯＳトランジスタを適用することができる。そし
て、ｎチャンネル型ＭＯＳトランジスタＱｄｓは一致／
不一致検出の動作をタイミング信号φｄｓで活性化する
ものであるが、図２に示されるように、このＭＯＳトラ
ンジスタＱｄｓを省略しても一致／不一致検出は可能と
される。

【００３８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、本発明は上記実
施例に限定されるものではなく、スタティック型ＲＡＭ
や、リード・オンリ・メモリ、一括消去型のフラッシュ
メモリなど、各種半導体記憶装置、さらにはそのような
半導体記憶装置を含むデータ処理装置に広く適用するこ
とができる。

【００３９】本発明は、少なくとも冗長回路の動作を電
気的にプログラム可能な不揮発性記憶素子を含むことを
条件に適用することができる。

【００４０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４１】すなわち、冗長回路の動作をプログラム可
能な不揮発性記憶素子と、この不揮発性記憶素子に記憶
された冗長アドレスに基づいてセットされるフリップフ
ロップと、このフリップフロップのセット状態に応じ
て、冗長アドレスと入力アドレスとのビット単位の比較
を可能とするためのトランジスタとを含んで比較手段を
形成し、この比較手段を、入力アドレスのビット構成、
及び冗長救済線数に対応して行、及び列方向に複数配置
することによって、冗長デコーダの効率良いレイアウト
が可能とされ、冗長救済線数が増大された場合のチップ
占有面積の増大を可能な限り抑えることができる。ま
た、上記比較手段の比較結果に応じて駆動される第１ト
ランジスタを上記比較手段に対応して複数配列し、且
つ、この第１トランジスタを上記比較手段の列方向の配
列に対応して互いに直列接続することによって、入力ア
ドレスと冗長アドレスとの一致信号を容易に得ることが
できる。さらに、上記比較手段の比較結果に応じて駆動
される第２トランジスタを上記比較手段に対応して複数
配列し、且つ、この第２トランジスタを上記比較手段の
列方向の配列に対応して互いに並列接続することによっ
て入力アドレスと冗長アドレスとの不一致信号を容易に
得ることができる。そして、そのように不一致信号を得
ることにより、例えば冗長ワード線が選択される場合と
正規ワード線が選択される場合とのタイミングを容易に
整合させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＤＲＡＭに含まれる冗
長デコーダの構成例回路図である。

【図２】上記冗長デコーダの主要部の構成例回路図であ
る。

【図３】上記冗長デコーダの動作タイミング図である。

【図４】上記冗長デコーダに含まれる一致比較回路の構
成例回路図である。

【図５】上記一致比較回路の他の構成例回路図である。

【図６】上記一致比較回路の他の構成例回路図である。

【図７】上記ＤＲＡＭの全体的な構成例回路図である。

【図８】従来の冗長デコーダのブロック図である。

【図９】従来の冗長デコーダの主要部構成例回路図であ
る。

【符号の説明】

２一致比較回路群４センスレベル設定回路群６バッファ群１２電源検出回路１４センスレベル設定回路１６バッファ１８駆動回路５１冗長デコーダ５２正規ロウデコーダ５３冗長メモリセルアレイ５４正規メモリセルアレイ５５制御部５６カラムデコーダ５７カラム選択回路５８データ入出力回路５９センスアンプＣＡＭ００〜ＣＡＭｉ−１ｎ−１一致比較回路ＳＡ，ＳＡ１，ＳＡ２センスアンプＦＦフリップフロップＱ１，Ｑ２ｐチャンネル型ＭＯＳトランジスタＱ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ１１，Ｑ１２
ｎチャンネル型ＭＯＳトランジスタＱ９，Ｑ１０ＥＰＲＯＭセルＱＨ００〜ＱＨｉ−１ｎ−１ｎチャンネル型ＭＯＳト
ランジスタＱＭ００〜ＱＭｉ−１ｎ−１ｐチャンネル型ＭＯＳト
ランジスタ

Claims

【特許請求の範囲】

【請求項１】冗長回路を含む半導体記憶装置におい
て、冗長回路に対応され、アドレス情報がプログラム可
能にされた不揮発性記憶素子と、この不揮発性記憶素子
に記憶されたアドレス情報に基づいて相補アドレス情報
を形成するための第１回路と、この回路の状態に応じ
て、冗長アドレスと入力アドレスとのビット単位の比較
を可能とするためのトランジスタとを含んで比較手段が
形成され、この比較手段が、入力アドレスのビット構
成、及び冗長救済線数に対応して行、及び列方向に複数
配置されて成ることを特徴とする半導体記憶装置。
【請求項２】上記比較手段の比較結果に応じて駆動さ
れる第１トランジスタが上記比較手段に対応して複数配
列され、且つ、この第１トランジスタが上記比較手段の
列方向の配列に対応して互いに直列接続されることによ
って入力アドレスと冗長アドレスとの一致信号を得るよ
うに構成された請求項１記載の半導体記憶装置。
【請求項３】上記比較手段の比較結果に応じて駆動さ
れる第２トランジスタが上記比較手段に対応して複数配
列され、且つ、この第２トランジスタが上記比較手段の
列方向の配列に対応して互いに並列接続されることによ
って入力アドレスと冗長アドレスとの不一致信号を得る
ように構成された請求項１又は２記載の半導体記憶装
置。