KR0145165B1

KR0145165B1 - 용장 어드레스 디코더

Info

Publication number: KR0145165B1
Application number: KR1019940025653A
Authority: KR
Inventors: 겐지 시바타; 유키노리 코다마
Original assignee: 세키자와 다다시; 후지쓰 가부시키가이샤
Priority date: 1993-10-08
Filing date: 1994-10-05
Publication date: 1998-08-17
Also published as: JPH07111099A; US5528540A; JP3224317B2

Abstract

비교기(5)는 일치 신호(EQ)를 출력하고, 용장 선택 신호는 워드 라인(WL0) 또는 워드 라인(WL1)을 대신하는 용장 워드 라인(RWL0) 또는 용장 워드 라인(RWL1)을 선택하기 위해 어드레스(A4∼A0)가 용장 어드레스일 때 활성 상태이다. 디코더(61)는 일치 신호(EQ)와 용장 선택 신호(S0)가 모두 활성 상태일 때 FET(60)의 드레인에 전위(VCC + α)를 공급한다. 게이트 구동기(62)는 용장 선택 신호(S0)가 활성 상태일 경우 FET(60)를 턴온하기 위해 FET(60)의 게이트에 고전위(VCC)를 공급한다.

Description

용장 어드레스 디코더

제 1 도는 본 발명에 따른 실시예의 행 어드레스 디코더에 대한 회로의 블럭도.

제 2 도는 논리 게이트 스테이지의 수를 나타내는 제 1 도의 회로의 일부분의 개략도.

제 3 도는 논리 게이트 스테이지의 수를 나타내는 제 1 도의 회로의 다른 부분의 개략도.

제 4a 도는 제 5 도의 회로에서 실행되는 동작을 나타내는 신호 파형도.

제 4b 도는 제 1 도의 회로에서 실행되는 동작을 나타내는 신호 파형도.

제 5 도는 종래의 행 어드레스 디코더에 대한 회로를 보여주는 블럭도.

* 도면의 주요부분에 대한 부호의 설명

1 : 어드레스 버퍼 2 : 프리 디코더

3 : 메인 디코더 4 : 용장 어드레스 메모리

5 : 비교기 6 : 용장 디코더

본 발명은 흠결있는 메모리 셀을 반도체 메모리 장치의 여러가지 타입에 사용될 수 있는 용장(보조) 메모리 셀로 교체하기 위한 어드레스 디코더에 관한 것이다.

반도체 메모리 장치의 메모리 용량이 증가함으로서 흠결있는 메모리 셀로 인해 제조 수율이 감소하는 경향이 있다. 이러한 문제를 해소하기 위해 반도체 메모리 장치에 용장 메모리 셀을 제공하여 흠결있는 메모리 셀을 상기 용장 메모리 셀로 교체함으로서 수율을 개선하고 있다. 이러한 교체는 메모리 셀 어레이의 행 또는 열의 단위로 실행된다.

제 5 도는 흠결있는 메모리 셀을 행 단위로 교체하는 기능을 갖는 행 어드레스 디코더에 대한 회로를 나타낸다. 회로의 단순화를 목적으로 제 5 도에서 어드레스에는 5 비트, A4∼A0가 제공되고, 어드레스를 디코딩 함으로써 얻어지는 32 워드 라인(WL0∼WL32)을 위해 2 용장 워드 라인(RWL0,RWL1)이 제공된다.

어드레스(A4∼A0)는 어드레스 버퍼(1)를 통해 프리 디코더(pre-decoder)(2)에 공급되고, 예컨대 2 비트(A2,A1)는 프리디코더(2)에서 디코딩되어 B0∼B3로 되고, 어드레스(A4,A3,A0)와 디코딩될 때 어드레스(A2,A1)인 B0∼B3는 완전히 디코딩될 메인 디코더(3)에 공급된다. 이때, 워드 라인(WL0∼WL3)중 하나가 선택되어 하이(high)로 세트된다. 워드 라인(WL0)은 예컨대 디코더(31,32)를 구동하는 nMOS 트랜지스터를 사용하여 다음과 같은 방법으로 선택될 수 있다: 디코더(32)의 출력이 하이(VCC)로 세트되는 동시에 디코더(31)의 출력이 하이(VCC+α)로 세트될 경우 nMOS 트랜지스터(30)는 턴온되어 워드 라인(WL0)를 하이로 세트한다.

반도체 메모리 장치의 사전 심사에서 흠결있는 메모리 셀이 검출될 경우, 용장 어드레스에 대한 정보가 용장 어드레스 메모리 유니트(4)에 기입되는데 흠결있는 메모리 셀을 포함하는 행 어드레스는 RA로서 할당된다. 다시말해, RA의 로우 오더(low order) 3 비트와 용장 선택 신호(S0,S2)가 용장 어드레스 메모리 유니트(4)의 RA의 2 하이 오더 비트로 표시된 어드레스에 기입된다. 용장 선택 신호(S0)는 용장 워드 라인(RWL0)의 선택/비선택 = 1/0 이고, 용장 선택 신호(S1)는 용장 워드 라인(RWL1)의 선택/비선택 = 1/0 이다. 기입은 예컨대 휴즈를 전기적으로 용융하여 실행된다.

용장 어드레스 메모리 유니트(4)로 부터의 출력인 RA의 상기 3 비트는 비교기 회로(5)의 입력 단자의 한 세트에 공급된다. 이 비교기 회로(5)의 다른 입력 세트에는 어드레스 버퍼(1)로 부터의 로우 오더 3 비트가 공급된다. 이들 3 비트 세트가 일치하면, 비교기 회로(5)는 일치 신호(EQ)를 하이로 세트한다. 일치 신호(EQ)는 메인 디코더(3)내의 한 구성 요소인 디코더(31)와 디코더(31)와 유사한 다른 모든 회로에 공급된다. 일치 신호(EQ)가 하이일 경우, 디코더(31)와 메인 디코더(3)의 모든 나머지 유사한 회로로 부터의 출력은 접지 전위(VSS)로 된다.

용장 디코더(6)는 2 세트의 구성 성분을 구비하는데, 이중 한 세트는 메인 디코더(3)내의 nMOS 트랜지스터(30)와 동일한 nMOS 트랜지스터(60)와, 메인 디코더(3)의 디코더(31,32)와 유사한 디코더(61)와 게이트 구동기(62)로 구성되고, 다른 한 세트는 nMOS 트랜지스터(63), 디코더(64) 및 게이트 구동기(65)로 구성된다. 게이트 구동기(62)와 디코더(32)의 유일한 차이점은 디코더(32)가 게이트 구동기의 백 스테이지에 부가되는 디코딩 회로를 갖는 것이다.

일치 신호(EQ)는 또한 게이트 구동기(62,65)에 공급된다. 용장 선택 신호(S0,S1)는 각각 디코더(61,64)에 공급된다. 디코더(61)의 출력은 일치 신호(EQ)가 1이고 용장 선택 신호(S0)가 1 일때 하이(VCC+α)로 세트된다. 디코더(64)의 출력은 일치 신호(EQ)가 1 이고 용장 선택 신호(S1)이 1 일때 하이(VCC+α)로 세트된다. 게이트 구동기(62,65)의 출력은 일치 신호(EQ)가 1일때 하이(VCC)로 세트된다.

이 구조에서, 메모리 셀의 제 1 라인에 흠결이 있을 경우, 예컨대 용장 워드라인(RWL0)이 선택되어 워드 라인(WL0)을 대신한다. 워드 라인(WL0)은 접지 전위(VSS)에 세트되고 용장 워드 라인(RWL0)은 VCC + α 전위에 세트된다.

메인 디코더(3)의 입력과 출력간의 논리 게이트의 스테이지의 수, 비교기 회로(5)의 입력과 출력간의 논리 게이트의 스테이지의 수 및 용장 디코더(6)의 입력과 출력간의 논리 게이트의 스테이지의 수는 제 2 및 3 도에 도시된 바와같이 각각 12, 4 및 8 과 같이 비교적 크다. 디코더(31)와 디코더(32)의 논리 케이트 스테이지수의 차이는 8 이고, 디코더(61)와 게이트 구동기(62)간의 스테이지 수의 차이는 비교적 낮은 3 이다.

이제, 워드 라인을 구동하는 nMOS 트랜지스터, 예컨대 nMOS 트랜지스터(60)를 위한 충분한 구동 용량을 확보하기 위해 nMOS 트랜지스터(60)는 전원 전위로 완전히 충전되어야 한다. 그러나, 제 3 도에서 예컨대 게이트에 접속되는 nMOS 트랜지스터(622)는 그것의 소오스가 전원 전압(VCC)에 근접해 있을때 대략 문턱전위에서 동작하기 때문에 ON 저항이 증가되고 nMOS 트랜지스터(60)의 게이트가 충전되는데 상당히 긴 시간이 걸리게 된다. 이러한 이유로 게이트 구동기(62)의 출력 단자를 nMOS 트랜지스터(60)의 게이트에 접속하는 이중 부스트 와이어링(Double Boost Wiring)(GL1)은 제 4 도에 도시된 바와같이 비교적 서서히 증가된다.

따라서, 반도체 메모리 장치를 고속으로 액세스하기 위해 클럭 주파수가 상승될 때 디코더(61)의 출력 전위는 이중 부스트 와이어링(GL1)의 전위가 충분히 상승되기 전에 상승한다. 결과적으로, 용장 워드 라인(RWL0)의 전위가 VCC + α 가까이 상승하는 속도는 감소된다. 이것은 메모리 셀에 대한 액세스를 지연시킨다. 설사 용장 워드 라인(RWL0)에 대한 선충전(precharge) 시간을 늘려 용장 워드 라인(RWL0)의 전위를 충분히 상승시킨다 하더라도 그 시간만큼 액세스는 지연된다.

따라서, 본 발명의 목적은 용장 워드 라인이 선택된 경우 용장 워드 라인의 전위를 충분히 상승시켜 메모리 액세스 속도를 개선할 수 있는 용장 어드레스 디코더를 제공하는데 있다.

본 발명에 따른 용장 어드레스 디코더는 입력 어드레스(AD)가 저장된 용장 어드레스(RA)와 일치할때 활성 상태의 일치 신호를 출력하고 입력 어드레스(AD)의 제 1 의 부분(AD1)에 응답하여 용장 선택 신호를 출력하는 제 1 회로와, 용장 워드 라인, 드레인 및 게이트에 접속되는 소오소를 갖는 FET 트랜지스터와, 일치신호가 활성 상태이고 용장 선택 신호가 활성 상태인 경우에 FET 트랜지스터의 드레인에 고전위를 공급하고 나머지 경우에는 저전위를 공급하는 제 2 회로와, 용장 선택 신호가 활성 상태인 경우에 FET 트랜지스터의 게이트에 고전위를 공급하고 용장 선택 신호가 비활성 상태인 경우에는 저전위를 공급하는 제 3 회로를 구비한다.

상기 FET는 nMOS FET 와 같은 향상된 타입의 MIS FET 또는 GaAs FET 와 같은 향상된 타입의 MES FET 일 수 있다.

본 발명에서, 제 3 회로는 FET 트랜지스터의 드레인의 전위가 상승할 때 비교기 부분에서의 신호 전달 지연 시간만큼 종래 기술에서 보다 더 빨리 동작을 개시할 수 있기 때문에 FET 트랜지스터의 게이트의 전위는 앞서 충분히 높게 상승될 것이다. 결과적으로, 용장 워드 라인의 전위의 증가는 충분하여 메모리 액세스 속도를 개선한다.

본 발명의 제 1 의 특징에서, 제 1 회로는 어드레스(AD)의 제 1 의 부분(AD1)에 응답하여 값 D2와 용장 선택 신호를 출력하는 용장 어드레스 메모리 회로를 구비하는데 상기 값 D2 는 어드레스(AD)의 제 1 의 부분(AD1)이 용장 어드레스(RA)의 제 2 의 부분(RA2)와 동일한 경우에 용장 어드레스(RA)의 제 1 의 부분(RA1)과 동일하고, 어드레스(AD)의 제 2 의 값(AD2)과 용장 어드레스 메모리 회로로부터의 값(D2)를 비교하여 AD2와 D2가 서로 일치할 경우 활성 상태의 일치 신호를 출력하는 비교기 회로를 구비한다.

본 발명의 제 2 의 특징에서, 제 2 회로는 제 3 회로보다 높은 고전위를 출력한다.

본 발명의 제 3 의 특징에서, 용장 어드레스 디코더는 입력 어드레스를 유지하고 어드레스(AD)를 출력하는 어드레스 버퍼 레지스터를 구비한다.

본 발명의 제 4 의 특징에서, 상기 언급된 용장 어드레스 중 어느 하나는 반도체 메모리 장치에 있다.

제 1 도는 본 발명에 따른 실시예의 행 어드레스 디코더에 대한 회로가 도시되어 있다. 제 5 도의 구성 요소와 동일한 구성 요소에는 동일한 참조 부호가 할당되어 있고 그들의 설명은 생략한다.

제 1 도에 도시된 다수의 회로 블록은 제 5 도에 도시된 것과 동일한데, 유일한 차이점은 배선에 있다.

즉, 제 5 도에서는 비교기 회로(5)로 부터의 일치 신호(EQ)가 게이트 구동기(62,65)에 공급되지만, 본 실시예에서는 용장 선택 신호(S0)가 게이트 구동기(62)에 공급되고 용장 선택 신호(S1)가 게이트 구동기(65)에 공급된다.

용장 선택 신호(S0,S1)는 일치 신호(EQ)가 로우인 경우 출력된다. 그러나, 용장 워드 라인(RWL0)는 디코더(61)와 게이트 구동기(62)로 부터의 출력이 모두 하이일 경우 하이로 세트된다. 이 경우 일치 신호(EQ)는 디코더(61)가 하이일 때 항상 하이로 세트되기 때문에 전혀 문제가 없다.

이로써, 게이트 구동기(62)는 비교기 회로(5)의 논리 게이트의 스테이지의 수, 즉 4 스테이지에 대한 신호 전달 지연 시간만큼 종래 기술에서 보다 더 빨리 동작을 개시할 수 있기 때문에 디코더(61)의 출력 단자를 nMOS 트랜지스터(60)의 드레인에 접속하는 와이어(RWD)DML 전위가 상승할 경우 nMOS 트랜지스터(60)의 게이트에 접속되는 와이어(GL1)의 전위는 제 4b 도에 도시되어 있는 바와 같이 이미 충분히 상승되어 있다. 결과적으로 용장 워드 라인(RWL0)의 전위의 증가는 충분하고 메모리 액세스 속도가 개선된다.

제 2 및 3 도에는 논리 게이트의 스테이지의 수가 개략적으로 도시되어 있다. 제 2 도에서, 비교기 회로(5)는 4 스테이지 논리 게이트(50∼53)를 갖는다. 디코더(31)는 7 스테이지 논리 게이트(310∼316)를 가지고 디코더(32)는 3 스테이지 논리 게이트(320∼322)를 갖는다. 논리 게이트(314,315,316)는 액세스 속도 상승을 위해 신호 레벨을 전원 전위(VCC)로부터 약간 더 높은 전위(VCC + α)로 이동하는 상승 회로를 구성한다. 제 3 도에서 디코더(61)와 게이트 구동기(62)는 각각 제 2 도의 디코더(31,32)와 유사하고, 디코더(61)는 7 스테이지 논리 게이트(610∼616)을 가지고, 게이트 구동기(62)는 3 스테이지 논리 게이트(620∼622)를 갖는다. 논리 게이트(614,615,616)는 액세스 속도 상승을 위해 신호 레벨을 전위(VCC + α)로 이동하는 상승 회로를 구성한다.

본 발명이 바람직한 실시예로 설명되었지만 여기에 한정되지 않고 본 발명의 정신 및 범위로부터 벗어남이 없이 여러 가지 변형 및 수정이 이루어질 수 있다. 예컨대, 상기 설명된 실시예에서 행 어드레스 용장 디코더가 설명되었지만 본 발명으로 어드레스용 용장 디코더가 제공될 수 있다. 또한, 제 1 도의 회로에서 디코더(32)가 디코딩 기능을 갖지만, 디코더(31)만 디코딩 기능을 갖도록 할 수도 있다. 더욱이, VCC가 워드 라인을 고속으로 구동하기에 충분한 높은 전위를 갖는다면, α는 영(0)으로 될 수 있다. nMOS 트랜지스터(60)는 다른 타입의 FET로 될 수도 있다.

Claims

입력 어드레스(AD)가 저장된 용장 어드레스(RA)와 일치할 경우 활성 상태의 일치 신호를 출력하고 상기 입력 어드레스(AD)의 제 1 의 부분(AD1)에 응답하여 용장 선택 신호를 출력하는 제 1 회로와, 용장 워드 라인, 드레인 및 게이트에 접속된 소오스를 가지는 FET와, 상기 일치 신호가 활성 상태이고 상기 용장 선택 신호가 활성 상태일 경우 상기 FET의 드레인에 고전위를 공급하고, 다른 경우에는 상기 FET의 드레인에 저전위를 공급하는 제 2 회로와, 상기 용장 선택 신호가 활성 상태인 경우에 상기 FET의 게이트에 고전위를 공급하고, 상기 용장 선택 신호가 비활성 상태인 경우에 상기 FET의 게이트에 저전위를 공급하는 제 3 회로를 구비하는 것을 특징으로 하는 용장 어드레스 디코더.
제 1 항에 있어서, 상기 제 1 회로는 상기 어드레스(AD)의 상기 제 1 의 부분(AD1)에 응답하여 값(D2)과 용장 선택 신호를 출력하는 용장 어드레스 메모리 회로를 구비하는데, 상기 값(D2)은 상기 어드레스(AD)의 상기 제 1 의 부분(AD1)이 상기 용장 어드레스(RA)의 제 2 의 부분(RA2)와 동일한 경우 상기 용장 어드레스(RA)의 제 1 의 부분(RA1)과 동일하게 되고, 상기 어드레스(AD)의 제 2 의 부분(AD2)과 상기 용장 어드레스 메모리 회로로부터의 값(D2)을 비교하여 서로 일치할 경우 활성 상태의 일치 신호를 출력하는 비교기 회로를 구비하는 것을 특징으로 하는 용장 어드레스 디코더.
제 2 항에 있어서, 상기 제 2 회로는 상기 제 3 회로 전위보다 더 높은 전위를 출력하는 것을 특징으로 하는 용장 어드레스 디코더.
제 2 항에 있어서, 입력 어드레스를 유지하고 상기 어드레스(AD)를 출력하는 어드레스 버퍼 레지스터를 구비하는 것을 특징으로 하는 용장 어드레스 디코더.
상기 제 1 항의 용장 어드레스 디코더를 구비하는 반도체 메모리 장치.
상기 제 2 항의 용장 어드레스 디코더를 구비하는 반도체 메모리 장치.
상기 제 3 항의 용장 어드레스 디코더를 구비하는 반도체 메모리 장치.
상기 제 4 항의 용장 어드레스 디코더를 구비하는 반도체 메모리 장치.