JPH07111099A - 冗長アドレスデコーダ - Google Patents
冗長アドレスデコーダInfo
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- JPH07111099A JPH07111099A JP5253509A JP25350993A JPH07111099A JP H07111099 A JPH07111099 A JP H07111099A JP 5253509 A JP5253509 A JP 5253509A JP 25350993 A JP25350993 A JP 25350993A JP H07111099 A JPH07111099 A JP H07111099A
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- JP
- Japan
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- redundant
- address
- decoder
- word line
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】冗長ワード線が選択されるときの冗長ワード線
の昇圧を充分にして、メモリアクセス速度を向上させ
る。 【構成】比較回路５は、アドレスバッファからのアドレ
スが冗長アドレスであると判定したとき一致信号ＥＱを
出力する。デコーダ６１は、一致信号ＥＱがアクティブ
であり且つ冗長アドレス記憶部４からの冗長選択信号Ｓ
が冗長ワード線ＲＷＬ０の選択を表しているとき、駆動
用ｎＭＯＳトランジスタ６０のドレインに電源電位ＶＣ
Ｃより高い電位を供給し、該選択を表していないときｎ
ＭＯＳトランジスタ６０のドレインにグランド電位を供
給する。ゲートドライバ６２は、冗長選択信号Ｓが冗長
ワード線ＲＷＬ０の選択を表しているときのみ、ｎＭＯ
Ｓトランジスタ６０のゲートにｎＭＯＳトランジスタ６
０をオンにするための高電位を供給する。
の昇圧を充分にして、メモリアクセス速度を向上させ
る。 【構成】比較回路５は、アドレスバッファからのアドレ
スが冗長アドレスであると判定したとき一致信号ＥＱを
出力する。デコーダ６１は、一致信号ＥＱがアクティブ
であり且つ冗長アドレス記憶部４からの冗長選択信号Ｓ
が冗長ワード線ＲＷＬ０の選択を表しているとき、駆動
用ｎＭＯＳトランジスタ６０のドレインに電源電位ＶＣ
Ｃより高い電位を供給し、該選択を表していないときｎ
ＭＯＳトランジスタ６０のドレインにグランド電位を供
給する。ゲートドライバ６２は、冗長選択信号Ｓが冗長
ワード線ＲＷＬ０の選択を表しているときのみ、ｎＭＯ
Ｓトランジスタ６０のゲートにｎＭＯＳトランジスタ６
０をオンにするための高電位を供給する。
Description
【０００１】
【産業上の利用分野】本発明は、各種半導体記憶装置に
用いられ、欠陥メモリセルを冗長（予備）メモリセルで
置換するためのアドレスデコーダに関する。
用いられ、欠陥メモリセルを冗長（予備）メモリセルで
置換するためのアドレスデコーダに関する。
【０００２】
【従来の技術】半導体記憶装置の記憶容量の増大に伴
い、メモリセルの欠陥による半導体記憶装置の製造歩留
りが低下する。そこで、半導体記憶装置に冗長メモリセ
ルを備えておき、欠陥メモリセルを冗長メモリセルで置
換することにより、歩留りを向上させている。この置換
は、メモリセルアレイの１行単位又は１列単位で行われ
る。
い、メモリセルの欠陥による半導体記憶装置の製造歩留
りが低下する。そこで、半導体記憶装置に冗長メモリセ
ルを備えておき、欠陥メモリセルを冗長メモリセルで置
換することにより、歩留りを向上させている。この置換
は、メモリセルアレイの１行単位又は１列単位で行われ
る。
【０００３】図５は、欠陥メモリセルを行単位で置換す
る機能を有するローアドレスデコーダに関する回路を示
す。図５では、簡単化のために、アドレスを５ビットＡ
４〜Ａ０とし、また、アドレスをデコードして得られた
３２本のワード線ＷＬ０〜ＷＬ３１に対し２本の冗長ワ
ード線ＲＷＬ０及びＲＷＬ１を備えている場合を示す。
る機能を有するローアドレスデコーダに関する回路を示
す。図５では、簡単化のために、アドレスを５ビットＡ
４〜Ａ０とし、また、アドレスをデコードして得られた
３２本のワード線ＷＬ０〜ＷＬ３１に対し２本の冗長ワ
ード線ＲＷＬ０及びＲＷＬ１を備えている場合を示す。
【０００４】アドレスＡ４〜Ａ０は、アドレスバッファ
１を介してプリデコーダ２に供給され、例えばＡ２及び
Ａ１の２ビットがプリデコーダ２でデコードされてＢ０
〜Ｂ３とされ、アドレスＡ４、Ａ３、Ａ０及びデコード
されたＢ０〜Ｂ３がメインデコーダ３に供給されてフル
デコードされ、ワード線ＷＬ０〜ＷＬ３１のいずれか１
つが選択されて高レベルになる。例えばワード線ＷＬ０
は、駆動用ｎＭＯＳトランジスタ３０、デコーダ３１及
び３２を用いて次のようにして選択される。すなわち、
デコーダ３２の出力が高レベル（電圧ＶＣＣ）となり、
かつ、デコーダ３１の出力が高レベル（電圧ＶＣＣ＋
α）となったときに、ｎＭＯＳトランジスタ３０がオン
になってワード線ＷＬ１が高レベルとなる。
１を介してプリデコーダ２に供給され、例えばＡ２及び
Ａ１の２ビットがプリデコーダ２でデコードされてＢ０
〜Ｂ３とされ、アドレスＡ４、Ａ３、Ａ０及びデコード
されたＢ０〜Ｂ３がメインデコーダ３に供給されてフル
デコードされ、ワード線ＷＬ０〜ＷＬ３１のいずれか１
つが選択されて高レベルになる。例えばワード線ＷＬ０
は、駆動用ｎＭＯＳトランジスタ３０、デコーダ３１及
び３２を用いて次のようにして選択される。すなわち、
デコーダ３２の出力が高レベル（電圧ＶＣＣ）となり、
かつ、デコーダ３１の出力が高レベル（電圧ＶＣＣ＋
α）となったときに、ｎＭＯＳトランジスタ３０がオン
になってワード線ＷＬ１が高レベルとなる。
【０００５】半導体記憶装置出荷前の試験において、欠
陥メモリセルが検出されたときには、その欠陥メモリセ
ルを含むロウアドレスをＲＡとすると、冗長アドレス記
憶部４には、次のような冗長アドレスの情報が書き込ま
れる。すなわち、冗長アドレス記憶部４には、ＲＡの上
位２ビットで表されるアドレスに、ＲＡの下位３ビット
及び冗長選択信号Ｓ０、Ｓ１が書き込まれる。冗長選択
信号Ｓ０は、冗長ワード線ＲＷＬ０の選択／非選択＝
‘１’／‘０’であり、冗長選択信号Ｓ１は、冗長ワー
ド線ＲＷＬ１の選択／非選択＝‘１’／‘０’である。
この書き込みは、例えば、ヒューズを電気的に熔断する
ことにより行われる。
陥メモリセルが検出されたときには、その欠陥メモリセ
ルを含むロウアドレスをＲＡとすると、冗長アドレス記
憶部４には、次のような冗長アドレスの情報が書き込ま
れる。すなわち、冗長アドレス記憶部４には、ＲＡの上
位２ビットで表されるアドレスに、ＲＡの下位３ビット
及び冗長選択信号Ｓ０、Ｓ１が書き込まれる。冗長選択
信号Ｓ０は、冗長ワード線ＲＷＬ０の選択／非選択＝
‘１’／‘０’であり、冗長選択信号Ｓ１は、冗長ワー
ド線ＲＷＬ１の選択／非選択＝‘１’／‘０’である。
この書き込みは、例えば、ヒューズを電気的に熔断する
ことにより行われる。
【０００６】冗長アドレス記憶部４から出力されたＲＡ
の上記３ビットは、比較回路５の一方の入力端に供給さ
れ、比較回路５の他方の入力端には、アドレスバッファ
１からのアドレスの下位３ビットが供給される。比較回
路５は、両者が一致していると、一致信号ＥＱを高レベ
ルにする。一致信号ＥＱは、メインデコーダ３内の部分
的なデコーダ３１及びこれと同様の全ての回路に供給さ
れ、一致信号ＥＱが高レベルのとき、デコーダ３１及び
これと同様の全ての回路の出力がグランド電圧ＶＳＳに
なるようにゲートが閉じられる。
の上記３ビットは、比較回路５の一方の入力端に供給さ
れ、比較回路５の他方の入力端には、アドレスバッファ
１からのアドレスの下位３ビットが供給される。比較回
路５は、両者が一致していると、一致信号ＥＱを高レベ
ルにする。一致信号ＥＱは、メインデコーダ３内の部分
的なデコーダ３１及びこれと同様の全ての回路に供給さ
れ、一致信号ＥＱが高レベルのとき、デコーダ３１及び
これと同様の全ての回路の出力がグランド電圧ＶＳＳに
なるようにゲートが閉じられる。
【０００７】冗長デコーダ６は、メインデコーダ３のｎ
ＭＯＳトランジスタ３０と同一のｎＭＯＳトランジスタ
６０と、メインデコーダ３のデコーダ３１及び３２に類
似のデコーダ６１及びゲートドライバ６２とを２組備え
ている。他方の組は、ｎＭＯＳトランジスタ６３、デコ
ーダ６４及びゲートドライバ６５である。デコーダ３２
は、ゲートドライバの前段にデコード回路が付加されて
いる点でゲートドライバ６２と異なる。
ＭＯＳトランジスタ３０と同一のｎＭＯＳトランジスタ
６０と、メインデコーダ３のデコーダ３１及び３２に類
似のデコーダ６１及びゲートドライバ６２とを２組備え
ている。他方の組は、ｎＭＯＳトランジスタ６３、デコ
ーダ６４及びゲートドライバ６５である。デコーダ３２
は、ゲートドライバの前段にデコード回路が付加されて
いる点でゲートドライバ６２と異なる。
【０００８】一致信号ＥＱは、ゲートドライバ６２及び
６５にも供給され、また、冗長選択信号Ｓ０及びＳ１は
それぞれ、デコーダ６１び６４に供給される。デコーダ
６１は、一致信号ＥＱが‘１’かつ冗長選択信号Ｓ０が
‘１’のとき出力が高レベル（ＶＣＣ＋α）となる。デ
コーダ６４は、一致信号ＥＱが‘１’かつ冗長選択信号
Ｓ１が‘１’のとき出力が高レベル（ＶＣＣ＋α）とな
る。ゲートドライバ６２及び６５はいずれも、一致信号
ＥＱが‘１’のとき出力が高レベル（ＶＣＣ）となる。
６５にも供給され、また、冗長選択信号Ｓ０及びＳ１は
それぞれ、デコーダ６１び６４に供給される。デコーダ
６１は、一致信号ＥＱが‘１’かつ冗長選択信号Ｓ０が
‘１’のとき出力が高レベル（ＶＣＣ＋α）となる。デ
コーダ６４は、一致信号ＥＱが‘１’かつ冗長選択信号
Ｓ１が‘１’のとき出力が高レベル（ＶＣＣ＋α）とな
る。ゲートドライバ６２及び６５はいずれも、一致信号
ＥＱが‘１’のとき出力が高レベル（ＶＣＣ）となる。
【０００９】このような構成により、例えばメモリセル
の第１行に欠陥がある場合にはワード線ＷＬ０の代わり
に冗長ワード線ＲＷＬ０が選択されて、ワード線ＷＬ０
がグランド電圧ＶＳＳ、冗長ワード線ＲＷＬ０が電圧Ｖ
ＣＣ＋αとなる。
の第１行に欠陥がある場合にはワード線ＷＬ０の代わり
に冗長ワード線ＲＷＬ０が選択されて、ワード線ＷＬ０
がグランド電圧ＶＳＳ、冗長ワード線ＲＷＬ０が電圧Ｖ
ＣＣ＋αとなる。
【００１０】
【発明が解決しようとする課題】メインデコーダ３、比
較回路５及び冗長デコーダ６の入力から出力へ向かう論
理ゲートの段数は、例えば図２及び図３に示す如く、１
２、４及び８と比較的多い。デコーダ３１とデコーダ３
２の論理ゲートの段数差が８であるのに対し、デコーダ
６１とゲートドライバ６２の段数差は３と比較的少な
い。
較回路５及び冗長デコーダ６の入力から出力へ向かう論
理ゲートの段数は、例えば図２及び図３に示す如く、１
２、４及び８と比較的多い。デコーダ３１とデコーダ３
２の論理ゲートの段数差が８であるのに対し、デコーダ
６１とゲートドライバ６２の段数差は３と比較的少な
い。
【００１１】他方、ワード線を駆動するｎＭＯＳトラン
ジスタ、例えば６０の駆動能力を充分なものにするた
め、ｎＭＯＳトランジスタ６０のゲートを電源電圧でフ
ルにチャージしなければならない。しかし、このゲート
に接続された例えば図３中のｎＭＯＳトランジスタ６２
２は、そのソースが電源電圧付近になるとしきい電圧付
近で動作することになるのでオン抵抗が大きくなり、ｎ
ＭＯＳトランジスタ６０のゲートをチャージするのに時
間がかかる。このため、ゲートドライバ６２の出力端と
ｎＭＯＳトランジスタ６０のゲートとを接続する二重ブ
ースト配線ＧＬ１は、図４（Ａ）に示す如く比較的緩や
かに上昇する。
ジスタ、例えば６０の駆動能力を充分なものにするた
め、ｎＭＯＳトランジスタ６０のゲートを電源電圧でフ
ルにチャージしなければならない。しかし、このゲート
に接続された例えば図３中のｎＭＯＳトランジスタ６２
２は、そのソースが電源電圧付近になるとしきい電圧付
近で動作することになるのでオン抵抗が大きくなり、ｎ
ＭＯＳトランジスタ６０のゲートをチャージするのに時
間がかかる。このため、ゲートドライバ６２の出力端と
ｎＭＯＳトランジスタ６０のゲートとを接続する二重ブ
ースト配線ＧＬ１は、図４（Ａ）に示す如く比較的緩や
かに上昇する。
【００１２】これにより、半導体記憶装置を高速アクセ
スさせるためにクロック周波数を上げると、二重ブース
ト配線ＧＬ１の電位が充分上昇しきらないうちにデコー
ダ６１の出力電位が立ち上がるので、冗長ワード線ＲＷ
Ｌ０の電位がＶＣＣ＋α付近まで上昇する速度が遅くな
る。このため、メモリセルに対するアクセスが遅延す
る。冗長ワード線ＲＷＬ０の電位が充分昇圧するように
冗長ワード線ＲＷＬ０に対するプリチャージ時間を長く
しても、その分、アクセスが遅延する。
スさせるためにクロック周波数を上げると、二重ブース
ト配線ＧＬ１の電位が充分上昇しきらないうちにデコー
ダ６１の出力電位が立ち上がるので、冗長ワード線ＲＷ
Ｌ０の電位がＶＣＣ＋α付近まで上昇する速度が遅くな
る。このため、メモリセルに対するアクセスが遅延す
る。冗長ワード線ＲＷＬ０の電位が充分昇圧するように
冗長ワード線ＲＷＬ０に対するプリチャージ時間を長く
しても、その分、アクセスが遅延する。
【００１３】本発明の目的は、このような問題点に鑑
み、冗長ワード線が選択されるときの冗長ワード線の昇
圧を充分にして、メモリアクセス速度を向上させること
ができる冗長アドレスデコーダを提供することにある。
み、冗長ワード線が選択されるときの冗長ワード線の昇
圧を充分にして、メモリアクセス速度を向上させること
ができる冗長アドレスデコーダを提供することにある。
【００１４】
【課題を解決するための手段及びその作用】本発明に係
る冗長アドレスデコーダを、実施例図中の対応する構成
要素の符号を引用して説明する。この冗長アドレスデコ
ーダは、例えば図１に示す如く、冗長アドレスＲＡを一
部ａと該一部以外の残部ｂとに分割したときのアドレス
ａの入力に応じてアドレスｂ及び冗長選択信号Ｓを出力
する冗長アドレス記憶部４と、冗長アドレス記憶部４の
出力の該ｂに相当するビット部分とアドレスバッファか
らのアドレスの該ｂに相当するビット部分とを比較し、
両者が一致しているとき一致信号ＥＱを出力する比較回
路５と、ソースが冗長ワード線ＲＷＬ０に接続され、ゲ
ート電位によりオン・オフされる駆動用ｎＭＯＳトラン
ジスタ６０と、一致信号ＥＱがアクティブであり且つ該
冗長選択信号Ｓが冗長ワード線ＲＷＬ０の選択を表して
いるとき、ｎＭＯＳトランジスタ６０のドレインに電源
電位ＶＣＣ以上の電位を供給し、該選択を表していない
とき該ｎＭＯＳトランジスタのドレインに低電位を供給
するデコーダ６１と、冗長選択信号Ｓが冗長ワード線Ｒ
ＷＬ０の選択を表しているときのみ、ｎＭＯＳトランジ
スタ６０のゲートにｎＭＯＳトランジスタ６０をオンに
するための高電位を供給するゲートドライバ６２と、を
備えている。上記構成において、冗長選択信号Ｓは一致
信号ＥＱが低レベルのときでも出力されるが、冗長ワー
ド線ＲＷＬ０が高レベルになるのはデコーダ６１及びゲ
ートドライバ６２の出力が共に高レベルになる場合であ
り、デコーダ６１が高レベルになるときには、必ず一致
信号ＥＱが高レベルになるので、問題はない。
る冗長アドレスデコーダを、実施例図中の対応する構成
要素の符号を引用して説明する。この冗長アドレスデコ
ーダは、例えば図１に示す如く、冗長アドレスＲＡを一
部ａと該一部以外の残部ｂとに分割したときのアドレス
ａの入力に応じてアドレスｂ及び冗長選択信号Ｓを出力
する冗長アドレス記憶部４と、冗長アドレス記憶部４の
出力の該ｂに相当するビット部分とアドレスバッファか
らのアドレスの該ｂに相当するビット部分とを比較し、
両者が一致しているとき一致信号ＥＱを出力する比較回
路５と、ソースが冗長ワード線ＲＷＬ０に接続され、ゲ
ート電位によりオン・オフされる駆動用ｎＭＯＳトラン
ジスタ６０と、一致信号ＥＱがアクティブであり且つ該
冗長選択信号Ｓが冗長ワード線ＲＷＬ０の選択を表して
いるとき、ｎＭＯＳトランジスタ６０のドレインに電源
電位ＶＣＣ以上の電位を供給し、該選択を表していない
とき該ｎＭＯＳトランジスタのドレインに低電位を供給
するデコーダ６１と、冗長選択信号Ｓが冗長ワード線Ｒ
ＷＬ０の選択を表しているときのみ、ｎＭＯＳトランジ
スタ６０のゲートにｎＭＯＳトランジスタ６０をオンに
するための高電位を供給するゲートドライバ６２と、を
備えている。上記構成において、冗長選択信号Ｓは一致
信号ＥＱが低レベルのときでも出力されるが、冗長ワー
ド線ＲＷＬ０が高レベルになるのはデコーダ６１及びゲ
ートドライバ６２の出力が共に高レベルになる場合であ
り、デコーダ６１が高レベルになるときには、必ず一致
信号ＥＱが高レベルになるので、問題はない。
【００１５】このようにすれば、比較回路５の論理ゲー
ト段数分、例えば４段分の信号伝播遅延時間だけ従来よ
りも速くゲートドライバ６２を動作開始させることがで
きるので、図４（Ｂ）に示す如く、デコーダ６１の出力
端とｎＭＯＳトランジスタ６０のドレインとを接続する
配線ＲＷＤの電位が立ち上がる際には、ｎＭＯＳトラン
ジスタ６０のゲートに接続された配線ＧＬ１の電位が充
分高くなっており、冗長ワード線ＲＷＬ０の昇圧が充分
なものとなって、メモリアクセス速度を向上させること
ができる。
ト段数分、例えば４段分の信号伝播遅延時間だけ従来よ
りも速くゲートドライバ６２を動作開始させることがで
きるので、図４（Ｂ）に示す如く、デコーダ６１の出力
端とｎＭＯＳトランジスタ６０のドレインとを接続する
配線ＲＷＤの電位が立ち上がる際には、ｎＭＯＳトラン
ジスタ６０のゲートに接続された配線ＧＬ１の電位が充
分高くなっており、冗長ワード線ＲＷＬ０の昇圧が充分
なものとなって、メモリアクセス速度を向上させること
ができる。
【００１６】
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。図１は、本実施例のロウアドレスデコーダに関
する回路を示す。図５と同一構成要素には、同一符号を
付してその説明を省略する。図１に示す各回路ブロック
は、図５に示すものと同一であり、図５の回路とは配線
のみが一部異なる。
明する。図１は、本実施例のロウアドレスデコーダに関
する回路を示す。図５と同一構成要素には、同一符号を
付してその説明を省略する。図１に示す各回路ブロック
は、図５に示すものと同一であり、図５の回路とは配線
のみが一部異なる。
【００１７】すなわち、図５では、ゲートドライバ６２
及び６５に比較回路５からの一致信号ＥＱを供給してい
るのに対し、本実施例では、ゲートドライバ６２に冗長
選択信号Ｓ０を供給し、ゲートドライバ６５に冗長選択
信号Ｓ１を供給している。冗長選択信号Ｓ０及びＳ１は
一致信号ＥＱが低レベルのときでも出力されるが、冗長
ワード線ＲＷＬ０が高レベルになるのはデコーダ６１及
びゲートドライバ６２の出力が共に高レベルになる場合
であり、デコーダ６１が高レベルになるときには、必ず
一致信号ＥＱが高レベルになるので、問題はない。
及び６５に比較回路５からの一致信号ＥＱを供給してい
るのに対し、本実施例では、ゲートドライバ６２に冗長
選択信号Ｓ０を供給し、ゲートドライバ６５に冗長選択
信号Ｓ１を供給している。冗長選択信号Ｓ０及びＳ１は
一致信号ＥＱが低レベルのときでも出力されるが、冗長
ワード線ＲＷＬ０が高レベルになるのはデコーダ６１及
びゲートドライバ６２の出力が共に高レベルになる場合
であり、デコーダ６１が高レベルになるときには、必ず
一致信号ＥＱが高レベルになるので、問題はない。
【００１８】このようにすれば、比較回路５の論理ゲー
ト段数分、例えば４段分の信号伝播遅延時間だけ従来よ
りも速くゲートドライバ６２を動作開始させることがで
きるので、図４（Ｂ）に示す如く、デコーダ６１の出力
端とｎＭＯＳトランジスタ６０のドレインとを接続する
配線ＲＷＤの電位が立ち上がる際には、ｎＭＯＳトラン
ジスタ６０のゲートに接続された配線ＧＬ１の電位が充
分高くなっており、冗長ワード線ＲＷＬ０の昇圧が充分
なものとなって、メモリアクセス速度を向上させること
ができる。
ト段数分、例えば４段分の信号伝播遅延時間だけ従来よ
りも速くゲートドライバ６２を動作開始させることがで
きるので、図４（Ｂ）に示す如く、デコーダ６１の出力
端とｎＭＯＳトランジスタ６０のドレインとを接続する
配線ＲＷＤの電位が立ち上がる際には、ｎＭＯＳトラン
ジスタ６０のゲートに接続された配線ＧＬ１の電位が充
分高くなっており、冗長ワード線ＲＷＬ０の昇圧が充分
なものとなって、メモリアクセス速度を向上させること
ができる。
【００１９】図２及び図３は、概略回路によりその論理
ゲートの段数を示している。図２において、比較回路５
は４段の論理ゲート５０〜５３を備え、デコーダ３１は
７段の論理ゲート３１０〜３１６を備え、デコーダ３２
は３段の論理ゲート３２０〜３２２を備えている。論理
ゲート３１４、３１５及び３１６は、アクセス高速化の
為に信号レベルを電源電圧ＶＣＣより少し高い電圧ＶＣ
Ｃ＋αにシフトする昇圧回路である。図３において、デ
コーダ６１及びゲートドライバ６２はそれぞれ図２中の
デコーダ３１及び３２に類似しており、デコーダ６１は
７段の論理ゲート６１０〜６１６を備え、ゲートドライ
バ６２は３段の論理ゲート６２０〜６２２を備えてい
る。論理ゲート６１４、６１５及び６１６は、アクセス
高速化の為に信号レベルを電圧ＶＣＣ＋αにシフトする
昇圧回路である。
ゲートの段数を示している。図２において、比較回路５
は４段の論理ゲート５０〜５３を備え、デコーダ３１は
７段の論理ゲート３１０〜３１６を備え、デコーダ３２
は３段の論理ゲート３２０〜３２２を備えている。論理
ゲート３１４、３１５及び３１６は、アクセス高速化の
為に信号レベルを電源電圧ＶＣＣより少し高い電圧ＶＣ
Ｃ＋αにシフトする昇圧回路である。図３において、デ
コーダ６１及びゲートドライバ６２はそれぞれ図２中の
デコーダ３１及び３２に類似しており、デコーダ６１は
７段の論理ゲート６１０〜６１６を備え、ゲートドライ
バ６２は３段の論理ゲート６２０〜６２２を備えてい
る。論理ゲート６１４、６１５及び６１６は、アクセス
高速化の為に信号レベルを電圧ＶＣＣ＋αにシフトする
昇圧回路である。
【００２０】なお、本発明には他にも種々の変形例が含
まれる。例えば、上記実施例では、ロウアドレスの冗長
デコーダについて説明したが、コラムアドレスの冗長デ
コーダについても同様に本発明を適用することができ
る。また、図１ではデコーダ３２にデコード機能を持た
せているが、デコーダ３１のみにデコード機能を持たせ
た構成であってもよい。また、ＶＣＣがワード線を高速
駆動するのに充分な電位であれば、α＝０であってもよ
い。
まれる。例えば、上記実施例では、ロウアドレスの冗長
デコーダについて説明したが、コラムアドレスの冗長デ
コーダについても同様に本発明を適用することができ
る。また、図１ではデコーダ３２にデコード機能を持た
せているが、デコーダ３１のみにデコード機能を持たせ
た構成であってもよい。また、ＶＣＣがワード線を高速
駆動するのに充分な電位であれば、α＝０であってもよ
い。
【００２１】
【発明の効果】以上説明した如く、本発明に係る冗長ア
ドレスデコーダによれば、比較回路の論理ゲート段数分
の信号伝播遅延時間だけ従来よりも速くゲートドライバ
を動作開始させることができるので、デコーダの出力端
と駆動用ｎＭＯＳトランジスタのドレインとを接続する
配線の電位が立ち上がる際には、駆動用ｎＭＯＳトラン
ジスタのゲートに接続された配線の電位が充分高くなっ
ており、冗長ワード線の昇圧が充分なものとなって、簡
単な構成でメモリアクセス速度を向上させることができ
るという効果を奏する。
ドレスデコーダによれば、比較回路の論理ゲート段数分
の信号伝播遅延時間だけ従来よりも速くゲートドライバ
を動作開始させることができるので、デコーダの出力端
と駆動用ｎＭＯＳトランジスタのドレインとを接続する
配線の電位が立ち上がる際には、駆動用ｎＭＯＳトラン
ジスタのゲートに接続された配線の電位が充分高くなっ
ており、冗長ワード線の昇圧が充分なものとなって、簡
単な構成でメモリアクセス速度を向上させることができ
るという効果を奏する。
【図１】本発明の実施例のローアドレスデコーダに関す
る回路を示すブロック図である。
る回路を示すブロック図である。
【図２】図１中の一部の論理ゲート段数を示すための概
略回路を示す図である。
略回路を示す図である。
【図３】図１中の一部の論理ゲート段数を示すための概
略回路を示す図である。
略回路を示す図である。
【図４】図１及び図５の回路の動作を対比して示す信号
波形図である。
波形図である。
【図５】従来のローアドレスデコーダに関する回路を示
すブロック図である。
すブロック図である。
１ アドレスバッファ ２ プリデコーダ ３ メインデコーダ ４ 冗長アドレス記憶部 ５ 比較回路 ３０、６０、６３ ｎＭＯＳトランジスタ ３１、３２、６１、６４ デコーダ ６２、６５ ゲートドライバ
Claims (1)
- 【請求項１】 冗長アドレスＲＡを一部ａと該一部以外
の残部ｂとに分割したときのアドレスａの入力に応じて
アドレスｂ及び冗長選択信号Ｓを出力する冗長アドレス
記憶部（４）と、 該冗長アドレス記憶部の出力の該ｂに相当するビット部
分とアドレスバッファからのアドレスの該ｂに相当する
ビット部分とを比較し、両者が一致しているとき一致信
号ＥＱを出力する比較回路（５）と、 ソースが冗長ワード線（ＲＷＬ０）に接続され、ゲート
電位によりオン・オフされる駆動用ｎＭＯＳトランジス
タ（６０）と、 該一致信号ＥＱがアクティブであり且つ該冗長選択信号
Ｓが該冗長ワード線（ＲＷＬ０）の選択を表していると
き、該ｎＭＯＳトランジスタのドレインに電源電位ＶＣ
Ｃ以上の電位を供給し、該選択を表していないとき該ｎ
ＭＯＳトランジスタのドレインに低電位を供給するデコ
ーダ（６１）と、 該冗長選択信号Ｓが該冗長ワード線（ＲＷＬ０）の選択
を表しているときのみ、該ｎＭＯＳトランジスタのゲー
トに該ｎＭＯＳトランジスタをオンにするための高電位
を供給するゲートドライバ（６２）と、 を有することを特徴とする冗長アドレスデコーダ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25350993A JP3224317B2 (ja) | 1993-10-08 | 1993-10-08 | 冗長アドレスデコーダ |
| KR1019940025653A KR0145165B1 (ko) | 1993-10-08 | 1994-10-05 | 용장 어드레스 디코더 |
| US08/319,518 US5528540A (en) | 1993-10-08 | 1994-10-07 | Redundant address decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25350993A JP3224317B2 (ja) | 1993-10-08 | 1993-10-08 | 冗長アドレスデコーダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP3224317B2 JP3224317B2 (ja) | 2001-10-29 |
Family
ID=17252369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25350993A Expired - Lifetime JP3224317B2 (ja) | 1993-10-08 | 1993-10-08 | 冗長アドレスデコーダ |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP3224317B2 (ja) |
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-
1993
- 1993-10-08 JP JP25350993A patent/JP3224317B2/ja not_active Expired - Lifetime
-
1994
- 1994-10-05 KR KR1019940025653A patent/KR0145165B1/ko active IP Right Grant
- 1994-10-07 US US08/319,518 patent/US5528540A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004259338A (ja) * | 2003-02-25 | 2004-09-16 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5528540A (en) | 1996-06-18 |
| JP3224317B2 (ja) | 2001-10-29 |
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