JP2001210100A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ダミーセルまたはダミーワード線の不良の検
出を可能とし、生産性を向上する半導体記憶装置を提供
する。 【解決手段】 データ記憶のために使用される実使用セ
ル７、９と、周辺回路との段差調整のために設けられた
のダミーセル８とを有するメモリアレイを備えた半導体
記憶装置において、不良検出時に、ダミーセル８に接続
するダミーワード線ＤＷＬに所定の電圧を印加する第１
のワード線ドライバ１２と、不良検出時に実使用セル
７、９に接続するワード線ＷＬ、ＳＷＬに所定の電圧を
印加する第２のワード線ドライバ１３とを備える。第１
のワード線ドライバ１２は、第２のワード線ドライバ１
３による印加電圧とは異なる電圧をダミーワード線ＤＷ
Ｌに対して印加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に、ダミーセルを有する半導体記憶装置における
ダミーセルの不良検出に関する。

【０００２】

【従来の技術】図５は、一般的な半導体記憶装置である
ＤＲＡＭの構成の概略を示した図である。ＤＲＡＭ１７
は一般的に、図５の（ａ）に示すように、メモリアレイ
１８と、アドレスをデコードするデコーダ１９、２０と
を複数有している。メモリアレイ１８にはデータを記憶
するセルがマトリクス状に配置されている。セルには、
データ記憶のために使用されるセルと、そのデータ記憶
のために使用されるセルが不良の際に代替として使用さ
れるスペアセルと、隣接回路部分とのプロセス的構造上
の段差調整等のために設けられ、通常はデータの記憶に
は使用されないダミーセルとが含まれる。

【０００３】図５の（ｂ）は、ＤＲＡＭ１７におけるメ
モリアレイのさらに詳細を説明した図である。メモリア
レイ１８は複数のサブメモリアレイ２２からなり、サブ
メモリアレイ２２に対してサブロウデコーダ２１が設け
られている。サブメモリアレイ２２は、ロウデコーダ１
９からのデコード信号を細分化し、ワード線に伝達する
サブロウデコーダ２１により区切られるメモリセルブロ
ックである。

【０００４】図６にサブメモリアレイ２２におけるセル
配置を示す。この図に示すように、サブメモリアレイ２
２は、通常のデータ記憶のために使用されるセル７に接
続されるワード線ＷＬと、実使用セル７の不良の際に代
替として使用されるスペアセル９に接続されるスペアワ
ード線ＳＷＬとを有する。サブメモリアレイ２２は、そ
の周縁部に、隣接部分とのプロセス的構造上の段差や周
辺部分からの影響をなくすために設けられたダミーセル
８やダミーワード線ＤＷＬを有する。

【０００５】

【発明が解決しようとする課題】以上の構成を有する従
来のＤＲＡＭでは、ＤＲＡＭの作成プロセス段階におい
て、図７に示すように、異物２４により、ダミーセル８
とそれに隣接する実使用セル７（またはスペアセル）と
が短絡したり、リークしたりする場合がある。また、ダ
ミーワード線ＤＷＬと、それに隣接するワード線ＷＬま
たはスペアワード線ＳＷＬとが短絡等を起こす場合があ
る。

【０００６】このようなセル間やワード線間の不良に対
して、セル間で相反するデータを書き込んだり、ワード
線間に大きな電位差を与えてストレスを付与したりする
ことによって不良を加速することにより、不良を早期に
検出する方法がある。

【０００７】ところで、通常、ダミーワード線ＤＷＬは
他のワード線ＷＬとは異なり、デコーダ等の周辺回路に
接続されることはなく、フローティング状態となってい
る。そのため、ダミーワード線に接続されるダミーセル
は、データ記憶のために使用される用セル（スペアセル
を含む）とは異なりデータの書き込み／読み出しができ
ない。したがって、ダミーセルやダミーワード線につい
ては、前述のような方法で不良を加速させて除去するこ
とができない。ダミーセルまたはダミーワード線の不良
は歩留まりを低下させる原因となり、生産性の低下を招
く。

【０００８】本発明は上記課題を解決すべくなされたも
のであり、その目的とするところは、ダミーセルまたは
ダミーワード線の不良の検出を可能とし、生産性を向上
する半導体記憶装置を提供することにある。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、本発明に係る半導体記憶装置はダミーセルに接続す
るダミーワード線に対し任意に電圧の印加を可能とする
手段を備える。これにより、ダミーワード線の電位制御
が可能となり、ダミーセルやダミーワード線に対してス
トレスを任意に付加することができ、ダミーセルに関わ
る不良の検出が可能となる。より具体的には以下の構成
を有する。

【００１０】本発明に係る半導体記憶装置は、データ記
憶のために使用される複数の実使用セルと、通常のデー
タ記憶のために使用されない複数のダミーセルとを有す
るメモリアレイを備えた半導体記憶装置である。例え
ば、ダミーセルは周辺回路との段差調整のために設けら
れている。半導体記憶装置は、不良検出時に、ダミーセ
ルに接続するダミーワード線に所定の電圧を印加する第
１のワード線駆動手段と、不良検出時に、実使用セルに
接続するワード線に所定の電圧を印加する第２のワード
線駆動手段とを備え、第１のワード線駆動手段は、第２
のワード線駆動手段による印加電圧とは異なる電圧を前
記ダミーワード線に対して印加する。

【００１１】上記の半導体記憶装置は、不良検出時に前
記ダミーセルを活性化させるための電圧を前記ダミーワ
ード線に対して外部から印加するための入力パッドをさ
らに備えてもよい。

【００１２】上記の半導体記憶装置において、好ましく
は、不良検出時においてダミーワード線に対して印加さ
れる電圧が、実使用セルに接続するワード線に印加され
る電圧よりも大きくする。

【００１３】上記の半導体記憶装置は、不良検出時にお
いて電圧を印加するダミーワード線を選択するダミーワ
ード線選択手段をさらに備えてもよい。

【００１４】上記の半導体記憶装置は、不良検出時にお
いて、ダミーセルとそれに隣接する実使用セルにそれぞ
れ相反するデータを書き込むことにより、ダミーセルの
近傍領域の不良を検出してもよい。

【００１５】

【発明の実施の形態】以下、添付の図面を参照し、本発
明に係る半導体記憶装置の実施の形態を詳細に説明す
る。

【００１６】実施の形態１．図１は、本発明に係る半導
体記憶装置の構成を示した図である。特に図１はサブメ
モリアレイの一部の構成を示している。図１に示すよう
にサブメモリアレイにおいて複数のメモリセルがマトリ
クス状に配されている。これらのメモリセルには、通常
のデータの記憶のために使用されるセル７と、実際のデ
ータ記憶には使用されないダミーセル８と、セル７の不
良時に代替として使用されるスペアセル９とが含まれ
る。ダミーセル８は例えば周辺部との段数調整等のため
に設けられている。これらのメモリセルに対して、それ
ぞれ、ワード線ＷＬ、ダミーワード線ＤＷＬ、スペアワ
ード線ＳＷＬが接続され、また、ワード線と直交してビ
ット線ＢＬ、ＷＢＬが接続されている。また、各セルに
は、ゲートがビット線に接続され、ソースがストレージ
ノード６を介してコンデンサ（図示せず）に接続される
トランジスタ５が含まれる。なお、説明の便宜上、以下
では、データ記憶のために使用されるセル７を「実使用
セル」といい、これにはスペアセル９も含まれるものと
する。

【００１７】半導体記憶装置は、ダミーワード線ＤＷＬ
を駆動する第１ドライバ１２と、ダミーワード線ＤＷＬ
以外のワード線ＷＬ、ＳＷＬを駆動する第２ドライバ１
３とを備えている。これらのドライバ１２、１３は、ダ
ミーワード線ＤＷＬとそれ以外のワード線ＷＬ、ＳＷＬ
とに対してそれぞれ異なる任意の電圧を印加する。な
お、半導体記憶装置は、図示の構成要素の他にデータの
書き込みや読み出し動作に必要な所定の回路を備えてい
る。

【００１８】以上のように構成される半導体記憶装置
は、第１ドライバ１２によりダミーワード線ＤＷＬを所
定の電位に制御することができる。つまり、ダミーワー
ド線ＤＷＬの電位を、ダミーセル８を活性化させるため
の所定値に制御することにより、ダミーセル８を活性化
させることができる。この際、第１ドライバ１２は、全
てのダミーワード線ＤＷＬに接続されているため、全て
のダミーセルを同時に活性化できる。このようにダミー
セルの活性化が可能となるため、ダミーセルへのデータ
書き込みが可能となる。なお、ダミーセル８へのデータ
の書き込み／読み出し動作は、実使用セルへデータを書
き込むための一般的な回路（図示せず）を用いて、実使
用セルへの書き込み／読み出し動作と同様に行われる。

【００１９】隣接セル間の短絡やリーク等の不良を検出
するときは、隣接するそれぞれのセルに相反するデータ
を書き込むことによりセル間にストレスを与え、不良を
加速させるが、従来の半導体記憶装置では、ダミーワー
ド線がフローティング状態にあるため、ダミーセルにデ
ータを書き込むことができなかった。しかしながら、本
実施形態の半導体装置では、前述のようにダミーワード
線ＤＷＬを、他のワード線ＷＬやスペアワード線ＳＷＬ
と同様に活性化させることが可能となるため、ダミーワ
ード線ＤＷＬに接続されるダミーセルへのデータ書き込
みが可能となり、ダミーセルとそれに隣接する実使用セ
ルにそれぞれ相反するデータを書き込むことが可能とな
り、上記の方法で不良を加速することができ、ダミーセ
ルまたはダミーワード線に関する不良検出が可能とな
る。

【００２０】また、セルにデータを書き込まない場合で
あっても、ワード線ＷＬ、ＳＷＬ、ＤＷＬの電位を自由
に制御してワード線ＷＬ、ＳＷＬ、ＤＷＬにストレスを
与えることができる。つまり、本実施形態の半導体記憶
装置は、別々のドライバ１２、１３により、ダミーワー
ド線ＤＷＬと、通常のワード線ＷＬとを任意の異なる電
圧に制御できるため、不良検出テスト時において、種々
のストレスを付加することができ、テスト時の自由度が
大きくなる。

【００２１】ところで、セルやワード線の不良を検出す
る際にワード線に大きなストレスを与えることは有効な
手段である。このとき、与えるストレスが大きいほど、
微小な欠陥に対する検出能力は高まる。しかし、セルに
対して過剰なストレス（オーバーストレス）を与えるこ
とは、セルを構成するトランジスタのゲート酸化膜の破
壊等を引き起こす要因となり、好ましくない。一方、ダ
ミーセルは、半導体記憶装置の本来の動作であるデータ
記憶動作のためには使用されないため、ダミーセルに障
害が生じても半導体記憶装置の本来の動作には影響はな
い。

【００２２】そこで、本実施形態の半導体記憶装置で
は、不良検出動作時に、半導体記憶装置の本来の動作に
影響のないダミーワード線ＤＷＬに対しては、オーバー
ストレスを考慮せずに高い電圧を印加し、実使用セルに
接続するワード線ＷＬに対してはオーバーストレスとな
らないような電圧を印加するようにしてもよい。

【００２３】つまり、不良検出時においては、第２ドラ
イバ１３はワード線ＷＬ、ＳＷＬに対してオーバースト
レスとならない程度の電圧を印加し、第１ドライバ１２
はダミーワード線ＤＷＬに対して、第２ドライバ１３の
出力電圧よりも高い電圧を印加してもよい。これによ
り、実使用セルに対してはオバーストレスをかけること
なく、ダミーセルに対しては、実使用セルに対してオバ
ーストレスとなるような高い電圧を印加することがで
き、ダミーセル及びダミーセル領域とその隣接領域との
間に存在する不良に対して不良検出能力を向上できる。

【００２４】実施の形態２．実施の形態１の半導体記憶
装置では、ダミーワード線ＤＷＬに対してその電圧を制
御する第１のドライバ１２を設けていたが、さらに、ダ
ミーワード線ＤＷＬに対して外部よりワード線駆動電圧
を制御できるように図２に示すような入力パッド１０を
設けてもよい。図２に示すように入力パッド１０は全て
のダミーワード線ＤＷＬに接続されているため、全ての
ダミーセルを同時に活性化でき、データの書き込みやス
トレスの印加が可能となる。

【００２５】このように、入力パッド１０を設けること
により、外部より自由にダミーワード線の電位を制御で
きるため、ウエハ状態時のテスト時のように外部よりダ
ミーワード線の電圧を種々に制御する際に特に有効とな
る。

【００２６】実施の形態３．実施の形態１及び２では、
不良検出時のダミーセルへのデータ書き込み時等におい
て、ロウアドレスをデコードすることなくダミーワード
線ＤＷＬを活性化した。これに対し、本実施形態では、
ロウアドレスをデコードすることにより、所望のダミー
ワード線を選択し、それに接続するダミーセルを活性化
し、そのダミーセルにデータを書き込むことを可能とす
る。

【００２７】このため、本実施形態の半導体記憶装置
は、図３に示すように、ダミーワード線選択回路１５を
有している。ダミーワード線選択回路１５はＮチャネル
トランジスタ１５ａとインバータ１５ｂとからなる。ダ
ミーワード線選択回路１５はダミーワード線ＤＷＬとダ
ミーワード線デコード信号を伝達する信号線１７とに接
続される。ダミーワード線選択回路１５はダミーワード
線毎に設けられ、また、図４に示すようにダミーワード
線ＤＷＬの末端に接続される。ワード線ＷＬやスペアワ
ード線ＳＷＬは、それらの末端にデコーダが接続されて
いる。このようにダミーワード線選択回路１５は簡単な
回路で構成され、その占有面積が小さいため、ダミーワ
ード線毎に設けても、面積増加に対する影響は少ない。
ダミーワード線選択回路１５はダミーワード線デコード
信号により制御される。ダミーワード線デコード信号は
１ビットの信号であり、既存のアドレスデコード信号に
加えて設ければよい。以下にダミーワード線選択回路１
５の動作を説明する。

【００２８】ダミーセルにデータを書き込むためにダミ
ーワード線ＤＷＬを活性化するときは、ダミーワード線
デコード信号を「Ｈ（高い電圧レベルの信号）」に設定
する。ダミーワード線デコード信号が「Ｈ」になると、
ダミーワード線選択回路１５において、トランジスタ１
５ａがオンし、インバータ１５ｂの入力がグランドに接
続されるため、インバータ１５ｂは「Ｈ」を出力する。
これにより、ダミーワード線選択回路１５に接続するダ
ミーワード線ＤＷＬが活性化される。アドレスデコード
信号は、アドレスピン（図示せず）を介して外部より入
力される。ダミーワード線デコード信号も、アドレスデ
コード信号と同様に外部から入力される。このように、
外部からデコード信号を入力することで、テストモード
に入ることなく、ダミーセルに対するデータの書き込み
／読み出しが可能となる。

【００２９】また、セルを選択するためのアドレスデコ
ード信号Ａ0〜Ａnを入力するとき、ダミーワード線デコ
ード信号も同時に入力するようにすることにより、ワー
ド線ＷＬとダミーワード線ＤＷＬとが同時に活性化さ
れ、ワード線ＷＬとダミーワード線ＤＷＬに同じデータ
を同時に書き込むことができる。これにより、２つのワ
ード線ＷＬを１つのワード線をデコードするのと同じ時
間でデコードすることができ、テスト時間の短縮が実現
できる。

【００３０】

【発明の効果】本発明の半導体記憶装置によれば、不良
検出時に、ダミーワード線及び及び実使用セルに接続す
るワード線をそれぞれ別々に所定の電位に制御すること
ができる。これにより、ダミーワード線を活性化でき、
ダミーセルへのデータ書き込みが可能となり、データ書
き込みにより不良の加速が可能となる。さらに、ダミー
ワード線及びそれに隣接するワード線に対して任意のス
トレスを印加することができ、不良の加速が可能とな
る。このため、ダミーセルに関わる不良の検出が可能と
なり、半導体記憶装置の生産性を向上することができ
る。

【００３１】また、半導体記憶装置において入力パッド
を設けてもよく、これにより外部よりダミーワード線に
対して電位制御が可能となり、不良検出テスト時の自由
度が増す。

【００３２】また、半導体記憶装置において、不良検出
時においてダミーワード線に対して印加される電圧が、
実使用セルに接続するワード線に印加される電圧よりも
大きくしてもよく、これにより、実使用セルには負担を
かけずにダミーセルには高い電圧を印加することができ
るため、大きなストレスの印加が可能となり不良検出精
度を向上できる。

【００３３】また、上記の半導体記憶装置においてダミ
ーワード線選択手段をさらに備えてもよく、これによ
り、ストレスを印加するダミーワード線の選択が可能と
なる。

【００３４】さらに、半導体記憶装置は、不良検出時に
おいてダミーセルとそれに隣接する実使用セルにそれぞ
れ相反するデータを書き込んでもよく、これにより、ダ
ミーセルの近傍領域の不良を加速し、検出することがで
きる。

【図面の簡単な説明】

【図１】 本発明に係る実施の形態１の半導体記憶装置
のメモリアレイにおける構成を示した図。

【図２】 本発明に係る実施の形態２の半導体記憶装置
のメモリアレイにおける構成を示した図。

【図３】 本発明に係る半導体記憶装置の実施の形態３
におけるダミーワード線選択回路の構成を示した図。

【図４】 本発明に係る実施の形態３の半導体記憶装置
のメモリアレイにおける構成を示した図。

【図５】 （ａ）従来の半導体記憶装置のメモリアレイ
等の回路ブロックの配置を説明した図。（ｂ）サブメモ
リアレイの配置を示した図

【図６】 従来の半導体記憶装置のメモリアレイにおけ
る構成を示した図。

【図７】 従来の半導体記憶装置におけるセル間の障害
を説明した図。

【符号の説明】

６ ストレージノード、 ７ セル、 ８ ダミーセ
ル、 １０ 入力パッド、 １２ 第１ドライバ、 １
３ 第２ドライバ、 １５ ダミーワード線選択回路、
１８ メモリアレイ、２２ サブメモリアレイ、 Ｄ
ＷＬ ダミーワード線、 ＷＬ ワード線。

フロントページの続き (72)発明者 稲田 敏浩 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B024 AA15 BA13 BA18 BA29 CA07 CA17 EA02 5B025 AD02 AD03 AD09 AD13 AD16 AE09 5L106 AA01 DD36 EE02

Claims (5)

【特許請求の範囲】
1. 【請求項１】 データ記憶のために使用される複数の実
   使用セルと、通常のデータ記憶に使用されない複数のダ
   ミーセルとを有するメモリアレイを備えた半導体記憶装
   置において、 不良検出時に、前記ダミーセルに接続するダミーワード
   線に所定の電圧を印加する第１のワード線駆動手段と、 不良検出時に、前記実使用セルに接続するワード線に所
   定の電圧を印加する第２のワード線駆動手段とを備え、 前記第１のワード線駆動手段は、前記第２のワード線駆
   動手段による印加電圧とは異なる電圧を前記ダミーワー
   ド線に対して印加することを特徴とする半導体記憶装
   置。
2. 【請求項２】 不良検出時に前記ダミーセルを活性化さ
   せるための電圧を前記ダミーワード線に対して外部から
   印加するための入力パッドをさらに備えたことを特徴と
   する請求項１記載の半導体記憶装置。
3. 【請求項３】 不良検出時において前記ダミーワード線
   に対して印加される電圧が、前記実使用セルに接続する
   ワード線に印加される電圧よりも大きいことを特徴とす
   る請求項１または請求項２記載の半導体記憶装置。
4. 【請求項４】 不良検出時において電圧を印加するダミ
   ーワード線を選択するダミーワード線選択手段をさらに
   備えたことを特徴とする請求項１記載の半導体記憶装
   置。
5. 【請求項５】 不良検出時において、ダミーセルとそれ
   に隣接する実使用セルにそれぞれ相反するデータを書き
   込むことにより、前記ダミーセルの近傍領域の不良を検
   出することを特徴とする請求項１に記載の半導体記憶装
   置。