KR100650710B1 - 메모리의 구제 회로 및 방법 - Google Patents

메모리의 구제 회로 및 방법 Download PDF

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KR100650710B1 KR1020000010068A KR20000010068A KR100650710B1 KR 100650710 B1 KR100650710 B1 KR 100650710B1 KR 1020000010068 A KR1020000010068 A KR 1020000010068A KR 20000010068 A KR20000010068 A KR 20000010068A KR 100650710 B1 KR100650710 B1 KR 100650710B1
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Abstract

본 발명은 메모리의 구제 회로 및 방법에 관한 것으로, 종래 반도체 메모리내 불량 셀을 대치하기 위해서 구제용 메모리 셀의 이상유무를 먼저 확인하여 구제용으로 사용함에 있어서 메모리의 배치상 구제용 메모리셀과 정상 메모리 셀이 이웃함에 따라 정상 메모리셀의 동작에 의해 인접 구제용 메모리 셀의 데이터가 파되되는 불량의 발생을 방지하기 위하여 상기 구제용 메모리 셀에 대한 인접한 정상적인 셀의 영향을 소정시간 검증함에 따라 빠른 시간내에 발생되는 불량에 대한 테스트를 수행하여야 하며, 또한, 소정시간이 경과된 이후에 인접한 셀의 동작으로 인한 불량을 감지할 수 없어 정상적인 메모리로 동작할 수 없게 되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 구제용 메모리셀을 검증하는 테스트 모드 수행후 정상 메모리 셀에 의한 상기 구제용 메모리셀에 미치는 간섭을 검출함으로써, 상기 정상 메모리셀의 동작에 의해 인접 구제용 메모리 셀의 데이터가 파되되는 불량의 발생을 방지하여 메모리의 생산 및 구제 효율을 향상시키는 효과가 있다.

Description

메모리의 구제 회로 및 방법{REDUNDANCY CIRCUIT AND METHOD FOR MEMORY}
도 1은 종래 와이 어드레스 구제 회로를 적용한 메모리의 구조를 보인 블록도.
도 2는 도 1에서 와이 프리디코더의 구성을 보인 블록도.
도 3은 도 1에서 와이 디코더의 구성을 보인 블록도.
도 4는 도 1에서 시간에 따른 동작을 보인 도.
도 5는 본 발명 와이 어드레스 구제 회로를 적용한 메모리의 구조를 보인 블록도.
도 6은 도 5에서 와이 프리디코더의 구성을 보인 블록도.
도 7은 도 5에서 와이 디코더의 구성을 보인 블록도.
도 8은 도 5에서 시간에 따른 동작을 보인 도.
***도면의 주요 부분에 대한 부호의 설명***
100,101,102 : 와이 프리 디코더 110 : 와이 디코더
120 : 테스트 모드 제어부 NOR1 : 부정합 게이트
NAND10,NAND20 : 부정곱 게이트 S1 : 전송 게이트
본 발명은 메모리의 구제 회로 및 방법에 관한 것으로, 특히 메모리의 불량 셀을 구제하는 회로에 있어서 짧은 시간내에 일반적인 셀과 그에 인접한 구제용 메모리셀간에 발생되는 불량을 검출하도록 한 메모리의 구제 회로 및 방법에 관한 것이다.
도 1은 종래 와이 어드레스 구제 회로를 적용한 메모리의 구조를 보인 블록도로서, 이에 도시된 바와 같이 복수의 워드라인(Word Line)과 비트라인(Bit Line)에 의해 데이터를 저장하는 복수의 셀과 상기 비트라인의 데이터를 센싱하는 복수의 센스앰프로 구성한 메모리 어레이부(10)와; 외부 어드레스(ADD)를 입력받아 칼럼 어드레스(CA0∼CA8)를 출력하는 어드레스 버퍼(20)와; 상기 어드레스 버퍼(20)에서 출력되는 칼럼 어드레스(CA0∼CA8)를 입력받아 버퍼링하는 와이 어드레스 버퍼(30)와; 상기 와이 어드레스 버퍼(30)에서 출력되는 칼럼 어드레스(CA0hh∼CA8h)를 프리디코딩하는 와이 프리디코더(40∼42)와; 상기 와이 프리 디코더(40∼42)에서 프리디코딩된 와이 어드레스(AY0h<0:7>, AY3h<0:7>, AY6h<0:7>)를 디코딩하여 해당 비트라인에 연결된 센스앰프를 인에이블시키는 와이 디코더(50)와; 비트라인의 불량 유무를 판별하여 불량 어드레스에 해당하는 퓨즈를 절단하는 비교 및 퓨즈부(60)와; 상기 비교 및 퓨즈부(60)내 퓨즈에 의해 해당 불량 어드레스 인가시 불량 어드레스에 해당하는 비트라인은 디스에이블시키고 리던던시 비트라인을 인에이블시키는 와이 리던던시 디코더(70)와; 명령어(CMD)에 의해 상기 외부 어드레스(ADD)를 입력받아 구제용 메모리를 검증하기 위해 상기 와이 프리디코더(40∼42)와 와이 리던던시 디코더(70)의 동작을 제어하는 테스트 모드 제어부(80)로 구성된다.
그리고, 상기 와이 프리디코더(40)(41)(42)는 도 2에 도시된 바와 같이 각각 칼럼 어드레스(CA6h)(CA7h)(CA8h)를 반전하는 복수의 인버터(I1)(I2)(I3)와; 상기 복수의 인버터(I1)(I2)(I3)의 출력신호를 각기 반전하는 복수의 인버터(I11)(I12)(I13)와; 상기 테스트 모드 제어부(80)의 리던던시 인에이블 신호(REN)를 반전하는 인버터(I14)와; 상기 인버터(I1)(I2)(I3)(I14)의 출력신호를 입력받아 부정곱 연산하는 부정곱게이트(NAND1)와; 상기 인버터(I11)(I2)(I3)(I14)의 출력신호를 부정곱 연산하는 부정곱 게이트(NAND2)와; 상기 인버터(I1)(I12)(I3)(I14)의 출력신호를 부정곱 연산하는 부정곱 게이트(NAND3)와; 상기 인버터(I11)(I12)(I3)(I14)의 출력신호를 부정곱 연산하는 부정곱 게이트(NAND4)와; 상기 인버터(I1)(I2)(I13)(I14)의 출력신호를 입력받아 부정곱 연산하는 부정곱 게이트(NAND5)와; 상기 인버터(I11)(I2)(I13)(I14)의 출력신호를 부정곱 연산하는 부정곱 게이트(NAND6)와; 상기 인버터(I1)(I12)(I13)(I14)의 출력신호를 부정곱 연산하는 부정곱 게이트(NAND7)와; 상기 인버터(I11)(I12)(I13)(I14)의 출력신호를 부정곱 연산하는 부정곱 게이트(NAND8)와; 상기 복수의 부정곱 게이트(NAND1∼NAND8)의 출력신호를 각기 반전하여 출력하는 복수의 인버터(I21∼I28)로 각기 구성된다.
그리고, 상기 와이 디코더(50)는 도 3에 도시된 바와 같이 상기 와이 어드레스(AY0h<0:7>)와 상기 와이 어드레스(AY3h<0:7>, AY6h<0:7>)중 각기 해당되 는 와이 어드레스를 디코딩하여 해당 비트라인에 연결된 센스앰프를 인에이블시키는 복수의 디코딩셀(51∼53)로 구성되며, 상기 복수의 디코딩셀(51∼53)은 와이 어드레스(AY3h<0:7>)(AY6h<0:7>)중 해당 와이 어드레스를 입력받아 부정곱 연산하는 부정곱 게이트(NAND10)와; 각기 상기 와이 어드레스(AY0h<0:7>)에 의해 도통제어되어 상기 부정곱 게이트(NAND10)의 출력신호를 출력하는 복수의 엔모스 트랜지스터(NM1∼NM8)와; 각기 상기 와이 어드레스(AY0h<0:7>)에 의해 도통제어되어 페리 전압(VPERI)을 출력하는 복수의 피모스 트랜지스터(PM1∼PM8)와; 상기 복수의 피모스 및 엔모스 트랜지스터((PM1,NM1)∼(PM8,NM8))의 출력신호를 각기 반전하여 와이 선택 신호((YS<0>∼YS<7>)∼(YS<504>∼YS<511>))로 출력하는 복수의 인버터(I31∼I38)로 각기 구성되며, 상기 와이 리던던시 디코더(70)는 상기 테스트 모드 제어부(80)의 리던던시 인에이블 신호(REN)에 의해 도통제어되어 페리 전압(VPERI) 또는 접지전압을 출력하는 피모스 및 엔모스 트랜지스터(PM10)(NM10)와; 상기 피모스 및 엔모스 트랜지스터(PM10)(NM10)의 출력신호를 반전하여 출력하는 인버터(I30)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 첨부한 도 4를 참조하여 상세히 설명한다.
우선, 메모리의 동작에 대하여 보면, 외부 어드레스(ADD)를 입력받은 어드레스 버퍼(20)는 이를 버퍼링하여 칼럼 어드레스(CA0∼CA8)로 출력하게 되고, 상기 칼럼 어드레스(CA0∼CA8)를 입력받은 와이 어드레스 버퍼(30)는 이를 버퍼링하여 출력하게 된다.
그리고, 상기 와이 어드레스 버퍼(30)에서 출력되는 칼럼 어드레스(CA0hh∼CA8h)를 입력받은 와이 프리디코더(40∼42)는 상기 각각의 칼럼 어드레스(CA0hh∼CA2h)(CAh3h∼CA5h)(CAh6h∼CA8h)를 프리디코딩하여 출력하게 된다.
여기서, 상기 와이 프리디코더(40)에서 각기 칼럼 어드레스(CAh6h∼CA8h)를 프리디코딩하는 경우, 상기 와이 프리디코더(40)내 인버터(I1)(I2)(I3)는 각각 칼럼 어드레스(CA6h)(CA7h)(CA8h)를 반전하여 출력하게 되고, 상기 복수의 인버터(I1)(I2)(I3)의 출력신호를 입력받은 복수의 인버터(I11)(I12)(I13)는 이를 반전하여 출력하게 된다.
그리고, 각기 상기 인버터(I1)(I2)(I3)의 출력신호, 상기 인버터(I11)(I2)(I3)의 출력신호, 상기 인버터(I1)(I12)(I3), 상기 인버터(I11)(I12)(I3)의 출력신호, 상기 인버터(I1)(I2)(I13)의 출력신호, 상기 인버터(I11)(I2)(I13)의 출력신호, 상기 인버터(I1)(I12)(I13), 상기 인버터(I11)(I12)(I13)의 출력신호를 입력받은 복수의 부정곱 게이트(NAND1∼NAND8)는 이를 부정곱 연산하여 출력하게 되고, 상기 복수의 부정곱 게이트(NAND1∼NAND8)의 출력신호를 입력받은 복수의 인버터(I21∼I28)는 이를 각기 반전하여 와이 어드레스(AY6h<0:7>)로 출력하게 된다.
또한, 상기 칼럼 어드레스(CA0hh∼CA2h)(CAh3h∼CA5h)에 대해서도 각각 상기 와이 프리디코더(41)(42)에서 상기 와이 프리디코더(40)와 동일하게 프리디코딩하여 와이 어드레스(AY0h<0:7>)(AY3h<0:7>)로 출력하게 된다.
그리고, 상기 복수의 와이 프리 디코더(40∼42)에서 프리디코딩된 와이 어드레스(AY0h<0:7>)(AY3h<0:7>)(AY6h<0:7>)를 입력받은 와이 디코더(50)는 이를 디코딩하여 메모리 어레이부(10)내 해당 비트라인에 연결된 센스앰프를 인에이블시 켜 해당 셀에 데이터를 저장 또는 출력하게 된다.
이때, 비트라인의 불량 유무를 판별하여 불량 어드레스에 해당하는 퓨즈를 절단한 비교 및 퓨즈부(60)의 퓨즈 절단 유무에 따라 불량 또는 정상 와이 어드레스인지 판단하여 불량 어드레스인 경우, 상기 와이 디코더(50)내 불량 어드레스에 해당하는 신호의 출력을 차단한 후, 와이 리던던시 디코더(70)에서 구제 비트라인에 연결된 센스앰프를 인에이블시켜 구제 셀을 통해 데이터를 저장 또는 출력하게 된다.
따라서, 상기 구제할 메모리 셀을 검증하기 위하여 도 4에 도시된 바와 같이 최초 t1에 상기 메모리 어레이부(10)내 모든 셀을 프리차지시킨후, t2에 모드 레지스터를 셋하여 특정 명령어(CMD)와 어드레스(ADD)를 테스트 모드 제어부(80)로 인가하게 된다.
그리고, t3에 상기 특정 명령어(CMD)와 어드레스(ADD)에 의해 상기 테스트 모드 제어부(80)를 셋 한후, t4에서 메모리 어레이부(10)내 워드라인을 액티브시키게 되면, t5에 상기 테스트 모드 제어부(80)에서 구제할 메모리 셀을 검증하기 위한 리던던시 인에이블 신호(REN)을 상기 와이 프리디코더(40∼42) 및 와이 리던던시 디코더(70)로 출력하게 된다.
따라서, 상기 리던던시 인에이블 신호(REN)을 입력받은 상기 와이 프리디코더(40∼42)는 디스에이블되고, 상기 와이 리던던시 디코더(70)에 의해 선택된 구제될 메모리셀에 데이터를 저장한 후, t6 에서 전원을 오프하게 된다.
그리고, t7에 전원을 다시 온시킨후, t8에 200usec동안 휴지(Idle)상태를 유지한뒤, t9에 상기 메모리셀 어레이부(10)내 모든 셀을 프리차지한 뒤, t10에 리프레시 동작을 8회 수행한 뒤, t11에 정상적인 동작을 하기 위하여 모드 레지스터를 셋한 뒤 t12부터 일반동작을 수행하게 된다.
이때, 상기 테스트 모드 진입후, 구제용 메모리 셀을 검증하는 테스트 모드에서는 리던던시 워드라인 또는 리던던시 비트라인을 가동시켜 구제용 메모리셀의 정상 동작 여부를 확인하게 된다.
상기와 같이 종래 반도체 메모리내 불량 셀을 대치하기 위해서 구제용 메모리 셀의 이상유무를 먼저 확인하여 구제용으로 사용함에 있어서 메모리의 배치상 구제용 메모리셀과 정상 메모리 셀이 이웃함에 따라 정상 메모리셀의 동작에 의해 인접 구제용 메모리 셀의 데이터가 파되되는 불량의 발생을 방지하기 위하여 상기 구제용 메모리 셀에 대한 인접한 정상적인 셀의 영향을 소정시간 검증함에 따라 빠른 시간내에 발생되는 불량에 대한 테스트를 수행하여야 하며, 또한, 소정시간이 경과된 이후에 인접한 셀의 동작으로 인한 불량을 감지할 수 없어 정상적인 메모리로 동작할 수 없게 되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 짧은 시간내에 정상 메모리 셀과 구제용 메모리 셀을 테스트함으로써, 상기 정상 메모리 셀과 그에 인접한 구제용 메모리셀간에 발생되는 불량을 검출하도록 한 메모리의 구제 회로 및 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 구성은 데이터를 저장하는 복수의 셀 과 그의 데이터를 센싱하는 센스앰프로 구성한 메모리 어레이부와; 칼럼 어드레스를 프리디코딩하며 제1,제2 리던던시 인에이블 신호에 의해 디스에이블되는 복수의 와이 프리디코더와; 상기 복수의 와이 프리 디코더에서 프리디코딩된 와이 어드레스를 디코딩하여 해당 비트라인에 연결된 센스앰프를 인에이블시키며, 상기 제1 리던던시 인에이블 신호에 의해 정상 메모리 셀과 구제용 메모리셀을 선택하는 와이 디코더와; 상기 제2 리던던시 인에이블 신호에 의해 비트라인의 불량 유무를 판별하여 불량 어드레스에 해당하는 퓨즈를 절단한 비교 및 퓨즈부에 의해 해당 불량 어드레스 인가시 불량 어드레스에 해당하는 비트라인 대신 리던던시 비트라인을 인에이블시키는 와이 리던던시 디코더와; 외부 명령어에 의해 상기 외부 어드레스를 입력받아 구제용 메모리를 검증하기 위해 상기 복수의 와이 프리디코더, 와이 디코더 및 와이 리던던시 디코더의 동작을 제어하는 테스트 모드 제어부로 구성하여 된 것을 특징으로 한다.
본 발명의 동작은 메모리 어레이부내 모든 셀을 프리차지시킨 후, 특정 명령어와 어드레스를 인가하여 테스트 모드로 불량 메모리 셀을 구제용 메모리 셀로 구제하는 제1 단계와; 상기 제1 단계의 동작이 완료되면, 정상 메모리 셀에 의한 구제용 메모리셀의 오동작 여부를 확인하는 제2 단계를 더 포함하여 된 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 5는 본 발명 와이 어드레스 구제 회로를 적용한 메모리의 구조를 보인 블록도로 서, 이에 도시한 바와 같이 복수의 워드라인(Word Line)과 비트라인(Bit Line)에 의해 데이터를 저장하는 복수의 셀과 상기 비트라인의 데이터를 센싱하는 복수의 센스앰프로 구성한 메모리 어레이부(10)와; 외부 어드레스(ADD)를 입력받아 칼럼 어드레스(CA0∼CA8)를 출력하는 어드레스 버퍼(20)와; 상기 어드레스 버퍼(20)에서 출력되는 칼럼 어드레스(CA0∼CA8)를 입력받아 버퍼링하는 와이 어드레스 버퍼(30)와; 상기 와이 어드레스 버퍼(30)에서 출력되는 칼럼 어드레스(CA0hh∼CA8h)를 프리디코딩하며, 리던던시 인에이블 신호(REN0)(REN1)에 의해 디스에이블되는 와이 프리디코더(100∼102)와; 상기 와이 프리 디코더(100∼102)에서 프리디코딩된 와이 어드레스(AY0h<0:7>, AY3h<0:7>, AY6h<0:7>)를 디코딩하여 해당 비트라인에 연결된 센스앰프를 인에이블시키며, 상기 리던던시 인에이블 신호(REN0)에 의해 정상 메모리 셀과 구제용 메모리셀을 선택하는 와이 디코더(110)와; 비트라인의 불량 유무를 판별하여 불량 어드레스에 해당하는 퓨즈를 절단하는 비교 및 퓨즈부(60)와; 상기 리던던시 인에이블 신호(REN1)에 의해 상기 비교 및 퓨즈부(60)내 퓨즈에 의해 해당 불량 어드레스 인가시 불량 어드레스에 해당하는 비트라인은 디스에이블시키고 리던던시 비트라인을 인에이블시키는 와이 리던던시 디코더(70)와; 명령어(CMD)에 의해 상기 외부 어드레스(ADD)를 입력받아 구제용 메모리를 검증하기 위해 상기 와이 프리디코더(100∼102), 와이 디코더(110) 및 와이 리던던시 디코더(70)의 동작을 제어하는 테스트 모드 제어부(120)로 구성한다.
그리고, 상기 와이 프리디코더(100)(101)(102)는 도 6에 도시된 바와 같이 각각 칼럼 어드레스(CA6h)(CA7h)(CA8h)를 반전하는 복수의 인버터(I1)(I2)(I3)와; 각기 입 력되는 상기 복수의 인버터(I1)(I2)(I3)의 출력신호를 반전하는 복수의 인버터(I11)(I12)(I13)와; 상기 테스트 모드 제어부(120)의 리던던시 인에이블 신호(REN0)(REN1)를 입력받아 부정합 연산하는 부정합 게이트(NOR1)와; 상기 부정합 게이트(NOR1)의 출력신호와 상기 인버터(I1)(I2)(I3)의 출력신호를 입력받아 부정곱 연산하는 부정곱게이트(NAND1)와; 상기 인버터(I11)(I2)(I3)와 부정합 게이트(NOR1)의 출력신호를 부정곱 연산하는 부정곱 게이트(NAND2)와; 상기 인버터(I1)(I12)(I3)와 부정합 게이트(NOR1)의 출력신호를 부정곱 연산하는 부정곱 게이트(NAND3)와; 상기 인버터(I11)(I12)(I3)와 부정합 게이트(NOR1)의 출력신호를 부정곱 연산하는 부정곱 게이트(NAND4)와; 상기 인버터(I1)(I2)(I13)와 부정합 게이트(NOR1)의 출력신호를 부정곱 연산하는 부정곱 게이트(NAND5)와; 상기 인버터(I11)(I2)(I13)와 부정합 게이트(NOR1)의 출력신호를 부정곱 연산하는 부정곱 게이트(NAND6)와; 상기 인버터(I1)(I12)(I13)와 부정합 게이트(NOR1)의 출력신호를 부정곱 연산하는 부정곱 게이트(NAND7)와; 상기 인버터(I11)(I12)(I13)와 부정합 게이트(NOR1)의 출력신호를 부정곱 연산하는 부정곱 게이트(NAND8)와; 상기 복수의 부정곱 게이트(NAND1∼NAND8)의 출력신호를 각기 반전하여 출력하는 복수의 인버터(I21∼I28)로 각기 구성한다.
그리고, 상기 와이 디코더(110)는 도 7에 도시된 바와 같이 프리디코딩된 와이 어드레스(AY0h<0:7>)와 와이 어드레스(AY3h<0:7>, AY6h<0:7>)중 각기 해당되는 와이 어드레스를 디코딩하여 해당 비트라인에 연결된 센스앰프를 인에이블시키는 복수의 디코딩셀(111∼113)과; 상기 프리디코딩된 와이 어드레스(AY0h<7>, AY3h<7>, AY6h<0:7>)를 디코딩하여 해당 비트라인에 연결된 센스 앰프를 인에이블시키며, 상기 테스트 모드 제어부(120)의 리던던시 인에이블 신호(REN0)에 의해 정상 메모리 셀을 선택하는 디코딩 셀(114)로 구성하며, 상기 복수의 디코딩셀(111∼113)은 와이 어드레스(AY3h<0:7>,AY6h<0:7>)중 해당 와이 어드레스를 입력받아 부정곱 연산하는 부정곱 게이트(NAND10)와; 각기 상기 와이 어드레스(AY0h<0:7>)에 의해 도통제어되어 상기 부정곱 게이트(NAND10)의 출력신호를 출력하는 복수의 엔모스 트랜지스터(NM1∼NM8)와; 각기 상기 와이 어드레스(AY0h<0:7>)에 의해 도통제어되어 페리 전압(VPERI)을 출력하는 복수의 피모스 트랜지스터(PM1∼PM8)와; 상기 복수의 피모스 및 엔모스 트랜지스터((PM1,NM1)∼(PM8,NM8))의 출력신호를 각기 반전하여 와이 선택 신호((YS<0>∼YS<7>)∼(YS<496>∼YS<503>))로 출력하는 복수의 인버터(I31∼I38)로 각기 구성한다.
그리고, 상기 디코딩셀(114)은 와이 어드레스(AY3h<7>,AY6h<7>)를 입력받아 부정곱 연산하는 부정곱 게이트(NAND20)와; 상기 리던던시 인에이블 신호(REN0)를 반전하는 인버터(I40)와; 각기 반전단자와 비반전단자로 인가되는 상기 리던던시 인에이블 신호(REN0)와 인버터(I40)의 출력신호에 의해 인에이블되어 상기 부정곱게이트(NAND20)의 출력신호를 전달하는 전송게이트(S1)와; 상기 리던던시 인에이블 신호(REN0)에 의해 도통제어되어 상기 전송게이트(S1)의 출력단을 접지시키는 엔모스 트랜지스터(NM20)와; 각기 상기 와이 어드레스(AY0h<0:7>) 및 리던던시 인에이블 신호(REN0)에 의해 도통제어되어 상기 전송게이트(S1)의 출력신호를 출력하는 복수의 엔모스 트랜지스터(NM21∼NM29)와; 각기 상기 와이 어드레스(AY0h<0:7>)에 의해 도통제어되어 페리 전압(VPERI)을 출력하는 복수의 피모스 트랜지스터(PM21∼PM28)와; 상기 리던던시 인에이블 신호(REN0)에 의해 도통제어되어 상기 피모스 트랜지스터(PM28)의 출력전압을 출력하는 피모스 트랜지스터(PM29)와; 상기 복수의 피모스 및 엔모스 트랜지스터((PM21,NM21)∼(PM27,NM27))의 출력신호를 각기 반전하여 와이 선택 신호(YS<504>∼YS<510>)로 출력하는 복수의 인버터(I31∼I47)와; 상기 복수의 피모스 및 엔모스 트랜지스터(PM29)(NM28,M29)의 출력신호를 공통 입력받아 이를 반전하여 와이 선택 신호(YS<511>)로 출력하는 인버터(I48)로 구성하며, 상기 와이 리던던시 디코더(70)는 상기 테스트 모드 제어부(120)의 리던던시 인에이블 신호(REN1)에 의해 도통제어되어 페리 전압(VPERI) 또는 접지전압을 출력하는 피모스 및 엔모스 트랜지스터(PM10)(NM10)와; 상기 피모스 및 엔모스 트랜지스터(PM10)(NM10)의 출력신호를 반전하여 출력하는 인버터(I30)로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 첨부한 도 8을 참조하여 상세히 설명한다.
우선, t1부터 t4까지의 동작은 종래와 동일하게 동작한다. 즉, 메모리 어레이부(10)내 모든 셀을 프리차지시킨 후, t2에 모드 레지스터를 셋하여 특정 명령어(CMD)와 어드레스(ADD)를 테스트 모드 제어부(120)로 인가한다.
그리고, t3에 상기 특정 명령어(CMD)와 어드레스(ADD)에 의해 상기 테스트 모드 제어부(120)를 셋 한후, t4에서 메모리 어레이부(10)내 워드라인을 액티브시키면, t5에서 상기 테스트 모드 제어회로(120)는 리던던시 인에이블 신호(REN0)를 고전위로 와이 프리디코더(100∼102)와 와이 디코더(110)로 출력하여 정상적인 디코딩 경로 를 차단하고, 테스트 모드용 경로를 인에이블시켜 테스트 모드에서 구제용 메모리 셀과 인접한 최상위 와이 선택 신호를 고전위로 출력하여 상기 메모리 어레이부(10)내 해당 센스앰프를 인에이블시킨다.
그리고, t6에서 상기 테스트 모드 제어회로(120)는 리던던시 인에이블 신호(REN1)를 고전위로 상기 와이 프리디코더(102) 및 와이 리던던시 디코더(70)로 출력하여 정상 메모리셀의 동작에 의한 구제용 메모리 셀의 영향을 검증한다.
즉, 상기 고전위 리던던시 인에이블 신호(REN1)를 입력받은 와이 프리디코더(100∼102)는 디스에이블되고, 상기 고전위 리던던시 인에이블 신호(REN1)를 입력받은 와이 리던던시 디코더(70)는 리던던시 와이 선택 신호(RYS)를 고전위로 출력하여 구제용 메모리 셀을 선택하여 정상적인 동작 여부를 판단한다.
그리고, t7에서 t13까지의 동작은 종래와 동일하게 동작한다. 즉, t7에서 전원을 오프하고, t8에 다시 전원을 온시킨후, t9에 200usec동안 휴지(Idle)상태를 유지한다.
그리고, t10에 상기 메모리셀 어레이부(10)내 모든 셀을 프리차지한 뒤, t11에 리프레시 동작을 8회 수행한 뒤, t12에 정상적인 동작을 하기 위하여 모드 레지스터를 셋한 뒤 t13부터 일반동작을 수행한다.
상기에서 상세히 설명한 바와 같이, 본 발명은 구제용 메모리셀을 검증하는 테스트 모드 수행후 정상 메모리 셀에 의한 상기 구제용 메모리셀에 미치는 간섭을 검출함 으로써, 상기 정상 메모리셀의 동작에 의해 인접 구제용 메모리 셀의 데이터가 파되되는 불량의 발생을 방지하여 메모리의 생산 및 구제 효율을 향상시키는 효과가 있다.

Claims (5)

  1. 데이터를 저장하는 복수의 셀과 그의 데이터를 센싱하는 센스앰프로 구성된 메모리 어레이부와;
    외부 명령어에 의해 외부 어드레스를 입력받아 테스트 모드용 경로를 인에이블시키기 위한 제 1리던던시 인에에블 신호를 활성화시키고, 상기 제 1리던던시 인에이블 신호의 인에이블 이후에 정상 메모리셀의 동작에 의한 구제용 메모리 셀의 영향을 검증하기 위한 제 2리던던시 인에이블 신호를 활성화시키는 테스트 모드 제어부와;
    칼럼 어드레스를 프리디코딩하며 상기 제 1, 및 제 2 리던던시 인에이블 신호의 활성화시 디스에이블되는 복수의 와이 프리디코더와;
    상기 복수의 와이 프리 디코더에서 프리디코딩된 와이 어드레스를 디코딩하여 해당 비트라인에 연결된 상기 센스앰프를 인에이블시키며, 상기 제 1 리던던시 인에이블 신호에 의해 정상 메모리 셀과 구제용 메모리셀을 선택하는 와이 디코더; 및
    상기 제2 리던던시 인에이블 신호에 의해 비트라인의 불량 유무를 판별하여 불량 어드레스에 해당하는 퓨즈를 절단한 비교 및 퓨즈부에 의해 해당 불량 어드레스 인가시 불량 어드레스에 해당하는 비트라인 대신 리던던시 비트라인을 인에이블시키는 와이 리던던시 디코더로 구성하여 된 것을 특징으로 하는 메모리의 구제 회로.
  2. 제 1항에 있어서, 상기 복수의 와이 프리디코더는
    n비트 칼럼 어드레스를 m비트 와이 어드레스로 프리디코딩하는 프리디코딩부; 및
    테스트 모드 제어부의 제1,제2 리던던시 인에이블 신호를 부정합 연산하여 상기 프리디코딩부를 디스에이블시키는 부정합 게이트로 각기 구성하여 된 것을 특징으로 하는 메모리의 구제 회로.
  3. 제 1항에 있어서, 상기 와이 디코더는
    각기 프리디코딩된 m비트 와이 어드레스를 디코딩하여 해당 비트라인의 센스 앰프를 인에이블시키는 복수의 디코딩셀; 및
    상기 프리디코딩된 와이 어드레스를 디코딩하여 해당 비트라인에 연결된 센스 앰프를 인에이블시키며, 테스트 모드 제어부의 제1 리던던시 인에이블 신호에 의해 최상위 비트라인에 연결된 센스 앰프를 선택하는 디코딩 셀로 구성하여 된 것을 특징으로 하는 메모리의 구제 회로.
  4. 제 3항에 있어서, 상기 디코딩셀은
    테스트 모드 제어부의 제1 리던던시 인에이블 신호를 반전하는 인버터와;
    각기 반전단자와 비반전단자로 인가되는 상기 제1 리던던시 인에이블 신호와 인버터의 출력신호에 의해 인에이블되어 상위 와이 어드레스를 부정곱 연산한 부정곱 게이트의 출력신호를 출력하는 전송게이트와;
    상기 제1 리던던시 인에이블 신호에 의해 도통제어되어 상기 전송게이트의 출력단을 접지시키는 제1 엔모스 트랜지스터와;
    상기 제1 리던던시 인에이블 신호에 도통제어되어 상기 제1 엔모스 트랜지스터의 출력신호를 전달하는 제2 엔모스 트랜지스터; 및
    상기 제2 엔모스 트랜지스터의 출력신호를 반전하여 최상위 와이 선택 신호로 출력하는 인버터를 포함하여 된 것을 특징으로 하는 메모리의 구제 회로.
  5. 메모리 어레이부와; 테스트 모드용 경로를 인에이블시키기 위한 제 1리던던시 인에에블 신호와, 구제용 메모리 셀의 영향을 검증하기 위한 제 2리던던시 인에이블 신호를 출력하는 테스트 모드 제어부와; 상기 제 1, 및 제 2 리던던시 인에이블 신호의 활성화시 디스에이블되는 복수의 와이 프리디코더와; 상기 제 1 리던던시 인에이블 신호에 의해 정상 메모리 셀과 구제용 메모리셀을 선택하는 와이 디코더; 및 상기 제2 리던던시 인에이블 신호에 의해 불량 어드레스에 해당하는 비트라인 대신 리던던시 비트라인을 인에이블시키는 와이 리던던시 디코더를 포함하는 메모리의 구제 방법에 있어서,
    상기 메모리 어레이부 내에 모든 셀을 프리차지시킨 후, 워드라인의 액티브 동작시 상기 제 1리던던시 인에이블 신호에 따라 테스트 모드용 경로를 인에이블시켜 메모리 어레이부 내에 해당 센스앰프를 인에이블시키는 제 1단계; 및
    상기 제 2리던던시 인에이블 신호에 따라 불량 메모리 셀을 구제용 메모리 셀로 구제하고 정상 메모리셀의 동작에 의한 구제용 메모리 셀의 오동작 여부를 검증하는 제 2단계를 포함하여 된 것을 특징으로 하는 메모리의 구제 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960012792B1 (ko) * 1993-12-31 1996-09-24 현대전자산업 주식회사 컬럼 리던던시 회로
KR0172352B1 (ko) * 1995-11-30 1999-03-30 김광호 반도체 메모리 장치의 컬럼 리던던시 제어회로

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