JPH10283783A - 節電機能付き半導体メモリ装置 - Google Patents
節電機能付き半導体メモリ装置Info
- Publication number
- JPH10283783A JPH10283783A JP10088954A JP8895498A JPH10283783A JP H10283783 A JPH10283783 A JP H10283783A JP 10088954 A JP10088954 A JP 10088954A JP 8895498 A JP8895498 A JP 8895498A JP H10283783 A JPH10283783 A JP H10283783A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- burn
- voltage
- power
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 230000006870 function Effects 0.000 claims abstract description 33
- 230000007704 transition Effects 0.000 claims description 31
- 238000001514 detection method Methods 0.000 claims description 16
- 230000003213 activating effect Effects 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 abstract description 7
- 230000000415 inactivating effect Effects 0.000 abstract description 2
- 230000004913 activation Effects 0.000 description 19
- 102100029010 D-aminoacyl-tRNA deacylase 1 Human genes 0.000 description 8
- 230000004044 response Effects 0.000 description 8
- 101000838688 Homo sapiens D-aminoacyl-tRNA deacylase 1 Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 4
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 4
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 4
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 4
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 101100166255 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CEP3 gene Proteins 0.000 description 3
- 201000002487 asphyxiating thoracic dystrophy 1 Diseases 0.000 description 3
- 101710109959 D-aminoacyl-tRNA deacylase 1 Proteins 0.000 description 2
- ZRKLEAHGBNDKHM-UHFFFAOYSA-N N,n'-diallyl-2,3-dihydroxysuccinamide Chemical compound C=CCNC(=O)C(O)C(O)C(=O)NCC=C ZRKLEAHGBNDKHM-UHFFFAOYSA-N 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】節電機能付き半導体メモリ装置をバーンインす
るとき、 相対的に長い時間の間メモリセル及び周辺回路
を高電圧で動作させ、正確なバーンインを行って、該バ
ーンインの効率を向上し得るようにしようとするもので
ある。 【解決手段】メモリセルのデータ入出力制御時にワード
ライン及びビットラインを活性化させるパワーダウン信
号ＰＤを発生するパワーダウンタイマー４０を備え、パ
ワーダウン信号ＰＤの消滅でワードライン及びビットラ
インを非活性にさせて電力消耗を抑制するようにした半
導体メモリ装置であって、バーンインモード時に、バー
ンイン電圧が所定レベル以上になるとバーンイン電圧感
知信号ＢＩＶを発生するバーンイン電圧感知部１００を
設けると共に、バーンイン電圧感知信号ＢＩＶが入力し
ている間、パワーダウン信号ＰＤが継続して発生するよ
うパワーダウンタイマー４０を構成した。
るとき、 相対的に長い時間の間メモリセル及び周辺回路
を高電圧で動作させ、正確なバーンインを行って、該バ
ーンインの効率を向上し得るようにしようとするもので
ある。 【解決手段】メモリセルのデータ入出力制御時にワード
ライン及びビットラインを活性化させるパワーダウン信
号ＰＤを発生するパワーダウンタイマー４０を備え、パ
ワーダウン信号ＰＤの消滅でワードライン及びビットラ
インを非活性にさせて電力消耗を抑制するようにした半
導体メモリ装置であって、バーンインモード時に、バー
ンイン電圧が所定レベル以上になるとバーンイン電圧感
知信号ＢＩＶを発生するバーンイン電圧感知部１００を
設けると共に、バーンイン電圧感知信号ＢＩＶが入力し
ている間、パワーダウン信号ＰＤが継続して発生するよ
うパワーダウンタイマー４０を構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、節電機能付き半導
体メモリ装置に係るもので、詳しくは、低電力消耗のス
タティックランダムアクセスメモリ（stastic random a
ccess memory；以下、ＳＲＡＭと略す）において、正常
動作モードのときは節電機能をイネーブルさせ、バーン
インモードのときは節電機能をディスエーブルさせて、
バーンインモードの効果を向上し得る節電機能付き半導
体メモリ装置に関するものである。
体メモリ装置に係るもので、詳しくは、低電力消耗のス
タティックランダムアクセスメモリ（stastic random a
ccess memory；以下、ＳＲＡＭと略す）において、正常
動作モードのときは節電機能をイネーブルさせ、バーン
インモードのときは節電機能をディスエーブルさせて、
バーンインモードの効果を向上し得る節電機能付き半導
体メモリ装置に関するものである。
【０００２】
【従来の技術】一般に、半導体メモリ装置は節電機能の
有無に拘わらず、パッケージ化した後、或いは、ウエハ
（wafer)を製作した後、初期の不良品を除去するためバ
ーンイン（Burn-in)を行うが、該バーンインを行うとき
は多くの場合高電圧を印加してメモリセル及びその周辺
回路を動作させ、半導体メモリ装置の試験を施してい
た。
有無に拘わらず、パッケージ化した後、或いは、ウエハ
（wafer)を製作した後、初期の不良品を除去するためバ
ーンイン（Burn-in)を行うが、該バーンインを行うとき
は多くの場合高電圧を印加してメモリセル及びその周辺
回路を動作させ、半導体メモリ装置の試験を施してい
た。
【０００３】そして、ＳＲＡＭにおいては、正常動作モ
ードの場合と同様にバーンインモードの場合にも読取り
及び書入れの各サイクルの間に直流電圧が継続して流れ
るため、ＳＲＡＭにおける電力の消耗が多くなり、従っ
て、ＳＲＡＭの電力消耗を低減させる多様な方法が提案
されていた。その１例として、「1990年10月9 日付の米
国特許第4,947,487 号」には、書入れサイクル間の消耗
電流を低減させる方法が記載され、実際の書入れ動作を
行う期間は、制御信号により決定される書入れサイクル
期間に従わず、パルス信号発生手段が所定パルスを発生
する期間により決定させて、実際の書入れ動作が完了さ
れると前記のパルス信号発生手段による書入れサイクル
中であってもパワーダウンモード（Power-down mode)に
転換するようになっていた。
ードの場合と同様にバーンインモードの場合にも読取り
及び書入れの各サイクルの間に直流電圧が継続して流れ
るため、ＳＲＡＭにおける電力の消耗が多くなり、従っ
て、ＳＲＡＭの電力消耗を低減させる多様な方法が提案
されていた。その１例として、「1990年10月9 日付の米
国特許第4,947,487 号」には、書入れサイクル間の消耗
電流を低減させる方法が記載され、実際の書入れ動作を
行う期間は、制御信号により決定される書入れサイクル
期間に従わず、パルス信号発生手段が所定パルスを発生
する期間により決定させて、実際の書入れ動作が完了さ
れると前記のパルス信号発生手段による書入れサイクル
中であってもパワーダウンモード（Power-down mode)に
転換するようになっていた。
【０００４】また、他の例として「米国特許第4,947,37
9 号（1990年8 月7 日) 」には、複数のワードラインと
複数のビットラインとに連結されたデータ出力回路を、
ワードライン活性化パルス及びセンスアンプ活性化パル
スが終了した後に非活性化させ、読取りサイクルでの電
流消耗を低減させるようになっていた。また、最近提示
された従来の節電機能付き半導体メモリ装置の例を図７
に示す。
9 号（1990年8 月7 日) 」には、複数のワードラインと
複数のビットラインとに連結されたデータ出力回路を、
ワードライン活性化パルス及びセンスアンプ活性化パル
スが終了した後に非活性化させ、読取りサイクルでの電
流消耗を低減させるようになっていた。また、最近提示
された従来の節電機能付き半導体メモリ装置の例を図７
に示す。
【０００５】図７において、各メモリセル（ＭＣ１１〜
ＭＣｎ１）〜（ＭＣ１ｍ〜ＭＣｎｍ）に各ビットライン
対（ＢＬ１，ＢＬ１Ｂ）〜（ＢＬｍ，ＢＬｍＢ）及び各
ワードラインＷＬ１〜ＷＬｎが接続されてデータを貯蔵
するメモリセルアレイと、該メモリセルアレイのビット
ライン対（ＢＬ１，ＢＬ１Ｂ）〜（ＢＬｍ，ＢＬｍＢ）
をプルアップさせる各ビットラインプルアップ部（ＢＰ
１〜ＢＰｍ）と、各アドレス信号Ａ１〜Ａｋを受けてロ
ーデコーダ３及びコラムデコーダ７に伝送するアドレス
入力回路１と、該アドレス入力回路１を介して入力する
アドレス信号Ａ１〜Ａｋのレベル遷移を感知するアドレ
ス遷移感知部５と、前記ローデコーダ３の出力信号を反
転する各インバータＩ１〜Ｉｎと、パワーダウン信号Ｐ
Ｄ及び前記各インバータＩ１〜Ｉｎの出力信号を否定論
理和して前記ワードラインＷＬ１〜ＷＬｎに出力する各
ＮＯＲゲートＮＯＲ１〜ＮＯＲｎと、読取りモードのと
き前記メモリセルアレイからデータを読み入れて出力バ
ッファー３７及びデータ入出力バス３９を経て外部に出
力するセンス増幅器３５と、書入れモード時に外部から
データ入出力バス３９を介して入力するデータＤＡＴＡ
を各インバータ２５、２７を経てデータ入力ライン対Ｄ
ＩＮ，ＤＩＮＢ及びデータライン対ＤＬ，ＤＬＢからメ
モリセルアレイに出力するデータ入力回路２９と、該デ
ータ入力回路２９に入力するデータレベルの遷移を感知
してデータ入力感知信号ＤＴＤｊ（ｊ＝１〜ｎ）を出力
するデータ遷移感知部３３と、チップ選択信号ＣＳＢ、
書入れ活性化信号ＷＥＢ及び出力活性化信号ＯＥＢが印
加する読取り／書入れ制御回路１１の出力信号を受けて
チップ選択感知信号ＣＳＤ及び書入れモード感知信号Ｗ
ＴＤを出力するチップ選択／書入れモード感知部１３
と、書入れモード時に前記読取り／書入れ制御回路１１
の制御信号ＷＥを反転するインバータ１９の出力がロー
であるときパワーダウン信号ＰＤを受けて書入れ切換信
号ＳＷＥを出力するＮＯＲゲート１７と、前記パワーダ
ウン信号ＰＤ及び読取り／書入れ制御回路１１からの制
御信号ＷＥを受けてセンス増幅器活性化信号ＳＡＥを出
力するＮＯＲゲート３１と、前記アドレス遷移感知部５
から各アドレス遷移感知信号ＡＴＤｉ（ｉ＝１〜ｋ）、
前記チップ選択／書入れモード感知部１３からチップ選
択感知信号ＣＳＤ及び書入れモード感知信号ＷＴＤ、前
記データ遷移感知部３３からデータ入力感知信号ＤＴＤ
ｊ（ｊ＝１〜ｎ）を夫々受けて論理演算し予め設定され
たパルス幅を有するパワーダウン信号ＰＤを発生するパ
ワーダウンタイマー１５と、を備えて構成されていた。
ＭＣｎ１）〜（ＭＣ１ｍ〜ＭＣｎｍ）に各ビットライン
対（ＢＬ１，ＢＬ１Ｂ）〜（ＢＬｍ，ＢＬｍＢ）及び各
ワードラインＷＬ１〜ＷＬｎが接続されてデータを貯蔵
するメモリセルアレイと、該メモリセルアレイのビット
ライン対（ＢＬ１，ＢＬ１Ｂ）〜（ＢＬｍ，ＢＬｍＢ）
をプルアップさせる各ビットラインプルアップ部（ＢＰ
１〜ＢＰｍ）と、各アドレス信号Ａ１〜Ａｋを受けてロ
ーデコーダ３及びコラムデコーダ７に伝送するアドレス
入力回路１と、該アドレス入力回路１を介して入力する
アドレス信号Ａ１〜Ａｋのレベル遷移を感知するアドレ
ス遷移感知部５と、前記ローデコーダ３の出力信号を反
転する各インバータＩ１〜Ｉｎと、パワーダウン信号Ｐ
Ｄ及び前記各インバータＩ１〜Ｉｎの出力信号を否定論
理和して前記ワードラインＷＬ１〜ＷＬｎに出力する各
ＮＯＲゲートＮＯＲ１〜ＮＯＲｎと、読取りモードのと
き前記メモリセルアレイからデータを読み入れて出力バ
ッファー３７及びデータ入出力バス３９を経て外部に出
力するセンス増幅器３５と、書入れモード時に外部から
データ入出力バス３９を介して入力するデータＤＡＴＡ
を各インバータ２５、２７を経てデータ入力ライン対Ｄ
ＩＮ，ＤＩＮＢ及びデータライン対ＤＬ，ＤＬＢからメ
モリセルアレイに出力するデータ入力回路２９と、該デ
ータ入力回路２９に入力するデータレベルの遷移を感知
してデータ入力感知信号ＤＴＤｊ（ｊ＝１〜ｎ）を出力
するデータ遷移感知部３３と、チップ選択信号ＣＳＢ、
書入れ活性化信号ＷＥＢ及び出力活性化信号ＯＥＢが印
加する読取り／書入れ制御回路１１の出力信号を受けて
チップ選択感知信号ＣＳＤ及び書入れモード感知信号Ｗ
ＴＤを出力するチップ選択／書入れモード感知部１３
と、書入れモード時に前記読取り／書入れ制御回路１１
の制御信号ＷＥを反転するインバータ１９の出力がロー
であるときパワーダウン信号ＰＤを受けて書入れ切換信
号ＳＷＥを出力するＮＯＲゲート１７と、前記パワーダ
ウン信号ＰＤ及び読取り／書入れ制御回路１１からの制
御信号ＷＥを受けてセンス増幅器活性化信号ＳＡＥを出
力するＮＯＲゲート３１と、前記アドレス遷移感知部５
から各アドレス遷移感知信号ＡＴＤｉ（ｉ＝１〜ｋ）、
前記チップ選択／書入れモード感知部１３からチップ選
択感知信号ＣＳＤ及び書入れモード感知信号ＷＴＤ、前
記データ遷移感知部３３からデータ入力感知信号ＤＴＤ
ｊ（ｊ＝１〜ｎ）を夫々受けて論理演算し予め設定され
たパルス幅を有するパワーダウン信号ＰＤを発生するパ
ワーダウンタイマー１５と、を備えて構成されていた。
【０００６】そして、前記パワーダウンタイマー１５
は、図８に示したように、各アドレス遷移感知信号ＡＴ
Ｄ１〜ＡＴＤｋを否定論理和するＮＯＲゲート４２と、
データ入力感知信号ＤＴＤ１〜ＤＴＤｎを否定論理和す
るＮＯＲゲート４４と、チップ選択信号ＣＳＤ及び書入
れモード感知信号ＷＴＤを否定論理和するＮＯＲゲート
４６と、それらＮＯＲゲート４２、４４、４６の出力信
号を否定論理積するＮＡＮＤゲート４８と、該ＮＡＮＤ
ゲート４８の出力信号を受けてパルス幅を拡張するパル
ス延長回路５０と、該パルス延長回路５０の出力信号を
反転してパワーダウン信号ＰＤを前記各ＮＯＲゲートＮ
ＯＲ１〜ＮＯＲｎ、１７、３１及びデータ入力回路２９
に夫々出力するインバータ５２と、を備えていた。
は、図８に示したように、各アドレス遷移感知信号ＡＴ
Ｄ１〜ＡＴＤｋを否定論理和するＮＯＲゲート４２と、
データ入力感知信号ＤＴＤ１〜ＤＴＤｎを否定論理和す
るＮＯＲゲート４４と、チップ選択信号ＣＳＤ及び書入
れモード感知信号ＷＴＤを否定論理和するＮＯＲゲート
４６と、それらＮＯＲゲート４２、４４、４６の出力信
号を否定論理積するＮＡＮＤゲート４８と、該ＮＡＮＤ
ゲート４８の出力信号を受けてパルス幅を拡張するパル
ス延長回路５０と、該パルス延長回路５０の出力信号を
反転してパワーダウン信号ＰＤを前記各ＮＯＲゲートＮ
ＯＲ１〜ＮＯＲｎ、１７、３１及びデータ入力回路２９
に夫々出力するインバータ５２と、を備えていた。
【０００７】尚、図７中、２１、２３は、書入れモード
時に各インバータ２５、２７から入力するデータ入力回
路２９からの入力データＤＩＮ，ＤＩＮＢをメモリセル
アレイに出力するスイッチングトランジスタを示し、
（Ｎ１〜Ｎ１Ｂ）〜（Ｎｍ〜ＮｍＢ）は、読取り／書入
れモード時にコラムデコーダ７の出力信号ＣＳＬ１〜Ｃ
ＳＬｍにより動作するスイッチングトランジスタを示し
たものである。
時に各インバータ２５、２７から入力するデータ入力回
路２９からの入力データＤＩＮ，ＤＩＮＢをメモリセル
アレイに出力するスイッチングトランジスタを示し、
（Ｎ１〜Ｎ１Ｂ）〜（Ｎｍ〜ＮｍＢ）は、読取り／書入
れモード時にコラムデコーダ７の出力信号ＣＳＬ１〜Ｃ
ＳＬｍにより動作するスイッチングトランジスタを示し
たものである。
【０００８】このように構成された従来の節電機能付き
半導体メモリ装置の動作を説明すると次のようであっ
た。図７に示したように、パワーダウンタイマー１５
は、アドレス遷移感知部５から各アドレス遷移感知信号
ＡＴＤ１〜ＡＴＤｋを、チップ選択／書入れモード感知
部１３からチップ選択感知信号ＣＳＤ及び書入れモード
感知信号ＷＴＤを、データ遷移感知部３３からデータ入
力感知信号ＤＴＤ１〜ＤＴＤｎを夫々受けて予め設定さ
れたパルス幅を有するパワーダウン信号ＰＤを発生す
る。
半導体メモリ装置の動作を説明すると次のようであっ
た。図７に示したように、パワーダウンタイマー１５
は、アドレス遷移感知部５から各アドレス遷移感知信号
ＡＴＤ１〜ＡＴＤｋを、チップ選択／書入れモード感知
部１３からチップ選択感知信号ＣＳＤ及び書入れモード
感知信号ＷＴＤを、データ遷移感知部３３からデータ入
力感知信号ＤＴＤ１〜ＤＴＤｎを夫々受けて予め設定さ
れたパルス幅を有するパワーダウン信号ＰＤを発生す
る。
【０００９】即ち、該パワーダウンタイマー１５では、
図８に示したように、アドレス遷移ＡＴＤ１〜ＡＴＤｋ
及びデータ入力感知信号ＤＴＤ１〜ＤＴＤｎとチップ選
択感知信号ＣＳＤ及び書入れモード感知信号ＷＴＤとが
各ＮＯＲゲート４２、４４、４６に印加し、それらＮＯ
Ｒゲート４２、４４、４６の出力信号がＮＡＮＤゲート
４８に印加して否定論理積された出力信号がパルス延長
回路５０に印加し、該パルス延長回路５０からインバー
タ５２を介して前記各感知信号中何れか１つの遷移に応
答してパワーダウン信号ＰＤが発生される。
図８に示したように、アドレス遷移ＡＴＤ１〜ＡＴＤｋ
及びデータ入力感知信号ＤＴＤ１〜ＤＴＤｎとチップ選
択感知信号ＣＳＤ及び書入れモード感知信号ＷＴＤとが
各ＮＯＲゲート４２、４４、４６に印加し、それらＮＯ
Ｒゲート４２、４４、４６の出力信号がＮＡＮＤゲート
４８に印加して否定論理積された出力信号がパルス延長
回路５０に印加し、該パルス延長回路５０からインバー
タ５２を介して前記各感知信号中何れか１つの遷移に応
答してパワーダウン信号ＰＤが発生される。
【００１０】次いで、前記パワーダウン信号ＰＤはデー
タ入力回路２９を制御する一方、ＮＯＲゲートＮＯＲ１
〜ＮＯＲｎに印加して各ワードラインＷＬ１〜ＷＬｎを
活性化させ、ＮＯＲゲート１７に印加してデータ入力回
路２９をデータライン対ＤＬ、ＤＬＢに連結するための
書入れ切換信号ＳＷＥを活性化させ、又は、ＮＯＲゲー
ト３１に印加してセンス増幅器活性化信号ＳＡＥを発生
させる。
タ入力回路２９を制御する一方、ＮＯＲゲートＮＯＲ１
〜ＮＯＲｎに印加して各ワードラインＷＬ１〜ＷＬｎを
活性化させ、ＮＯＲゲート１７に印加してデータ入力回
路２９をデータライン対ＤＬ、ＤＬＢに連結するための
書入れ切換信号ＳＷＥを活性化させ、又は、ＮＯＲゲー
ト３１に印加してセンス増幅器活性化信号ＳＡＥを発生
させる。
【００１１】具体的に、読取り及び書入れ動作について
図９を用いて説明する。先ず、書入れサイクル動作の場
合、図９（Ａ）、（Ｃ）に示したように、チップ選択信
号ＣＳＢ及び書入れ活性化信号ＷＥＢはローレベルを維
持し、出力活性化信号ＯＥＢはハイレベルを維持する。
即ち、書入れサイクルが開始されると、読取り／書入れ
制御回路１１からのローレベルのチップ選択信号ＣＳＢ
及び書入れ活性化信号ＷＥＢを受けてチップ選択／書入
れモード感知部１３から、図９（Ｆ）、（Ｇ）に示すハ
イレベルのパルス信号のチップ選択感知信号ＣＳＤ及び
書入れモード感知信号ＷＴＤが発生する。また、読取り
／書入れ制御回路１１は、制御信号ＷＥ（書入れ活性化
信号ＷＥＢの否定論理信号）を出力すると共に、別のチ
ップ選択信号ＣＳ（チップ選択信号ＣＳＢの否定論理信
号）をアドレス入力回路１に出力し、これに基づいてア
ドレス入力回路１からアドレス信号Ａｉがローデコーダ
３、アドレス遷移感知部５及びコラムデコーダ７に出力
される。そして、アドレス遷移感知部５はアドレス信号
Ａｉの遷移に応答して図９（Ｈ）に示したようなパルス
信号のアドレス遷移感知信号ＡＴＤｉを出力する。
図９を用いて説明する。先ず、書入れサイクル動作の場
合、図９（Ａ）、（Ｃ）に示したように、チップ選択信
号ＣＳＢ及び書入れ活性化信号ＷＥＢはローレベルを維
持し、出力活性化信号ＯＥＢはハイレベルを維持する。
即ち、書入れサイクルが開始されると、読取り／書入れ
制御回路１１からのローレベルのチップ選択信号ＣＳＢ
及び書入れ活性化信号ＷＥＢを受けてチップ選択／書入
れモード感知部１３から、図９（Ｆ）、（Ｇ）に示すハ
イレベルのパルス信号のチップ選択感知信号ＣＳＤ及び
書入れモード感知信号ＷＴＤが発生する。また、読取り
／書入れ制御回路１１は、制御信号ＷＥ（書入れ活性化
信号ＷＥＢの否定論理信号）を出力すると共に、別のチ
ップ選択信号ＣＳ（チップ選択信号ＣＳＢの否定論理信
号）をアドレス入力回路１に出力し、これに基づいてア
ドレス入力回路１からアドレス信号Ａｉがローデコーダ
３、アドレス遷移感知部５及びコラムデコーダ７に出力
される。そして、アドレス遷移感知部５はアドレス信号
Ａｉの遷移に応答して図９（Ｈ）に示したようなパルス
信号のアドレス遷移感知信号ＡＴＤｉを出力する。
【００１２】次いで、これら各信号ＣＳＤ，ＷＴＤ，Ａ
ＴＤｉとローレベルのデータ入力感知信号ＤＴＤｊの入
力により、パワーダウンタイマー１５から図９（Ｊ）に
示したようなローレベルのパワーダウン信号ＰＤが出力
される。次いで、該パワーダウン信号ＰＤがパルス延長
回路５０により所定パルス幅を有してローレベルを維持
する間、ワードラインＷＬ１〜ＷＬｎのうちの選択され
たワードラインは対応するＮＯＲゲートＮＯＲｉの出力
によって活性化される。
ＴＤｉとローレベルのデータ入力感知信号ＤＴＤｊの入
力により、パワーダウンタイマー１５から図９（Ｊ）に
示したようなローレベルのパワーダウン信号ＰＤが出力
される。次いで、該パワーダウン信号ＰＤがパルス延長
回路５０により所定パルス幅を有してローレベルを維持
する間、ワードラインＷＬ１〜ＷＬｎのうちの選択され
たワードラインは対応するＮＯＲゲートＮＯＲｉの出力
によって活性化される。
【００１３】その後、データＤＡＴＤの入力によって、
データ遷移感知部３３からハイレベルのデータ入力感知
信号ＤＴＤｊがパワーダウンタイマー１５に入力する
と、パワーダウン信号ＰＤがローレベルに遷移し、ＮＯ
Ｒゲート１７からの書入れ切替信号ＳＷＥが図９（Ｎ）
に示すようにハイレベルになって、スイッチングトラン
ジスタ２１，２３がターンオンする。これにより、デー
タ入力ライン対ＤＩＮ，ＤＩＮＢ及びデータライン対Ｄ
Ｌ，ＤＬＢからコラムデコーダ７によってスイッチング
トランジスタ（Ｎ１〜Ｎ１Ｂ）〜（Ｎｍ〜ＮｍＢ）の選
択されたスイッチングトランジスタを介して選択された
メモリセル内にデータＤＡＴＤが書き込まれる。その
後、パワーダウン信号ＰＤがハイレベルになるとワード
ラインＷＬｈ（ｈ＝１〜ｎ）は非活性となり、データ入
力回路２９も非活性化状態になり、書入れ切換信号ＳＷ
Ｅがローレベルになって、データ入力回路２９から各メ
モリセルに印加する電流が遮断される。
データ遷移感知部３３からハイレベルのデータ入力感知
信号ＤＴＤｊがパワーダウンタイマー１５に入力する
と、パワーダウン信号ＰＤがローレベルに遷移し、ＮＯ
Ｒゲート１７からの書入れ切替信号ＳＷＥが図９（Ｎ）
に示すようにハイレベルになって、スイッチングトラン
ジスタ２１，２３がターンオンする。これにより、デー
タ入力ライン対ＤＩＮ，ＤＩＮＢ及びデータライン対Ｄ
Ｌ，ＤＬＢからコラムデコーダ７によってスイッチング
トランジスタ（Ｎ１〜Ｎ１Ｂ）〜（Ｎｍ〜ＮｍＢ）の選
択されたスイッチングトランジスタを介して選択された
メモリセル内にデータＤＡＴＤが書き込まれる。その
後、パワーダウン信号ＰＤがハイレベルになるとワード
ラインＷＬｈ（ｈ＝１〜ｎ）は非活性となり、データ入
力回路２９も非活性化状態になり、書入れ切換信号ＳＷ
Ｅがローレベルになって、データ入力回路２９から各メ
モリセルに印加する電流が遮断される。
【００１４】一方、読取りサイクル動作の場合は、チッ
プ選択信号ＣＳＢ，書入れ活性化信号ＷＥＢ及び出力活
性化信号ＯＥＢが夫々図９（Ａ）、（Ｃ）、（Ｄ）に示
したように、ロー、ハイ及びローレベルを維持し、制御
信号ＷＥがローレベルを維持する。そして、パワーダウ
ンタイマー１５からは図９（Ｊ）に示すように設定され
たパルス幅だけローレベルのパワーダウン信号ＰＤが出
力し、ＮＯＲゲート３１からのセンス増幅器活性化信号
ＳＡＥが、図９（Ｏ）に示すように設定パルス幅だけハ
イレベルとなり、センス増幅器３５が活性化される。こ
れにより、選択されたメモリセルからのデータが出力バ
ッファー３７に読込まれラッチされた後、パワーダウン
信号ＰＤのハイレベルへの遷移に応答してセンス増幅器
３５は非活性化され、電流経路を遮断する。
プ選択信号ＣＳＢ，書入れ活性化信号ＷＥＢ及び出力活
性化信号ＯＥＢが夫々図９（Ａ）、（Ｃ）、（Ｄ）に示
したように、ロー、ハイ及びローレベルを維持し、制御
信号ＷＥがローレベルを維持する。そして、パワーダウ
ンタイマー１５からは図９（Ｊ）に示すように設定され
たパルス幅だけローレベルのパワーダウン信号ＰＤが出
力し、ＮＯＲゲート３１からのセンス増幅器活性化信号
ＳＡＥが、図９（Ｏ）に示すように設定パルス幅だけハ
イレベルとなり、センス増幅器３５が活性化される。こ
れにより、選択されたメモリセルからのデータが出力バ
ッファー３７に読込まれラッチされた後、パワーダウン
信号ＰＤのハイレベルへの遷移に応答してセンス増幅器
３５は非活性化され、電流経路を遮断する。
【００１５】このように、従来の節電機能付き半導体メ
モリ装置ではバーンインモードの場合も、書入れサイク
ル及び読取りサイクル時に電流経路を遮断させて電力消
耗を減らしていた。
モリ装置ではバーンインモードの場合も、書入れサイク
ル及び読取りサイクル時に電流経路を遮断させて電力消
耗を減らしていた。
【００１６】
【発明が解決しようとする課題】然るに、このように構
成された従来の節電機能付き半導体メモリ装置において
は、メモリをパッケージ化した後、又はウエハを制作し
た後、初期に不良製品を除去するためバーンインを行う
とき、半導体素子の短所であるトランジスタのゲートオ
キサイド（Gate Oxide）の欠陥は克服するが、節電機能
を備えたメモリの場合に、相対的に短い時間の間メモリ
セル及び周辺回路の一部のみをバーンインするようにな
って、回路全体的のバーンインが行われず、よってバー
ンイン効果が低下するという不都合な点があった。
成された従来の節電機能付き半導体メモリ装置において
は、メモリをパッケージ化した後、又はウエハを制作し
た後、初期に不良製品を除去するためバーンインを行う
とき、半導体素子の短所であるトランジスタのゲートオ
キサイド（Gate Oxide）の欠陥は克服するが、節電機能
を備えたメモリの場合に、相対的に短い時間の間メモリ
セル及び周辺回路の一部のみをバーンインするようにな
って、回路全体的のバーンインが行われず、よってバー
ンイン効果が低下するという不都合な点があった。
【００１７】本発明の目的は、バーンインするとき、相
対的に長い時間の間メモリセル及び周辺回路を高電圧で
動作させ、回路全体に正確なバーンインを行って該バー
ンインの効率を向上し得る節電機能を備えた半導体メモ
リ装置を提供しようとするものである。
対的に長い時間の間メモリセル及び周辺回路を高電圧で
動作させ、回路全体に正確なバーンインを行って該バー
ンインの効率を向上し得る節電機能を備えた半導体メモ
リ装置を提供しようとするものである。
【００１８】
【課題を解決するための手段】このような目的を達成す
るため、本発明の請求項１に係る節電機能付き半導体メ
モリ装置においては、メモリセルのデータ入出力制御時
にワードライン及びビットラインを活性化させるパワー
ダウン信号（ＰＤ）を発生するパワーダウンタイマー
（４０）を備え、上記パワーダウン信号（ＰＤ）の消滅
でワードライン及びビットラインを非活性にさせて電力
消耗を抑制するようにした節電機能付き半導体メモリ装
置であって、バーンインモード時に、バーンイン電圧が
所定レベル以上になるとバーンイン電圧感知信号（ＢＩ
Ｖ）を発生するバーンイン電圧感知部（１００）を設け
ると共に、前記バーンイン電圧感知信号（ＢＩＶ）が入
力している間、前記パワーダウン信号（ＰＤ）を継続し
て発生させるよう上記パワーダウンタイマー（４０）を
構成した。
るため、本発明の請求項１に係る節電機能付き半導体メ
モリ装置においては、メモリセルのデータ入出力制御時
にワードライン及びビットラインを活性化させるパワー
ダウン信号（ＰＤ）を発生するパワーダウンタイマー
（４０）を備え、上記パワーダウン信号（ＰＤ）の消滅
でワードライン及びビットラインを非活性にさせて電力
消耗を抑制するようにした節電機能付き半導体メモリ装
置であって、バーンインモード時に、バーンイン電圧が
所定レベル以上になるとバーンイン電圧感知信号（ＢＩ
Ｖ）を発生するバーンイン電圧感知部（１００）を設け
ると共に、前記バーンイン電圧感知信号（ＢＩＶ）が入
力している間、前記パワーダウン信号（ＰＤ）を継続し
て発生させるよう上記パワーダウンタイマー（４０）を
構成した。
【００１９】かかる構成では、バーンインモード時は、
バーンイン電圧感知部からのバーンイン電圧感知信号
（ＢＩＶ）によって、パワーダウンタイマーからパワー
ダウン信号が継続して発生するようになる。これによ
り、バーンインモード時に回路全体に正確なバーンイン
を行うことができ、バーンインの効率を向上し得る。ま
た、請求項２に記載の発明では、上記バーンイン電圧感
知部（１００）のバーンイン電圧感知信号（ＢＩＶ）
が、ハイレベルで発生するように構成した。
バーンイン電圧感知部からのバーンイン電圧感知信号
（ＢＩＶ）によって、パワーダウンタイマーからパワー
ダウン信号が継続して発生するようになる。これによ
り、バーンインモード時に回路全体に正確なバーンイン
を行うことができ、バーンインの効率を向上し得る。ま
た、請求項２に記載の発明では、上記バーンイン電圧感
知部（１００）のバーンイン電圧感知信号（ＢＩＶ）
が、ハイレベルで発生するように構成した。
【００２０】具体的には、上記バーンイン電圧感知部
（１００）は、請求項３に記載のように、制御信号（Ｃ
ＴＬ）により選択的にバーンイン電圧を感知する電圧感
知手段（１１１）と、該電圧感知手段（１１１）の出力
信号を反転するインバータ手段（１０９）と、該インバ
ータ手段（１０９）の出力信号をラッチしてバーンイン
電圧感知信号（ＢＩＶ）を出力するラッチ手段（１１
０）と、から構成される。
（１００）は、請求項３に記載のように、制御信号（Ｃ
ＴＬ）により選択的にバーンイン電圧を感知する電圧感
知手段（１１１）と、該電圧感知手段（１１１）の出力
信号を反転するインバータ手段（１０９）と、該インバ
ータ手段（１０９）の出力信号をラッチしてバーンイン
電圧感知信号（ＢＩＶ）を出力するラッチ手段（１１
０）と、から構成される。
【００２１】上記電圧感知手段（１１１）は、請求項４
に記載のように、制御信号（ＣＴＬ）がハイレベルにな
ってバーンインモードが設定されるとバーンイン電圧を
感知するように構成される。請求項４に記載の上記電圧
感知手段（１１１）は、具体的には請求項５に記載のよ
うに、制御信号（ＣＴＬ）を順次反転する第１、第２イ
ンバータ（１０１、１０７）と、バーンイン電圧端子と
接地端子間に順次直列連結されたＰＭＯＳトランジスタ
（１０２）、複数個のダイオード（１０３〜１０５）及
び第１ＮＭＯＳトランジスタ（１０６）と、上記最終段
のダイオード（１０５）と第１ＮＭＯＳトランジスタ
（１０６）の接続点と接地間に直列接続される第２ＮＭ
ＯＳトランジスタ（１０８）と、から構成され、上記第
１インバータ（１０１）の出力信号を上記ＰＭＯＳトラ
ンジスタ（１０２）と第１ＮＭＯＳトランジスタ（１０
６）の各ゲートにそれぞれ入力し、上記第２インバータ
（１０７）の出力を上記第２ＮＭＯＳトランジスタ（１
０８）のゲートに入力し、上記ダイオード（１０５）と
第１ＮＭＯＳトランジスタ（１０６）の接続点と第２Ｎ
ＭＯＳトランジスタ（１０８）の接続点から出力する構
成である。
に記載のように、制御信号（ＣＴＬ）がハイレベルにな
ってバーンインモードが設定されるとバーンイン電圧を
感知するように構成される。請求項４に記載の上記電圧
感知手段（１１１）は、具体的には請求項５に記載のよ
うに、制御信号（ＣＴＬ）を順次反転する第１、第２イ
ンバータ（１０１、１０７）と、バーンイン電圧端子と
接地端子間に順次直列連結されたＰＭＯＳトランジスタ
（１０２）、複数個のダイオード（１０３〜１０５）及
び第１ＮＭＯＳトランジスタ（１０６）と、上記最終段
のダイオード（１０５）と第１ＮＭＯＳトランジスタ
（１０６）の接続点と接地間に直列接続される第２ＮＭ
ＯＳトランジスタ（１０８）と、から構成され、上記第
１インバータ（１０１）の出力信号を上記ＰＭＯＳトラ
ンジスタ（１０２）と第１ＮＭＯＳトランジスタ（１０
６）の各ゲートにそれぞれ入力し、上記第２インバータ
（１０７）の出力を上記第２ＮＭＯＳトランジスタ（１
０８）のゲートに入力し、上記ダイオード（１０５）と
第１ＮＭＯＳトランジスタ（１０６）の接続点と第２Ｎ
ＭＯＳトランジスタ（１０８）の接続点から出力する構
成である。
【００２２】また、請求項６に記載のように、上記第１
ＮＭＯＳトランジスタ（１０６）のターンオン量は、上
記第２ＮＭＯＳトランジスタ（１０８）のターンオン量
より大きくなるように構成される。上記インバータ手段
（１０９）は、請求項７に記載のように、上記電圧感知
手段の出力電圧が所定レベル以上になった時にローレベ
ルの電圧をラッチ手段（１１０）に印加するように構成
される。
ＮＭＯＳトランジスタ（１０６）のターンオン量は、上
記第２ＮＭＯＳトランジスタ（１０８）のターンオン量
より大きくなるように構成される。上記インバータ手段
（１０９）は、請求項７に記載のように、上記電圧感知
手段の出力電圧が所定レベル以上になった時にローレベ
ルの電圧をラッチ手段（１１０）に印加するように構成
される。
【００２３】上記ラッチ手段（１１０）は、請求項８に
記載のように、上記インバータ手段（１０９）の出力信
号が入力され、該出力信号が遷移されるまでは以前の出
力レベルを維持するように構成される。
記載のように、上記インバータ手段（１０９）の出力信
号が入力され、該出力信号が遷移されるまでは以前の出
力レベルを維持するように構成される。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。図１に、本発明に係る節電機
能付き半導体メモリ装置の一実施形態を示す。尚、図７
の従来装置と同一部分には同一符号を付して説明を省略
する。図１において、本実施形態の節電機能付き半導体
メモリ装置は、メモリセルアレイ内の各メモリセル（Ｍ
Ｃ１１〜ＭＣｎ１）〜（ＭＣ１ｍ〜ＭＣｎｍ）に対する
データの書入れ／読取りを制御するため、図７の従来装
置と同様に、アドレス入力回路１、ローデコーダ３、ア
ドレス遷移感知部５、コラムデコーダ７、チップ選択／
書入れモード感知部１３、読取り／書入れ制御回路１
１、データ入力回路２９及びデータ遷移感知部３３等を
備えている。
て図面を用いて説明する。図１に、本発明に係る節電機
能付き半導体メモリ装置の一実施形態を示す。尚、図７
の従来装置と同一部分には同一符号を付して説明を省略
する。図１において、本実施形態の節電機能付き半導体
メモリ装置は、メモリセルアレイ内の各メモリセル（Ｍ
Ｃ１１〜ＭＣｎ１）〜（ＭＣ１ｍ〜ＭＣｎｍ）に対する
データの書入れ／読取りを制御するため、図７の従来装
置と同様に、アドレス入力回路１、ローデコーダ３、ア
ドレス遷移感知部５、コラムデコーダ７、チップ選択／
書入れモード感知部１３、読取り／書入れ制御回路１
１、データ入力回路２９及びデータ遷移感知部３３等を
備えている。
【００２５】更に、バーンインモードのとき、制御信号
ＣＴＬによりバーンイン電圧を感知してバーンイン電圧
感知信号ＢＩＶをパワーダウンタイマー４０に出力する
バーンイン電圧感知部１００と、該バーンイン電圧感知
部１００からのバーンイン電圧感知信号ＢＩＶが入力し
ている間、パワーダウン信号ＰＤを継続して発生するよ
う構成されたパワーダウンタイマー４０と、を備えて構
成されている。
ＣＴＬによりバーンイン電圧を感知してバーンイン電圧
感知信号ＢＩＶをパワーダウンタイマー４０に出力する
バーンイン電圧感知部１００と、該バーンイン電圧感知
部１００からのバーンイン電圧感知信号ＢＩＶが入力し
ている間、パワーダウン信号ＰＤを継続して発生するよ
う構成されたパワーダウンタイマー４０と、を備えて構
成されている。
【００２６】そして、上記バーンイン電圧感知部１００
においては、図３に示したように、電圧感知手段１１１
と、インバータ手段１０９及びラッチ手段１１０を備え
て構成されている。前記電圧感知手段１１１は、制御信
号ＣＴＬが印加する第１インバータ１０１の出力端子
を、電源電圧Ｖｃｃがソースに印加するＰＭＯＳトラン
ジスタ１０２のゲートと接地電圧Ｖｓｓがソースに印加
する第１ＮＭＯＳトランジスタ１０６のゲートとに共通
接続し、これらＰＭＯＳトランジスタ１０２と第１ＮＭ
ＯＳトランジスタ１０６間にドレインとゲートとが共通
接続された複数のダイオード１０３〜１０５を直列接続
する。更に、上記第１インバータ１０１の出力信号が印
加する第２インバータ１０７の出力端子を、接地電圧Ｖ
ｓｓがソースに印加する第２ＮＭＯＳトランジスタ１０
８のゲートに接続し、 該第２ＮＭＯＳトランジスタ１０
８のドレインを最終段のダイオード１０５と第１ＮＭＯ
Ｓトランジスタ１０６との接続点に接続して構成されて
いる。
においては、図３に示したように、電圧感知手段１１１
と、インバータ手段１０９及びラッチ手段１１０を備え
て構成されている。前記電圧感知手段１１１は、制御信
号ＣＴＬが印加する第１インバータ１０１の出力端子
を、電源電圧Ｖｃｃがソースに印加するＰＭＯＳトラン
ジスタ１０２のゲートと接地電圧Ｖｓｓがソースに印加
する第１ＮＭＯＳトランジスタ１０６のゲートとに共通
接続し、これらＰＭＯＳトランジスタ１０２と第１ＮＭ
ＯＳトランジスタ１０６間にドレインとゲートとが共通
接続された複数のダイオード１０３〜１０５を直列接続
する。更に、上記第１インバータ１０１の出力信号が印
加する第２インバータ１０７の出力端子を、接地電圧Ｖ
ｓｓがソースに印加する第２ＮＭＯＳトランジスタ１０
８のゲートに接続し、 該第２ＮＭＯＳトランジスタ１０
８のドレインを最終段のダイオード１０５と第１ＮＭＯ
Ｓトランジスタ１０６との接続点に接続して構成されて
いる。
【００２７】前記インバータ手段１０９は、電源電圧Ｖ
ｃｃと接地電圧Ｖｓｓとの間に直列接続されるＰＭＯＳ
トランジスタとＮＭＯＳトランジスタとからなり、これ
らＰＭＯＳトランジスタとＮＭＯＳトランジスタの中間
点に、電圧感知手段１１１の第２ＮＭＯＳトランジスタ
１０８のドレインが接続して、電圧感知手段１１１の出
力信号を反転するよう構成されている。
ｃｃと接地電圧Ｖｓｓとの間に直列接続されるＰＭＯＳ
トランジスタとＮＭＯＳトランジスタとからなり、これ
らＰＭＯＳトランジスタとＮＭＯＳトランジスタの中間
点に、電圧感知手段１１１の第２ＮＭＯＳトランジスタ
１０８のドレインが接続して、電圧感知手段１１１の出
力信号を反転するよう構成されている。
【００２８】前記ラッチ手段１１０は、２個のインバー
タが相互反対方向に並列接続されてなり、インバータ手
段１０９からの出力信号をラッチしてバーンイン電圧感
知信号（ＢＩＶ）を出力するように構成されている。上
記パワーダウンタイマー４０においては、図２に示した
ように、従来と同様の構成を有する、各アドレス遷移感
知信号ＡＴＤ１，．．，ＡＴＤｋが入力されるＮＯＲゲ
ート４２と、各データ入力感知信号ＤＴＤ１，．．，Ｄ
ＴＤｎが入力されるＮＯＲゲート４４と、チップ選択感
知信号ＣＳＤ及び書入れモード感知信号ＷＴＤが入力さ
れるＮＯＲゲート４６と、上記各ＮＯＲゲート４２、４
４、４６の出力信号が入力されるパルス延長回路５０に
加え、図８に示す従来のインバータ５２に代えて、前記
バーンイン電圧感知部１００から出力されたバーンイン
電圧感知信号ＢＩＶが入力されている間（本実施形態で
はハイレベルである間）、上記パルス延長回路５０の出
力信号の入力によりパワーダウン信号ＰＤを出力するＮ
ＯＲゲート５４を設けて構成されている。
タが相互反対方向に並列接続されてなり、インバータ手
段１０９からの出力信号をラッチしてバーンイン電圧感
知信号（ＢＩＶ）を出力するように構成されている。上
記パワーダウンタイマー４０においては、図２に示した
ように、従来と同様の構成を有する、各アドレス遷移感
知信号ＡＴＤ１，．．，ＡＴＤｋが入力されるＮＯＲゲ
ート４２と、各データ入力感知信号ＤＴＤ１，．．，Ｄ
ＴＤｎが入力されるＮＯＲゲート４４と、チップ選択感
知信号ＣＳＤ及び書入れモード感知信号ＷＴＤが入力さ
れるＮＯＲゲート４６と、上記各ＮＯＲゲート４２、４
４、４６の出力信号が入力されるパルス延長回路５０に
加え、図８に示す従来のインバータ５２に代えて、前記
バーンイン電圧感知部１００から出力されたバーンイン
電圧感知信号ＢＩＶが入力されている間（本実施形態で
はハイレベルである間）、上記パルス延長回路５０の出
力信号の入力によりパワーダウン信号ＰＤを出力するＮ
ＯＲゲート５４を設けて構成されている。
【００２９】尚、本実施形態の節電機能付き半導体メモ
リ装置において、前記パワーダウンタイマー４０とバー
ンイン電圧感知部１００とを除いたその他の構成は、図
７に示した従来装置の構成と同様である。このように構
成される本実施形態の半導体メモリ装置の動作を図面を
用いて説明すると次のようである。
リ装置において、前記パワーダウンタイマー４０とバー
ンイン電圧感知部１００とを除いたその他の構成は、図
７に示した従来装置の構成と同様である。このように構
成される本実施形態の半導体メモリ装置の動作を図面を
用いて説明すると次のようである。
【００３０】先ず、 図１に示したように、 チップ選択信
号ＣＳＢ、書入れ活性化信号ＷＥＢ及び出力活性化信号
ＯＥＢの入力により、読取り／書入れ制御回路１１は、
別のチップ選択信号（ＣＳ；前記ＣＳＢの否定論理信
号）をアドレス入力回路１に印加し、 書入れ活性化信号
（ＷＥ；前記ＷＥＢの否定論理信号）をデータ入力回路
２９に印加する。
号ＣＳＢ、書入れ活性化信号ＷＥＢ及び出力活性化信号
ＯＥＢの入力により、読取り／書入れ制御回路１１は、
別のチップ選択信号（ＣＳ；前記ＣＳＢの否定論理信
号）をアドレス入力回路１に印加し、 書入れ活性化信号
（ＷＥ；前記ＷＥＢの否定論理信号）をデータ入力回路
２９に印加する。
【００３１】次いで、チップ選択／書入れモード感知部
１３は、読取り／書入れ制御回路１１からのチップ選択
信号ＣＳＢ及び書入れ活性化信号ＷＥＢの遷移状態に応
答しチップ選択感知信号ＣＳＤと書入れモード感知信号
ＷＴＤとをパワーダウンタイマー４０に印加する。且
つ、複数個のアドレス信号Ａ１，．．，Ａｋが入力され
るアドレス入力回路１は、ローデコーダ３とコラムデコ
ーダ７とにアドレス信号Ａ１，．．，Ａｋを提供し、ア
ドレス遷移感知部５は各アドレス遷移感知信号ＡＴＤ
１，．．，ＡＴＤｋを上記パワーダウンタイマー４０に
提供する。
１３は、読取り／書入れ制御回路１１からのチップ選択
信号ＣＳＢ及び書入れ活性化信号ＷＥＢの遷移状態に応
答しチップ選択感知信号ＣＳＤと書入れモード感知信号
ＷＴＤとをパワーダウンタイマー４０に印加する。且
つ、複数個のアドレス信号Ａ１，．．，Ａｋが入力され
るアドレス入力回路１は、ローデコーダ３とコラムデコ
ーダ７とにアドレス信号Ａ１，．．，Ａｋを提供し、ア
ドレス遷移感知部５は各アドレス遷移感知信号ＡＴＤ
１，．．，ＡＴＤｋを上記パワーダウンタイマー４０に
提供する。
【００３２】次いで、上記ローデコーダ３は、複数個の
ローデコーディング信号を対応する各インバータＩ
１，．．，Ｉｎを通して対応する各ＮＯＲゲートＮＯＲ
１，．．，ＮＯＲｎに印加する。これらＮＯＲゲートＮ
ＯＲ１，．．，ＮＯＲｎの他方の入力端子には、上記パ
ワーダウンタイマー４０からのパワーダウン信号ＰＤが
入力し、その出力端子は、複数個のメモリセル（ＭＣ１
１，．．，ＭＣｎ１）〜（ＭＣ１ｍ，．．，ＭＣｎ
ｍ）；以下、ＭＣ１１，．．，ＭＣｎｍと略す）が接続
する対応する各ワードラインＷＬ１，．．，ＷＬｎに連
結される。
ローデコーディング信号を対応する各インバータＩ
１，．．，Ｉｎを通して対応する各ＮＯＲゲートＮＯＲ
１，．．，ＮＯＲｎに印加する。これらＮＯＲゲートＮ
ＯＲ１，．．，ＮＯＲｎの他方の入力端子には、上記パ
ワーダウンタイマー４０からのパワーダウン信号ＰＤが
入力し、その出力端子は、複数個のメモリセル（ＭＣ１
１，．．，ＭＣｎ１）〜（ＭＣ１ｍ，．．，ＭＣｎ
ｍ）；以下、ＭＣ１１，．．，ＭＣｎｍと略す）が接続
する対応する各ワードラインＷＬ１，．．，ＷＬｎに連
結される。
【００３３】又、 上記コラムデコーダ７から発生する複
数個のコラム選択信号ＣＳＬ１〜ＣＳＬｍはビットライ
ン対（ＢＬ１，ＢＬ１Ｂ），．．，（ＢＬｍ，ＢＬｍ
Ｂ）とデータライン対ＤＬ，ＤＬＢ間に連結された対応
する各コラム選択用のスイッチングトランジスタ対（Ｎ
１，Ｎ１Ｂ），．．，（Ｎｍ，ＮｍＢ）の各ゲートに印
加される。ＮＯＲゲート３１は、データ読取りモード時
にはパワーダウン信号ＰＤと制御信号ＷＥとを受けてセ
ンス増幅器活性化信号ＳＡＥを発生する。
数個のコラム選択信号ＣＳＬ１〜ＣＳＬｍはビットライ
ン対（ＢＬ１，ＢＬ１Ｂ），．．，（ＢＬｍ，ＢＬｍ
Ｂ）とデータライン対ＤＬ，ＤＬＢ間に連結された対応
する各コラム選択用のスイッチングトランジスタ対（Ｎ
１，Ｎ１Ｂ），．．，（Ｎｍ，ＮｍＢ）の各ゲートに印
加される。ＮＯＲゲート３１は、データ読取りモード時
にはパワーダウン信号ＰＤと制御信号ＷＥとを受けてセ
ンス増幅器活性化信号ＳＡＥを発生する。
【００３４】次いで、センス増幅器活性化信号ＳＡＥに
より制御されるセンス増幅器３５は、データライン対Ｄ
Ｌ，ＤＬＢ上のデータ信号を受けてセンス増幅器出力信
号ＳＡＯ，ＳＡＯＢをデータ出力バッファー３７を経て
データ入出力バス３９に伝送する。書入れモード時に
は、上記制御信号ＷＥはインバータ１９を通してＮＯＲ
ゲート１７に印加され、該ＮＯＲゲート１７は、インバ
ータ１９からの出力信号と一緒にパワーダウン信号ＰＤ
を受けて書入れ活性化信号ＳＷＥを、データライン対Ｄ
Ｌ，ＤＬＢとデータ入力ライン対ＤＩＮ，ＤＩＮＢ間に
連結されたスイッチングトランジスタ２１，２３のゲー
トに印加する。上記データ入力ライン対ＤＩＮ，ＤＩＮ
Ｂ上にはデータ入力回路２９からの入力データ信号がイ
ンバータ２５，２７を通ってメモリセルアレイ内に入力
される。
より制御されるセンス増幅器３５は、データライン対Ｄ
Ｌ，ＤＬＢ上のデータ信号を受けてセンス増幅器出力信
号ＳＡＯ，ＳＡＯＢをデータ出力バッファー３７を経て
データ入出力バス３９に伝送する。書入れモード時に
は、上記制御信号ＷＥはインバータ１９を通してＮＯＲ
ゲート１７に印加され、該ＮＯＲゲート１７は、インバ
ータ１９からの出力信号と一緒にパワーダウン信号ＰＤ
を受けて書入れ活性化信号ＳＷＥを、データライン対Ｄ
Ｌ，ＤＬＢとデータ入力ライン対ＤＩＮ，ＤＩＮＢ間に
連結されたスイッチングトランジスタ２１，２３のゲー
トに印加する。上記データ入力ライン対ＤＩＮ，ＤＩＮ
Ｂ上にはデータ入力回路２９からの入力データ信号がイ
ンバータ２５，２７を通ってメモリセルアレイ内に入力
される。
【００３５】次いで、データ遷移感知部３３は、データ
入力回路２９内での複数の入力データビットの遷移に応
答してパワーダウンタイマー４０に供給される複数個の
データ入力感知信号ＤＴＤ１，．，ＤＴＤｎを発生し、
データ入力感知信号ＤＴＤ１，．，ＤＴＤｎの発生によ
りデータの書入れが実行される。本発明の正常モードの
場合とバーンインモードの場合とのタイミングにおいて
は、図５及び図６に示したように、書入れ及び読取りサ
イクル動作のとき、 各感知信号ＡＴＤｉ，ＤＴＤｊ，Ｃ
ＳＤ、ＷＴＤ及びバーンイン電圧感知部１００から発生
されたバーンイン電圧感知信号ＢＩＶにより、パワーダ
ウンタイマー４０から発生されるパワーダウン信号ＰＤ
のレベルが制御され、 メモリセルＭＣ１１，．．，ＭＣ
ｎｍに対するデータの入出力が制御されている。
入力回路２９内での複数の入力データビットの遷移に応
答してパワーダウンタイマー４０に供給される複数個の
データ入力感知信号ＤＴＤ１，．，ＤＴＤｎを発生し、
データ入力感知信号ＤＴＤ１，．，ＤＴＤｎの発生によ
りデータの書入れが実行される。本発明の正常モードの
場合とバーンインモードの場合とのタイミングにおいて
は、図５及び図６に示したように、書入れ及び読取りサ
イクル動作のとき、 各感知信号ＡＴＤｉ，ＤＴＤｊ，Ｃ
ＳＤ、ＷＴＤ及びバーンイン電圧感知部１００から発生
されたバーンイン電圧感知信号ＢＩＶにより、パワーダ
ウンタイマー４０から発生されるパワーダウン信号ＰＤ
のレベルが制御され、 メモリセルＭＣ１１，．．，ＭＣ
ｎｍに対するデータの入出力が制御されている。
【００３６】まず、図５に示したような正常モードの場
合、バーンイン電圧感知部１００の電圧感知手段１１１
は、制御信号ＣＴＬがローレベルであるため第１インバ
ータ１０１の出力信号がハイレベルになり、ＰＭＯＳト
ランジスタ１０２がターンオフすると共に第１ＮＭＯＳ
トランジスタ１０６がターンオンし、第２インバータ１
０７の出力信号がローレベルになり、第２ＮＭＯＳトラ
ンジスタ１０８がターンオフする。よって、インバータ
手段１０９の入力がローレベル（接地電圧Ｖｓｓ）とな
り、電源電圧Ｖｃｃの供給される状態でＰＭＯＳトラン
ジスタがターンオンしＮＭＯＳトランジスタがターンオ
フしてインバータ手段１０９の出力信号がハイになり、
該ハイレベルの信号が入力されるラッチ手段１１０か
ら、バーンイン電圧感知信号ＢＩＶが、図５（Ｐ）に示
したようにローレベルで発生されてパワーダウンタイマ
ー４０に入力される。
合、バーンイン電圧感知部１００の電圧感知手段１１１
は、制御信号ＣＴＬがローレベルであるため第１インバ
ータ１０１の出力信号がハイレベルになり、ＰＭＯＳト
ランジスタ１０２がターンオフすると共に第１ＮＭＯＳ
トランジスタ１０６がターンオンし、第２インバータ１
０７の出力信号がローレベルになり、第２ＮＭＯＳトラ
ンジスタ１０８がターンオフする。よって、インバータ
手段１０９の入力がローレベル（接地電圧Ｖｓｓ）とな
り、電源電圧Ｖｃｃの供給される状態でＰＭＯＳトラン
ジスタがターンオンしＮＭＯＳトランジスタがターンオ
フしてインバータ手段１０９の出力信号がハイになり、
該ハイレベルの信号が入力されるラッチ手段１１０か
ら、バーンイン電圧感知信号ＢＩＶが、図５（Ｐ）に示
したようにローレベルで発生されてパワーダウンタイマ
ー４０に入力される。
【００３７】一方、図６に示したようなバーンインモー
ドの場合、バーンイン電圧感知部１００の電圧感知手段
１１１は、制御信号ＣＴＬがハイレベルであるため第１
インバータ１０１の出力信号がローレベルになり、ＰＭ
ＯＳトランジスタ１０２がターンオンすると共に第１Ｎ
ＭＯＳトランジスタ１０６がターンオフし、上記第１イ
ンバータ１０１の出力信号が入力する第２インバータ１
０７のハイ出力信号により第２ＮＭＯＳトランジスタ１
０８がターンオンする。よって、上記ＰＭＯＳトランジ
スタ１０２を通って印加されたバーンイン電圧Ｖｃｃが
各ダイオード１０３〜１０５を順次通って降圧され、該
降圧された電圧がＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタとからなるインバータ手段１０９に印加され
る。そして、図４に示したように、バーンイン電圧Ｖｃ
ｃが徐々に増加して上記インバータ手段１０９に印加さ
れる電圧が所定レベルになると、上記インバータ手段１
０９のＮＭＯＳトランジスタのターンオン量が増加し始
めて、以後、上記インバータ手段１０９に印加するバー
ンイン感知電圧が論理ゲートを駆動させるレベル
（Ｖ 0 ）になると、図６に示したように、ラッチ手段１
１０からバーンイン電圧感知信号ＢＩＶがハイレベルで
発生されて、パワーダウンタイマー４０に出力される。
尚、第２ＮＭＯＳトランジスタ１０８のターンオン量
は、インバータ手段１０９のＮＭＯＳトランジスタのタ
ーンオン量に比べて少量である。
ドの場合、バーンイン電圧感知部１００の電圧感知手段
１１１は、制御信号ＣＴＬがハイレベルであるため第１
インバータ１０１の出力信号がローレベルになり、ＰＭ
ＯＳトランジスタ１０２がターンオンすると共に第１Ｎ
ＭＯＳトランジスタ１０６がターンオフし、上記第１イ
ンバータ１０１の出力信号が入力する第２インバータ１
０７のハイ出力信号により第２ＮＭＯＳトランジスタ１
０８がターンオンする。よって、上記ＰＭＯＳトランジ
スタ１０２を通って印加されたバーンイン電圧Ｖｃｃが
各ダイオード１０３〜１０５を順次通って降圧され、該
降圧された電圧がＰＭＯＳトランジスタとＮＭＯＳトラ
ンジスタとからなるインバータ手段１０９に印加され
る。そして、図４に示したように、バーンイン電圧Ｖｃ
ｃが徐々に増加して上記インバータ手段１０９に印加さ
れる電圧が所定レベルになると、上記インバータ手段１
０９のＮＭＯＳトランジスタのターンオン量が増加し始
めて、以後、上記インバータ手段１０９に印加するバー
ンイン感知電圧が論理ゲートを駆動させるレベル
（Ｖ 0 ）になると、図６に示したように、ラッチ手段１
１０からバーンイン電圧感知信号ＢＩＶがハイレベルで
発生されて、パワーダウンタイマー４０に出力される。
尚、第２ＮＭＯＳトランジスタ１０８のターンオン量
は、インバータ手段１０９のＮＭＯＳトランジスタのタ
ーンオン量に比べて少量である。
【００３８】そして、 図２に示したように、上記パワー
ダウンタイマー４０は、各感知信号ＡＴＤｉ，ＤＴＤ
ｊ，ＣＳＤ，ＷＴＤが各ＮＯＲゲート４２、４４、４６
に入力され、これらＮＯＲゲート４２、 ４４、 ４６の各
出力端子はＮＡＮＤゲート４８の入力端子に連結され、
該ＮＡＮＤゲート４８の出力端子はパルス延長回路５０
に連結され、該パルス延長回路５０の出力信号はパワー
ダウン信号ＰＤを発生するＮＯＲゲート５４の一方側入
力端に入力され、該ＮＯＲゲート５４の他方側入力端に
はバーンイン感知信号ＢＩＶが入力される。
ダウンタイマー４０は、各感知信号ＡＴＤｉ，ＤＴＤ
ｊ，ＣＳＤ，ＷＴＤが各ＮＯＲゲート４２、４４、４６
に入力され、これらＮＯＲゲート４２、 ４４、 ４６の各
出力端子はＮＡＮＤゲート４８の入力端子に連結され、
該ＮＡＮＤゲート４８の出力端子はパルス延長回路５０
に連結され、該パルス延長回路５０の出力信号はパワー
ダウン信号ＰＤを発生するＮＯＲゲート５４の一方側入
力端に入力され、該ＮＯＲゲート５４の他方側入力端に
はバーンイン感知信号ＢＩＶが入力される。
【００３９】従って、ＮＯＲゲート５４から出力される
パワーダウン信号ＰＤは、バーンイン電圧感知部１００
でバーンイン電圧感知信号ＢＩＶがローレベルに印加さ
れる正常モードの場合のみに、図５（Ｊ）に示したよう
に、従来と同様にパルス延長回路５０の出力に従う有効
な値として発生されて節電機能が発揮される。従って、
正常モード時の書入れ及び読取りサイクルでは、図５に
示したように、先ず、書入れサイクル及び読取りサイク
ルでは、バーンイン電圧感知部１００にはローレベルの
制御信号ＣＴＬが入力され、図５（Ｐ）に示したよう
に、ローレベルでバーンイン電圧感知信号ＢＩＶをパワ
ーダウンタイマー４０に出力される。このとき、該パワ
ーダウンタイマー４０ではＮＯＲゲート５４がパルス延
長回路５０の出力信号に応答するため、各感知信号ＡＴ
Ｄｉ，ＤＴＤｊ，ＣＳＤ，ＷＴＤの論理状態により、図
５（Ｊ）に示したような、パワーダウン信号ＰＤを出力
し、該パワーダウン信号ＰＤが所定パルス幅でローレベ
ルを維持する間、選択されたワードラインＷＬｈが活性
化される。そして、読取りサイクルの場合は、データ入
力回路２９をデータライン対ＤＬ，ＤＬＢに連結する書
入れ切替信号ＳＷＥが活性化され、書入れサイクルの場
合は、センス増幅器活性化信号ＳＡＥを発生させてセン
ス増幅器３５を活性化させる。
パワーダウン信号ＰＤは、バーンイン電圧感知部１００
でバーンイン電圧感知信号ＢＩＶがローレベルに印加さ
れる正常モードの場合のみに、図５（Ｊ）に示したよう
に、従来と同様にパルス延長回路５０の出力に従う有効
な値として発生されて節電機能が発揮される。従って、
正常モード時の書入れ及び読取りサイクルでは、図５に
示したように、先ず、書入れサイクル及び読取りサイク
ルでは、バーンイン電圧感知部１００にはローレベルの
制御信号ＣＴＬが入力され、図５（Ｐ）に示したよう
に、ローレベルでバーンイン電圧感知信号ＢＩＶをパワ
ーダウンタイマー４０に出力される。このとき、該パワ
ーダウンタイマー４０ではＮＯＲゲート５４がパルス延
長回路５０の出力信号に応答するため、各感知信号ＡＴ
Ｄｉ，ＤＴＤｊ，ＣＳＤ，ＷＴＤの論理状態により、図
５（Ｊ）に示したような、パワーダウン信号ＰＤを出力
し、該パワーダウン信号ＰＤが所定パルス幅でローレベ
ルを維持する間、選択されたワードラインＷＬｈが活性
化される。そして、読取りサイクルの場合は、データ入
力回路２９をデータライン対ＤＬ，ＤＬＢに連結する書
入れ切替信号ＳＷＥが活性化され、書入れサイクルの場
合は、センス増幅器活性化信号ＳＡＥを発生させてセン
ス増幅器３５を活性化させる。
【００４０】次いで、 上記パワーダウン信号ＰＤがハイ
レベルになると、 データ入力回路２９又はセンス増幅器
３５が非活性化され、書入れサイクル間にはメモリセル
から上記データ入力回路２９に流れる電流を遮断し、
又、読取りサイクル間にはメモリセルから上記センス増
幅器３５に流れる電流を遮断するようになる。即ち、本
実施形態の節電機能付き半導体メモリ装置では、正常モ
ードの場合は従来と同じようにして、書入れサイクルの
ときはメモリセルにデータの書入れを行った後ワードラ
インＷＬｈをディスエーブルさせ、読取りサイクルのと
きはメモリセルからデータの読取りを行った後ワードラ
インＷＬｈとセンス増幅器３５とをディスエーブルさせ
て、電流経路を遮断して電力消耗を低減させる。
レベルになると、 データ入力回路２９又はセンス増幅器
３５が非活性化され、書入れサイクル間にはメモリセル
から上記データ入力回路２９に流れる電流を遮断し、
又、読取りサイクル間にはメモリセルから上記センス増
幅器３５に流れる電流を遮断するようになる。即ち、本
実施形態の節電機能付き半導体メモリ装置では、正常モ
ードの場合は従来と同じようにして、書入れサイクルの
ときはメモリセルにデータの書入れを行った後ワードラ
インＷＬｈをディスエーブルさせ、読取りサイクルのと
きはメモリセルからデータの読取りを行った後ワードラ
インＷＬｈとセンス増幅器３５とをディスエーブルさせ
て、電流経路を遮断して電力消耗を低減させる。
【００４１】このように、本実施形態の正常モード時
は、図９のタイミング図に示した従来装置の場合と同様
に動作する。一方、バーンインモードの場合において
は、図６に示したように、書入れサイクル及び読取りサ
イクルでバーンイン電圧感知部１００にはハイレベルの
制御信号ＣＴＬが入力され、図６（Ｐ）に示したよう
に、バーンイン電圧感知信号ＢＩＶがハイレベルで発生
されてパワーダウンタイマー４０に出力し、該パワーダ
ウンタイマー４０はＮＯＲゲート５４にハイレベルのバ
ーンイン電圧感知信号ＢＩＶが入力するため、図６
（Ｊ）に示したように、パワーダウン信号ＰＤがローレ
ベルになる。
は、図９のタイミング図に示した従来装置の場合と同様
に動作する。一方、バーンインモードの場合において
は、図６に示したように、書入れサイクル及び読取りサ
イクルでバーンイン電圧感知部１００にはハイレベルの
制御信号ＣＴＬが入力され、図６（Ｐ）に示したよう
に、バーンイン電圧感知信号ＢＩＶがハイレベルで発生
されてパワーダウンタイマー４０に出力し、該パワーダ
ウンタイマー４０はＮＯＲゲート５４にハイレベルのバ
ーンイン電圧感知信号ＢＩＶが入力するため、図６
（Ｊ）に示したように、パワーダウン信号ＰＤがローレ
ベルになる。
【００４２】従って、 書入れサイクルの場合、先ず、ロ
ーデコーダ３から発生されたローデコーディング信号に
よりＮＯＲゲートＮＯＲ１，．．，ＮＯＲｎから発生す
るワードライン信号ＷＬｈは、図６（Ｋ）に示したよう
に、アドレス信号Ａｉの遷移区間の間ハイレベルに維持
され、読取り／書入れ制御回路１１から発生されたハイ
レベルの制御信号ＷＥ（図６（Ｃ）に示すＷＥＢの反転
信号）を反転したインバータ１９のローレベルの出力信
号によりＮＯＲゲート１７が書入れ切替信号ＳＷＥを、
図６（Ｎ）に示したように、ハイレベルで発生してデー
タ入力ライン対ＤＩＮ，ＤＩＮＢとデータライン対Ｄ
Ｌ，ＤＬＢ間に連結されたトランジスタ２１、２３のゲ
ートに印加し、 上記ハイレベルの制御信号ＷＥが入力さ
れたＮＯＲゲート３１はセンス増幅器活性化信号ＳＡＥ
を、図６（Ｏ）に示したように、ローレベルで発生して
センス増幅器３５をディスエーブルさせる。
ーデコーダ３から発生されたローデコーディング信号に
よりＮＯＲゲートＮＯＲ１，．．，ＮＯＲｎから発生す
るワードライン信号ＷＬｈは、図６（Ｋ）に示したよう
に、アドレス信号Ａｉの遷移区間の間ハイレベルに維持
され、読取り／書入れ制御回路１１から発生されたハイ
レベルの制御信号ＷＥ（図６（Ｃ）に示すＷＥＢの反転
信号）を反転したインバータ１９のローレベルの出力信
号によりＮＯＲゲート１７が書入れ切替信号ＳＷＥを、
図６（Ｎ）に示したように、ハイレベルで発生してデー
タ入力ライン対ＤＩＮ，ＤＩＮＢとデータライン対Ｄ
Ｌ，ＤＬＢ間に連結されたトランジスタ２１、２３のゲ
ートに印加し、 上記ハイレベルの制御信号ＷＥが入力さ
れたＮＯＲゲート３１はセンス増幅器活性化信号ＳＡＥ
を、図６（Ｏ）に示したように、ローレベルで発生して
センス増幅器３５をディスエーブルさせる。
【００４３】次いで、 コラムデコーダ７は、アドレス入
力回路１の出力信号により選択されたコラム選択信号を
発生して、対応するビットライン対とデータライン対間
に連結されたスイッチトランジスタのゲートに印加す
る。よって、図６（Ｋ）、（Ｎ）に示したように、選択
されたワードラインＷＬｈと書入れ切替信号ＳＷＥがハ
イレベルを維持するため、メモリセル及び周辺回路の一
部が高レベルのバーンイン電圧により充分な時間の間、
書入れ動作を行うようになる。
力回路１の出力信号により選択されたコラム選択信号を
発生して、対応するビットライン対とデータライン対間
に連結されたスイッチトランジスタのゲートに印加す
る。よって、図６（Ｋ）、（Ｎ）に示したように、選択
されたワードラインＷＬｈと書入れ切替信号ＳＷＥがハ
イレベルを維持するため、メモリセル及び周辺回路の一
部が高レベルのバーンイン電圧により充分な時間の間、
書入れ動作を行うようになる。
【００４４】又、 読取りサイクルの場合は、 先ず、ロー
デコーダ３から発生されたローデコーディング信号によ
りＮＯＲゲートＮＯＲ１，．．，ＮＯＲｎのうちの選択
されたゲートから発生するワードライン信号ＷＬｈは、
図６（Ｋ）に示したように、アドレス信号Ａｉの遷移区
間の間ハイレベルで発生され、読取り／書入れ制御回路
１１から発生されたローレベルの制御信号ＷＥを反転し
たインバータ１９のハイレベルの出力信号によりＮＯＲ
ゲート１７からの書入れ切替信号ＳＷＥは、図６（Ｎ）
に示したように、ローレベルで発生されてトランジスタ
２１，２３のゲートに印加され、上記ローレベルの制御
信号ＷＥによりＮＯＲゲート３１が出力するセンス増幅
器活性化信号ＳＡＥは、図６（Ｏ）に示したように、ハ
イレベルで発生されてセンス増幅器３５をイネーブルさ
せる。
デコーダ３から発生されたローデコーディング信号によ
りＮＯＲゲートＮＯＲ１，．．，ＮＯＲｎのうちの選択
されたゲートから発生するワードライン信号ＷＬｈは、
図６（Ｋ）に示したように、アドレス信号Ａｉの遷移区
間の間ハイレベルで発生され、読取り／書入れ制御回路
１１から発生されたローレベルの制御信号ＷＥを反転し
たインバータ１９のハイレベルの出力信号によりＮＯＲ
ゲート１７からの書入れ切替信号ＳＷＥは、図６（Ｎ）
に示したように、ローレベルで発生されてトランジスタ
２１，２３のゲートに印加され、上記ローレベルの制御
信号ＷＥによりＮＯＲゲート３１が出力するセンス増幅
器活性化信号ＳＡＥは、図６（Ｏ）に示したように、ハ
イレベルで発生されてセンス増幅器３５をイネーブルさ
せる。
【００４５】次いで、 コラムデコーダ７は、 アドレス入
力回路１の出力信号により選択されたコラム選択信号を
発生し、対応するビットライン対とデータライン対間に
連結されたスイッチングトランジスタのゲートに印加す
る。よって、図６（Ｋ）、（Ｏ）に示したように、選択
されたワードラインＷＬｈとセンス増幅器活性化信号Ｓ
ＡＥとがハイレベルを維持するため、 メモリセル及び周
辺回路の一部が高レベルのバーンイン電圧により読取り
動作を行うようになる。
力回路１の出力信号により選択されたコラム選択信号を
発生し、対応するビットライン対とデータライン対間に
連結されたスイッチングトランジスタのゲートに印加す
る。よって、図６（Ｋ）、（Ｏ）に示したように、選択
されたワードラインＷＬｈとセンス増幅器活性化信号Ｓ
ＡＥとがハイレベルを維持するため、 メモリセル及び周
辺回路の一部が高レベルのバーンイン電圧により読取り
動作を行うようになる。
【００４６】即ち、 本実施形態の節電機能付き半導体メ
モリ装置においては、 バーンインモードの場合、 バーン
イン電圧感知部１００に所定レベル以上の電圧が印加す
るとバーンイン電圧であると判断し、図６（Ｐ）に示し
たように、 バーンイン電圧感知信号ＢＩＶをハイレベル
で発生して節電機能を無効にするため、 メモリセル及び
周辺回路の一部が充分な時間の間、書入れ／読取り動作
を行って、バーンインの効率を向上し得る効果がある。
モリ装置においては、 バーンインモードの場合、 バーン
イン電圧感知部１００に所定レベル以上の電圧が印加す
るとバーンイン電圧であると判断し、図６（Ｐ）に示し
たように、 バーンイン電圧感知信号ＢＩＶをハイレベル
で発生して節電機能を無効にするため、 メモリセル及び
周辺回路の一部が充分な時間の間、書入れ／読取り動作
を行って、バーンインの効率を向上し得る効果がある。
【００４７】
【発明の効果】以上説明したように、本発明に係る節電
機能付き半導体メモリ装置においては、 正常モードの場
合、 書入れサイクルの時はメモリセルにデータの書入れ
を行った後ワードラインをディスエーブルさせ、読取り
サイクルのときはメモリセルでデータの読取りを行った
後ワードラインとセンス増幅器とをディスエーブルさせ
るため、従来と同様に電流経路を遮断して電力消耗を低
減し得るという効果がある。
機能付き半導体メモリ装置においては、 正常モードの場
合、 書入れサイクルの時はメモリセルにデータの書入れ
を行った後ワードラインをディスエーブルさせ、読取り
サイクルのときはメモリセルでデータの読取りを行った
後ワードラインとセンス増幅器とをディスエーブルさせ
るため、従来と同様に電流経路を遮断して電力消耗を低
減し得るという効果がある。
【００４８】且つ、 バーンインモードの場合は、 節電機
能の有無に拘わらず、長い時間の間高電圧を印加して書
入れ及び読取りサイクルを進行させて半導体メモリ装置
の初期不良を除去するので、製品の信頼性を向上し得る
という効果がある。
能の有無に拘わらず、長い時間の間高電圧を印加して書
入れ及び読取りサイクルを進行させて半導体メモリ装置
の初期不良を除去するので、製品の信頼性を向上し得る
という効果がある。
【図１】本発明に係る節電機能付き半導体メモリ装置の
一実施形態を示したブロック図である。
一実施形態を示したブロック図である。
【図２】同上実施形態に係るパワーダウンタイマーを示
した回路図である。
した回路図である。
【図３】同上実施形態に係るバーンイン電圧感知部を示
した回路図である。
した回路図である。
【図４】同上実施形態に係るバーンイン電圧とインバー
タ手段印加電圧の関係を示したグラフである。
タ手段印加電圧の関係を示したグラフである。
【図５】同上実施形態に係る半導体メモリ装置の正常モ
ード時のタイミング図である。
ード時のタイミング図である。
【図６】同上実施形態に係る半導体メモリ装置のバーン
インモード時のタイミング図である。
インモード時のタイミング図である。
【図７】従来の半導体メモリ装置を示したブロック図で
ある。
ある。
【図８】従来のパワーダウンタイマーを示した回路図で
ある。
ある。
【図９】図７の装置の書入れ及び読取り動作時のタイミ
ング図である。
ング図である。
１：アドレス入力回路 ３：ローデコーダ ５：アドレス遷移感知部 ７：コラムデコー
ダ １１：読取り／書入れ制御回路 １３：チップ選択
／書入れモード感知部 ２９：データ入力回路 ３３：データ遷移
感知部 ３５：センス増幅器 ３７：出力バッフ
ァー ４０：パワーダウンタイマー １００：バーンイ
ン電圧感知部 １０９：インバータ手段 １１０：ラッチ手
段 １１１：電圧感知手段
ダ １１：読取り／書入れ制御回路 １３：チップ選択
／書入れモード感知部 ２９：データ入力回路 ３３：データ遷移
感知部 ３５：センス増幅器 ３７：出力バッフ
ァー ４０：パワーダウンタイマー １００：バーンイ
ン電圧感知部 １０９：インバータ手段 １１０：ラッチ手
段 １１１：電圧感知手段
Claims (8)
- 【請求項１】メモリセルのデータ入出力制御時にワード
ライン及びビットラインを活性化させるパワーダウン信
号（ＰＤ）を発生するパワーダウンタイマー（４０）を
備え、上記パワーダウン信号（ＰＤ）の消滅でワードラ
イン及びビットラインを非活性にさせて電力消耗を抑制
するようにした節電機能付き半導体メモリ装置であっ
て、 バーンインモード時に、バーンイン電圧が所定レベル以
上になるとバーンイン電圧感知信号（ＢＩＶ）を発生す
るバーンイン電圧感知部（１００）を設けると共に、前
記バーンイン電圧感知信号（ＢＩＶ）が入力している
間、前記パワーダウン信号（ＰＤ）が継続して発生する
よう上記パワーダウンタイマー（４０）を構成したこと
を特徴とする節電機能付き半導体メモリ装置。 - 【請求項２】上記バーンイン電圧感知部（１００）のバ
ーンイン電圧感知信号（ＢＩＶ）が、ハイレベルで発生
するように構成されたことを特徴とする請求項１記載の
節電機能付き半導体メモリ装置。 - 【請求項３】上記バーンイン電圧感知部（１００）は、
制御信号（ＣＴＬ）により選択的にバーンイン電圧を感
知する電圧感知手段（１１１）と、該電圧感知手段（１
１１）の出力信号を反転するインバータ手段（１０９）
と、該インバータ手段（１０９）の出力信号をラッチし
てバーンイン電圧感知信号（ＢＩＶ）を出力するラッチ
手段（１１０）と、から構成されたことを特徴とする請
求項１又は２記載の節電機能付き半導体メモリ装置。 - 【請求項４】上記電圧感知手段（１１１）は、制御信号
（ＣＴＬ）がハイレベルになってバーンインモードが設
定されるとバーンイン電圧を感知するように構成された
ことを特徴とする請求項３記載の節電機能付き半導体メ
モリ装置。 - 【請求項５】上記電圧感知手段（１１１）は、制御信号
（ＣＴＬ）を順次反転する第１、第２インバータ（１０
１、１０７）と、バーンイン電圧端子と接地端子間に順
次直列連結されたＰＭＯＳトランジスタ（１０２）、複
数個のダイオード（１０３〜１０５）及び第１ＮＭＯＳ
トランジスタ（１０６）と、上記最終段のダイオード
（１０５）と第１ＮＭＯＳトランジスタ（１０６）の接
続点と接地間に直列接続される第２ＮＭＯＳトランジス
タ（１０８）と、から構成され、上記第１インバータ
（１０１）の出力信号を上記ＰＭＯＳトランジスタ（１
０２）と第１ＮＭＯＳトランジスタ（１０６）の各ゲー
トにそれぞれ入力し、上記第２インバータ（１０７）の
出力を上記第２ＮＭＯＳトランジスタ（１０８）のゲー
トに入力し、上記ダイオード（１０５）と第１ＮＭＯＳ
トランジスタ（１０６）の接続点と第２ＮＭＯＳトラン
ジスタ（１０８）の接続点から出力する構成としたこと
を特徴とする請求項４記載の節電機能付き半導体メモリ
装置。 - 【請求項６】上記第１ＮＭＯＳトランジスタ（１０６）
のターンオン量は、上記第２ＮＭＯＳトランジスタ（１
０８）のターンオン量より大きくなるように構成された
ことを特徴とする請求項５記載の節電機能付きメモリ装
置。 - 【請求項７】上記インバータ手段（１０９）は、上記電
圧感知手段の出力電圧が所定レベル以上になった時にロ
ーレベルの電圧をラッチ手段（１１０）に印加するよう
に構成されたことを特徴とする請求項４記載の節電機能
付き半導体メモリ装置。 - 【請求項８】上記ラッチ手段（１１０）は、上記インバ
ータ手段（１０９）の出力信号が入力され、該出力信号
が遷移されるまでは以前の出力レベルを維持するように
構成されたことを特徴とする請求項３記載の節電機能付
き半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR11977/1997 | 1997-04-01 | ||
| KR1019970011977A KR100253282B1 (ko) | 1997-04-01 | 1997-04-01 | 메모리소자의소모전력자동감소회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10283783A true JPH10283783A (ja) | 1998-10-23 |
| JP3968733B2 JP3968733B2 (ja) | 2007-08-29 |
Family
ID=19501692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08895498A Expired - Fee Related JP3968733B2 (ja) | 1997-04-01 | 1998-04-01 | 節電機能付き半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5905688A (ja) |
| JP (1) | JP3968733B2 (ja) |
| KR (1) | KR100253282B1 (ja) |
| CN (1) | CN1120497C (ja) |
| DE (1) | DE19753423B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010528401A (ja) * | 2007-05-18 | 2010-08-19 | クゥアルコム・インコーポレイテッド | メモリアレイにおけるリーク電流低減方法および装置 |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6552949B1 (en) * | 2002-02-05 | 2003-04-22 | Arm Limited | Reducing leakage current in a memory device |
| US20050117424A1 (en) * | 2003-12-01 | 2005-06-02 | Chih-Ta Star Sung | Low power sensing scheme for the semiconductor memory |
| US7079441B1 (en) * | 2005-02-04 | 2006-07-18 | Infineon Technologies Ag | Methods and apparatus for implementing a power down in a memory device |
| US8327104B2 (en) | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
| US7392338B2 (en) * | 2006-07-31 | 2008-06-24 | Metaram, Inc. | Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits |
| US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
| US7472220B2 (en) * | 2006-07-31 | 2008-12-30 | Metaram, Inc. | Interface circuit system and method for performing power management operations utilizing power management signals |
| US8169233B2 (en) | 2009-06-09 | 2012-05-01 | Google Inc. | Programming of DIMM termination resistance values |
| US8359187B2 (en) | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
| US8796830B1 (en) | 2006-09-01 | 2014-08-05 | Google Inc. | Stackable low-profile lead frame package |
| US7580312B2 (en) | 2006-07-31 | 2009-08-25 | Metaram, Inc. | Power saving system and method for use with a plurality of memory circuits |
| US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
| US7609567B2 (en) | 2005-06-24 | 2009-10-27 | Metaram, Inc. | System and method for simulating an aspect of a memory circuit |
| US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
| US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
| US8060774B2 (en) | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
| US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
| US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
| US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
| US8081474B1 (en) | 2007-12-18 | 2011-12-20 | Google Inc. | Embossed heat spreader |
| US7590796B2 (en) | 2006-07-31 | 2009-09-15 | Metaram, Inc. | System and method for power management in memory systems |
| US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
| US8090897B2 (en) | 2006-07-31 | 2012-01-03 | Google Inc. | System and method for simulating an aspect of a memory circuit |
| US8619452B2 (en) | 2005-09-02 | 2013-12-31 | Google Inc. | Methods and apparatus of stacking DRAMs |
| US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
| US20080028136A1 (en) | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
| US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
| US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
| KR101377305B1 (ko) | 2005-06-24 | 2014-03-25 | 구글 인코포레이티드 | 집적 메모리 코어 및 메모리 인터페이스 회로 |
| US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
| US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
| US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
| US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
| US7386656B2 (en) * | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
| US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| US7724589B2 (en) | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
| US20080028135A1 (en) * | 2006-07-31 | 2008-01-31 | Metaram, Inc. | Multiple-component memory interface system and method |
| US8209479B2 (en) | 2007-07-18 | 2012-06-26 | Google Inc. | Memory circuit system and method |
| US20090059686A1 (en) * | 2007-09-04 | 2009-03-05 | Chih-Ta Star Sung | Sensing scheme for the semiconductor memory |
| US8080874B1 (en) | 2007-09-14 | 2011-12-20 | Google Inc. | Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween |
| KR101781371B1 (ko) | 2013-07-25 | 2017-09-25 | 삼성전자 주식회사 | 전자장치 및 그 전원제어방법 |
| JP6050804B2 (ja) * | 2014-11-28 | 2016-12-21 | 力晶科技股▲ふん▼有限公司 | 内部電源電圧補助回路、半導体記憶装置及び半導体装置 |
| TWI585366B (zh) * | 2016-08-23 | 2017-06-01 | 新唐科技股份有限公司 | 計數裝置及計步裝置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812756B2 (ja) * | 1987-06-22 | 1996-02-07 | 松下電子工業株式会社 | スタチックｒａｍ回路 |
| JPH01251496A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| US5063304A (en) * | 1990-04-27 | 1991-11-05 | Texas Instruments Incorporated | Integrated circuit with improved on-chip power supply control |
| KR960009033B1 (en) * | 1991-07-17 | 1996-07-10 | Toshiba Kk | Semiconductor memory |
| KR0141933B1 (ko) * | 1994-10-20 | 1998-07-15 | 문정환 | 저전력의 스테이틱 랜덤 억세스 메모리장치 |
| KR0164802B1 (ko) * | 1995-07-14 | 1999-02-01 | 김광호 | 범 인 테스트 모드 구동회로 |
-
1997
- 1997-04-01 KR KR1019970011977A patent/KR100253282B1/ko not_active IP Right Cessation
- 1997-11-25 CN CN97122171A patent/CN1120497C/zh not_active Expired - Fee Related
- 1997-12-02 DE DE19753423A patent/DE19753423B4/de not_active Expired - Fee Related
-
1998
- 1998-02-26 US US09/030,844 patent/US5905688A/en not_active Expired - Lifetime
- 1998-04-01 JP JP08895498A patent/JP3968733B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010528401A (ja) * | 2007-05-18 | 2010-08-19 | クゥアルコム・インコーポレイテッド | メモリアレイにおけるリーク電流低減方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3968733B2 (ja) | 2007-08-29 |
| CN1195174A (zh) | 1998-10-07 |
| KR19980075716A (ko) | 1998-11-16 |
| CN1120497C (zh) | 2003-09-03 |
| KR100253282B1 (ko) | 2000-05-01 |
| US5905688A (en) | 1999-05-18 |
| DE19753423A1 (de) | 1998-10-08 |
| DE19753423B4 (de) | 2012-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3968733B2 (ja) | 節電機能付き半導体メモリ装置 | |
| JP2801877B2 (ja) | 半導体メモリのバーンインテスト回路 | |
| US6901014B2 (en) | Circuits and methods for screening for defective memory cells in semiconductor memory devices | |
| KR100228620B1 (ko) | 판독 및 기입동작을 위한 타임-아웃 제어장치를 구비한 반도체 메모리 | |
| US4766572A (en) | Semiconductor memory having a bypassable data output latch | |
| US5969995A (en) | Static semiconductor memory device having active mode and sleep mode | |
| KR100507379B1 (ko) | 워드라인 구동 회로 | |
| JPH0969300A (ja) | 半導体記憶装置 | |
| EP2387786A1 (en) | Dynamic leakage control for memory arrays | |
| KR0141933B1 (ko) | 저전력의 스테이틱 랜덤 억세스 메모리장치 | |
| US5400282A (en) | Detector circuit for testing semiconductor memory device | |
| JP2867255B2 (ja) | センスアンプ駆動制御回路 | |
| KR100361658B1 (ko) | 반도체 메모리 장치 및 이 장치의 전압 레벨 조절방법 | |
| US7440312B2 (en) | Memory write timing system | |
| JP4163476B2 (ja) | 半導体メモリ装置 | |
| US6580656B2 (en) | Semiconductor memory device having memory cell block activation control circuit and method for controlling activation of memory cell blocks thereof | |
| JPH05128866A (ja) | ランダムアクセスメモリの書き込み、読出し制御回路 | |
| JP2979185B2 (ja) | ブロックライト制御機能を有するシンクロナスグラフィックｒａｍ | |
| KR100253285B1 (ko) | 번-인 모드를 고려한 자동 전력 감소 펄스폭 제어회로 | |
| JPH0660663A (ja) | 半導体記憶装置 | |
| JPH02302994A (ja) | 半導体メモリ装置 | |
| JP3022792B2 (ja) | 半導体集積回路装置 | |
| KR0137341B1 (ko) | 리셋 기능을 가지는 동기식 반도체 메모리 장치 | |
| JP2508619B2 (ja) | 半導体メモリ装置 | |
| KR19980057132A (ko) | 반도체 메모리 장치의 워드라인 구동 장치 및 그 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050218 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050311 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050506 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060104 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060328 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060906 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061206 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070425 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070525 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110615 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120615 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130615 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |