JPH0812756B2 - スタチックｒａｍ回路 - Google Patents

スタチックｒａｍ回路

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JPH0812756B2
JPH0812756B2 JP62154745A JP15474587A JPH0812756B2 JP H0812756 B2 JPH0812756 B2 JP H0812756B2 JP 62154745 A JP62154745 A JP 62154745A JP 15474587 A JP15474587 A JP 15474587A JP H0812756 B2 JPH0812756 B2 JP H0812756B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、アドレス入力の遷移を検出して内部同期動
作するスタチックRAM回路に関するものである。
従来の技術 スタチックRAMにおいて、アドレス入力の遷移を検出
してパルスを発生させ、そのアドレス遷移検出パルスに
より作成されたパルスが生じている期間のみ、ワード線
やビット線以降、例えばセンス・アンプ回路などを活性
状態にする、いわゆる、内部同期動作方式などが用いら
れる。活性期間中に読み出されたデータは、例えば出力
バッファ等の回路でラッチして活性パルス期間終了後も
データを保持することとし、活性パルス期間終了後は全
てのワード線を低レベルに落としてメモリーセルでの消
費電流をなくし、ビット線以降、例えばセンス・アンプ
などの回路も活性パルス期間終了後は非活性状態とし
て、全体の消費電流を低減している。
内部同期動作方式のスタチックRAM回路について説明
する。
第３図は、従来のスタチックRAM回路の一例を示すブ
ロック図であり、図中、１はアドレス入力端子（AD）、
２はアドレス遷移検出パルス発生回路（ATD）、３はワ
ード線活性パルス発生回路（WLE）、４はアドレス・デ
コード回路（RD）、５はメモリーセル（MC）、６はワー
ド線（WL）、7,7′はビット線（BL,▲▼）、８はビ
ット線のデータをセンス・アンプへ伝達する回路（P
S）、９はセンス・アンプ回路（SA）、10,10′はセンス
・アンプ回路の出力線（SAO,▲▼）、11は出力バ
ッファ回路（DOB）、12はデータ出力端子（DO）であ
る。第４図は、第３図で示したブロック図における各波
形を示すタイミング図である。
アドレス入力端子１が高レベルから低レベルに、もし
くは低レベルから高レベルに遷移すると、各アドレスに
ついて遷移検出パルス発生回路２で検出パルスを発生
し、その論理和をとってアドレス遷移検出パルスATDが
発生する。そして、アドレス遷移検出パルスATDによっ
てワード線活性パルス発生回路３でワード線活性パルス
WLEを発生させる。ワード線活性パルスWLEによって、ワ
ード線やビット線以降の各回路部、すなわち、ビット線
信号伝達回路８およびセンス・アンプ回路９が活性状態
となり、アドレス・デコード回路４により選択されたワ
ード線６が高レベルに立ち上がる。そして、メモリーセ
ルMCのデータがビット線７に伝達され、ビット線７にレ
ベル差を生じる。そのデータは伝達回路８を経てセンス
・アンプ回路９に伝達され、センス・アンプ回路９で増
幅された信号SAOとなり、信号線10を通じて出力バッフ
ァ回路11へ伝達されて出力端子12に現れる。
アドレス入力端子にスキューが入った場合でも常にア
クセス時間を一定にするために、アドレスが確定した後
で選択されたワード線が高レベルになるようになってい
る。そのために、ワード線活性パルス発生回路３では、
アドレス遷移検出パルスATDのパルス終了エッジによっ
て同ワード線活性パルスが発生される。したがって、ワ
ード線６が高レベルに立ち上がるまでの時間は、アドレ
ス入力をデコードして所定のワード線を選択する信号を
つくるアドレス・デコード回路４の動作速度で決まるの
ではなく、アドレス遷移検出パルスATDのパルス終了エ
ッジによって発生されるワード線活性パルスWLEの速度
で決まる。
そして、ワード線活性パルスWLEの期間が終了する
と、全てのワード線を低レベル（接地GNDレベル）に落
とし、伝達回路８およびセンス・アンプ回路９も非活性
状態になして、全体の消費電流を低減している。その場
合、出力データDOは、例えば出力バッファ回路11でラッ
チして、活性パルス期間終了後もそのデータを保持して
いる。
発明が解決しようとする問題点 しかしながら、上記の従来の構成では、ワード線が高
レベルに立ち上がるまでの速度は、アドレス・デコード
回路の動作速度ではなく、ワード線活性パルスの速度に
よって決まる。ワード線活性パルスは、アドレス遷移検
出パルスのパルス終了エッジによって発生されているた
めに、アドレス・デコード回路の動作速度に比べて、か
なり遅い。そのため、ワード線が高レベルに立ち上がる
までの時間にロスが生じ、スタチックRAMの高速化にと
って大きな問題点となっている。
本発明は、上記従来の問題点を解決するもので、ワー
ド線が高レベルに立ち上がるまでの時間のロスをなく
し、アクセス時間が短いスタチックRAM回路を提供する
ことを目的とする。
問題点を解決するための手段 この目的を達成するために、本発明のスタチックRAM
回路は、アドレス入力の遷移を検出して発生したアドレ
ス遷移検出パルスのパルス開始エッジによって発生され
る第１のパルスと、前記アドレス遷移検出パルスのパル
ス終了エッジによって発生される第２のパルスとを発生
する回路を有し、前記第１のパルスによりワード線を活
性状態とし、前記第２のパルスによりビット線に結合の
各回路部を活性状態とする構成を有している。
作用 この構成によって、ワード線を活性状態にするワード
線活性パルスは、アドレス遷移検出パルスのパルス開始
エッジにより発生されるために、アドレス遷移から短期
間で活性状態になり、ワード線が高レベルに立ち上がる
までの時間のロスをなくすことができ、アクセス時間を
短縮することができる。また、アドレス遷移検出パルス
のパルス終了エッジにより発生される第２のパルスによ
ってビット線に結合の各回路部を活性状態とするため
に、アドレス入力にスキューが入った場合でも、ビット
線に結合の各回路部が活性状態になるタイミングを常に
一定にすることができ、アクセス時間も常に一定にする
ことができる。
実施例 以下、本発明の一実施例について、図面を参照しなが
ら説明する。
第１図は、本発明の一実施例におけるスタチックRAM
回路のブロック図を示すものであり、１はアドレス入力
端子、２はアドレス遷移検出パルス発生回路、13は活性
パルス発生回路、４はアドレス・デコード回路、５はメ
モリーセル、６はワード線、7,7′はビット線、８はビ
ット線のデータをセンス・アンプへ伝達する回路、９は
センス・アンプ回路、10,10′はセンス・アンプ回路の
出力線、11は出力バッファ回路、12はデータ出力端子で
ある。第２図は、第１図で示したブロック図における各
波形を示すタイミング図である。
アドレス入力端子１が高レベルから低レベルに、もし
くは低レベルから高レベルに遷移すると、各アドレスに
ついてアドレス遷移検出パルス発生回路２からアドレス
遷移検出パルスATDが発生する。そして活性パルス発生
回路13では、アドレス遷移検出パルスATDのパルス開始
エッジと同パルス終了エッジとによって、ワード線を活
性状態にする第１の活性パルス、すなわち、ワード線活
性パルスWLEと第２の活性パルス、すなわち、ビット線
に結合している各回路の状態を活性化するための活性化
パルスが発生する。まず、ワード線活性パルスWLEは、
アドレス遷移検出パルスのパルス開始エッジによって発
生するために、アドレス遷移から短期間で活性状態にす
ることができる。そのため、アドレス入力ADをデコード
して所定のワード線を選択する信号をつくるアドレス・
デコード回路RDの動作速度と、ワード線活性パルスWLE
の速度を同程度になるように決めることができる。それ
ゆえ、ワード線WLは、アドレス遷移からロスを生じるこ
となく、高レベルに立ち上がる。そして、メモリーセル
MCのデータがビット線BLに伝達され、ビット線BLにレベ
ル差を生じる。
一方、アドレス遷移検出パルスATDのパルス終了エッ
ジのタイミングで発生された第２の活性パルスSAEによ
って、伝達回路８およびセンス・アンプ回路９が活性状
態になり、ビット線BLのデータは、伝達回路８を通って
センス・アンプ回路９へ伝達され、センス・アンプ回路
９で増幅された信号SAOが、出力バッファ回路11へ伝達
されて出力端子12に出力DOを生じる。
第２図のタイミング図を参照して、回路動作を信号順
にのべると、アドレス入力ADにスキューが入った場合、
第１の活性パルス、すなわち、ワード線活性パルスWLE
はアドレス遷移検出パルスATDのパルス開始エッジによ
って発生するので、確定したアドレスに対応するワード
線WLが高レベルに立ち上がる以前に、他のワード線が一
時選択されてしまう。そしてビット線BLは、それぞれの
アドレスに対応したメモリーセルのデータが順次伝達さ
れ、高レベルと低レベルとの間を変化する。しかし、ビ
ット線の振幅は一般に小さく抑えられているので、確定
したアドレスに対応するメモリーセルのデータがビット
線BLに伝達されて、そのデータに対応するレベル差が生
じるまでの時間は短い。そのため、アドレス遷移検出パ
ルスATDのパルス終了エッジにより発生する第２の活性
パルスSAEによってビット線以降が活性状態になるまで
に、ビット線BLには、確定したアドレスに対応するメモ
リーセルのデータが出力されている。したがって、アド
レス入力ADにスキューが入った場合でも、ビット線に結
合の各回路が動作を始める時間は、第２の活性パルスSA
Eによって決まるので、常に同一であり、アクセス時間
も常に一定にすることができる。
そして、ワード線活性パルス期間が終了すると、全て
のワード線を低レベルに落とし、第２の活性パルス期間
が終了すると、ビット線に結合の各回路も非活性状態と
して、全体の消費電流を低減している。その場合、出力
データは出力バッファ回路でラッチして、活性パルス終
了後もデータを保持している。
以上のように本実施例によれば、アドレス遷移検出パ
ルスのパルス開始エッジにより発生される第１の活性パ
ルスでワード線を活性状態にし、アドレス遷移検出パル
スのパルス終了エッジにより発生される第２の活性パル
スで、ビット線に結合の各回路を活性状態にする構成に
することによって、アドレス遷移からワード線が高レベ
ルに立ち上がるまでの時間のロスをなくすことができ、
アクセス時間を短縮することができる。また、アドレス
入力にスキューが入った場合でも、アクセス時間を常に
一定にすることができる。
発明の効果 本発明によれば、アドレス入力の遷移を検出して内部
同期動作をするスタチックRAM回路において、アドレス
遷移検出パルスのパルス開始エッジによって発生される
第１のパルと、前記アドレス遷移検出パルスのパルス終
了エッジによって発生される第２のパルスとを発生する
回路を有し、前記第１のパルスによりワード線を活性状
態とし、前記第２のパルスによりビット線以降を活性状
態とする構成を有したことにより、アドレス遷移からワ
ード線が高レベルに立ち上がるまでの時間のロスをなく
し、アクセス時間を短縮することができ、また、アクセ
ス時間を、アドレス入力によらず、常に一定にすること
ができる。
【図面の簡単な説明】
第１図は本発明の一実施例スタチックRAM回路のブロッ
ク図、第２図は第１図の要部の波形のタイミング図、第
３図は従来のスタチックRAM回路のブロック図、第４図
は第３図の要部の波形のタイミング図である。 １……アドレス入力（AD）、２……アドレス遷移検出パ
ルス（ATD）、４……アドレス・デコード回路（RD）、
５……メモリー・セル（MC）、６……ワード線（WL）、
7,7′……ビット線（BL）、８……伝達回路（PS）、９
……センス・アンプ回路（SA）、10,10′……センス・
アンプ回路出力線（SAO）、11……出力バッファ回路（D
OB）、12……データ出力端子（DO）、13……活性パルス
発生回路。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】アドレス遷移検出パルスのパルス開始エッ
    ジによって発生される第１のパルスと、前記アドレス遷
    移検出パルスのパルス終了エッジによって発生される第
    ２のパルスとを発生する回路を有し、前記第１のパルス
    によりワード線を活性状態とし、前記第２のパルスによ
    りビット線に結合の各回路部を活性状態とする構成を有
    したことを特徴とするスタチックRAM回路。
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