KR0136668B1 - 메모리의 펄스 발생회로 - Google Patents

메모리의 펄스 발생회로

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KR0136668B1 KR1019950002901A KR19950002901A KR0136668B1 KR 0136668 B1 KR0136668 B1 KR 0136668B1 KR 1019950002901 A KR1019950002901 A KR 1019950002901A KR 19950002901 A KR19950002901 A KR 19950002901A KR 0136668 B1 KR0136668 B1 KR 0136668B1
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Abstract

본 발명의 목적은 쓰기 인에이블 신호와 어드레스 천이 검색펄스를 이용하여 읽기 싸이클에서는 워드라인 인에이블 신호 및 감지 증폭기 인에이블 신호를 동시에 발생시키고, 쓰기 싸이클에서는 워드라인 인에이블신호가 어드레스 천이 검출펄스폭 만큼 늦게 발생시키도록 하는 정적 램회로에 관한 것으로, 이와같은 본 발명의 목적을 달성하기 위한 수단은 입력되는 어드레스 천이 검출펄스와 소정시간 연장된 어드레스 천이 검출펄스를 논리연산하여 제1, 제2 펄스를 각각 출력하는 제1 논리연산부와, 외부에서 인가된 쓰기 인에이블신호에 따라 스위칭되어 상기 제1 논리 연산부로부터 각각 출력된 제1, 제2 펄스중 하나의 펄스를 출력하는 스위칭부와, 상기 스위칭부로부터 출력된 펄스와 스위칭부로 입력되는 쓰기 인에이블신호의 위상반전신호를 논리연산하여 워드라인 인에이블신호및 감지 증폭기 인에이블신호를 동시에 발생시켜 각각 출력하는 제2 논리연산부를 포함하는 것을 특징으로 한다.

Description

메모리의 펄스 발생회로
제 1 도는 일반적인 스태틱 램회로의 블럭 구성도.
제 2 도의 (A)내지(O)는 제 1 도 각부의 동작 타이밍도.
제 3 도는 본 발명에 의한 메모리의 펄스 발생회로도.
제 4 도의 (A)내지(H)는 제 3 도 각부의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명 *
106 : 펄스 연장부206, 406 : 제1, 제2 논리 연산부
306 :스위칭부216, 226, 256 : 인버터
236, 246 : 낸드 게이트316, 326 : 인버터
336, 346 : 제1, 제 2 전송게이트416, 436, 446 : 인버터
426 : 노아 게이트
본 발명은 스태틱 램(static RAM)에 관한 것으로, 특히 쓰기 인에이블 신호와 어드레스 천이 검출펄스를 이용하여 읽기 싸이클에서 워드라인 인에이블 신호 및 감지 증폭기 인에이블 신호를 동시에 발생시켜 워드라인 인에이블 시점과 감지 증폭기 인에이블 시점을 일치시키고, 쓰기 싸이클에서는 워드라인 인에이블 시점을 어드레서 천이 검출펄스의 폭 만큼 지연시켜 발생되도록 하는 메모리의 펄스 발생회로에 관한 것이다.
일반적인 스태틱 램회로는 복수개의 어드레스 신호와 복수개의 메모리셀을 갖는데 설명을 용이하게 하기위해 제 1 도는 제1, 제2 어드레스신호(AD0),(AD1)와 하나의 메모리 셀(8)만을 나타낸 일반적인 스태틱 램회로도로서, 이에 도시된 바와같이 외부에서 입력되는 칩 선택신호(CSB), 쓰기 인에이블신호(WEB)및 출력 인에이블신호(OEB)에 따라 스태틱 램회로의 읽기/쓰기의 동작을 제어하도록 제1, 제2 제어신호(CS),(WE)를 각각 출력하는 읽기/쓰기 제어부(1)와, 상기 읽기/쓰기 제어부(1)로부터 출력된 제1 제어신호(CS)에 의해 외부로부터 각각 인가되는 제1, 제2 어드레스 신호(AD0),(AD1)에 상응하는 신호(ADS0),(ADS1)를 각각 출력하는 어드레스 입력부(2)와, 상기 읽기/쓰기 제어부(1)로부터 출력된 제2 제어신호(WE)에 의해 외부로부터 입력되는 데이타(DATA IN)에 상응 하는 데이타를 출력하는 데이타 입력부(3)와, 상기 어드레스 입력부(2)로부터 각각 출력된 신호(ADS0),(ADS1)를 디코딩하여 출력하는 어드레스 디코딩부(4)와, 상기 어드레스 입력부(2)로부터 각각 출력된 신호(ADS0),(ADS1)의 천이를 검출하여 그 검출에 따른 어드레스 천이 검출 펄스(ATP)를 출력하는 어드레스 천이 검출부(5)와, 상기 어드레스 천이 검출부(5)로부터 출력된 어드레스 천이 검출신호(ATP)에 의해 워드라인 인에이블 신호(WLE)및 감지 증폭기 인에이블 신호(SAE)를 각각 발생하여 출력하는 펄스 발생부(6)와, 상기 어드레스 디코딩부(4)로부터 출력된 신호와 펄스 발생부(6)로부터 출력된 워드라인 인에이블 신호(WLE)를 논리연산하여 그 결과값을 출력하는 논리 연산부(7)와, 상기 펄스 발생부(6)로부터 출력된 감지 증폭기 인에이블 신호(SAE)에 의해 인에이블되어 메모리 셀(8)에 기저장된 데이타를 비트라인 쌍(BL),(BLB)를 거쳐 전송하고, 또는 상기 데이타 입력부(3)로부터 출력된 데이타를 비트라인 쌍(BL),(BLB)을 통해 메모리 셀(8)로 전송시키는 데이타 전송부(9)와, 상기 펄스 발생부(6)로부터 출력된 감지 증폭기 인에이블신호(SAE)에 의해 인에이블되어 상기 데이타 전송부(9)로부터 전송된 데이타를 증폭하는 감지 증폭부(10)와, 상기 감지 증폭부(10)로부터 출력된 데이타(SAO),(SAOB)를 버퍼링하여 출력(DATA OUT)하는 출력버퍼(11)로 구성된다.
상기 어드레스 디코딩부(4)는 어드레스 입력부(2)로부터 각각 출력된 신호(ADS0),(ADS1)를 인버팅하는 인버터(I1),(I2)와, 상기 인버터(I1),(I2)로 부터 각각 출력된 신호를 논리곱하여 그 결과 값을 출력하는 앤드 게이트(A1)와, 상기 인버터(I1)로부터 출력된 신호와 어드레스 입력부(2)로부터 출력된 신호(ADS1)를 논리곱하여 그 결과 값을 출하는 앤드 게이트(A2)와, 상기 어드레스 입력부(2)로부터 출력된 신호(ADS0)와 인버터(I2)로부터 출력된 신호를 논리곱하여 그 결과 값을 출력하는 앤드 게이트(A3)와, 상기 어드레스 입력부(2)로부터 각각 출력된 신호(ADS0),(ADS1)를 논리곱하여 그 결과 값을 출력하는 앤드 게이트(A4)로 구성된다.
상기 어드레스 천이 검출부(5)는 상기 어드레스 입력부(2)로부터 각각 출력된 신호(ADS0),(ADS1)의 천이를 각각 검출하여 그 검출에 따른 어드레스 천이 검출펄스(ATP0),(ATP1)를 각각 출력하는 제1,제2 어드레스 천이 검출기(5a),(5b)와, 상기 제1,제2 어드레스 천이 검출기(5a),(5b)로부터 각각 출력된 각 어드레스 천이 검출펄스(ATP0),(ATP1)를 논리합하여 어드레스 천이 검출펄스(ATP)를 출력하는 오아 게이트(5c)로 구성된다.
상기 논리 연산부(7)는 어드레스 디코딩부(4)에서의 앤드 게이트(A1),(A2),(A3),(A4)로부터 각각 출력된 신호와 펄스 발생부(6)로부터 출력된 워드라인 인에이블신호(WLE)를 각각 논리곱하여 그 결과값을 각각 출력하는 앤드 게이트(A5),(A6),(A7),(A8)로 구성된다.
이와같이 구성된 일반적인 스태틱 램회로를 제 2 도를 참조하여 설명하면 다음과 같다.
먼저, 데이타가 메모리 셀(8)에 저장된 상태에서 사용자가 메모리 셀(8)에 저장된 데이타를 독출하기 위해 어드레스를 지정하게 되면, 스태틱 램회로 외부에서 제 2 도에서의 읽기 싸이클상의 (A)내지(C)에 도시된 로우상태의 칩 선택신호(CSB), 하이상태의 쓰기 인에이블신호(WEB)및 로우상태의 출력 인에이블신호(OEB)가 각각 읽기/쓰기 제어부(1)에 각각 인가된다.
그러면, 읽기/쓰기 제어부(1)는 인가된 신호(CSB),(WEB),(OEB)에 의해 스태틱 램의 동작상태를 읽기 싸이클로 인식하고, 그 인식에 따라 하이상태의 제 1 제어신호(CS)를 어드레스 입력부(2)에 인가함과 아울러 로우상태의 제 2 제어신호(WE)를 데이타 입력부(3)에 인가한다.
여기서, 상기 제 1 제어신호(CS)는 읽기/쓰기 제어부(1)에 인가된 칩 선택신호(CSB)의 반전신호이고, 상기 제 2 제어신호(WE)는 읽기/쓰기 제어부(1)에 공급된 쓰기 인에이블신호(WEB)의 반전신호이다.
이에따라, 데이타 입력부(3)는 상기 읽기/쓰기 제어부(1)로부터 출력된 로우상태의 제 2 제어신호(WE)에 의해 디세이블된다.
한편, 상기 읽기/쓰기 제어부(1)로부터 하이상태의 제 1 제어신호(CS)가 어드레스 입력부(2)에 인가됨에 따라 어드레스 입력부(2)는 인에이블되어 상기 사용자의 어드레스 지정에 따른 제1, 제2, 어드레스 신호(AD0),(AD1) 즉, 제 2 도의 (D),(E)에 도시된 신호를 각각 인가받아 그 제1, 제2 어드레스 신호(AD0),(AD1)에 상응하는 신호(ADS0),(ADS1)를 각각 출력한다.
그러면, 어드레스 디코딩부(4)는 상기 어드레스 입력부(2)로부터 각각 출력된 신호(ADS0),(ADS1)를 디코딩하여 출력하게 된다.
이를 좀더 상세히 설명하면, 인버터(I1)는 상기 신호(ADS0)를 인버팅하여 출력하고, 인버터(I2)는 상기 신호(ADS1)를 인버팅하여 출력한다.
그러면, 앤드 게이트(A1)는 상기 인버터(I1),(I2)로부터 각각 출력된 신호를 일측, 타측입력단자에 인가받아 논리곱하여 논리 연산부(7)에서의 앤드 게이트(A5)의 일측단자에 인가하고, 앤드 게이트(A2)는 상기 인버터(I1)로부터 출력된 신호와 신호(ADS1)를 각각 일측, 타측입력단자로 인가받아 논리곱하여 논리 연산부(7)에서의 앤드 게이트(A6)의 일측단자에 인가한다.
그리고, 앤드 게이트(A3)는 상기 인버터(I2)로부터 출력된 신호와 신호(ADS0)를 각각 일측, 타측입력단자 인가받아 논리곱하여 논리 연산부(7)내에서의 앤드 게이트(A7)의 일측단자에 인가하고, 앤드 게이트(A4)는 상기 신호(ADS0),(ADS1)를 각각 일측, 타측입력단자에 인가받아 논리곱하여 논리 연산부(7)에서의 앤드 게이트(A8)의 일측단자에 인가한다.
한편, 어드레스 천이 검출부(5)에서의 제1, 제2 어드레스 천이 검출기(5a),(5b)는 제 2 도의 (F)및 (G)에 도시된 바와같이, 상기 신호(ADS0),(ADS1)를 각각 인가받아 그 신호(ADS0),(ADS1)의 천이를 각각 검출하고, 그에 따른 로우상태의 어드레스 천이 검출펄스(ATP0),(ATP1)를 오아 게이트(5c)의 일측, 타측입력단자에 각각 인가한다.
그러면, 앤드 게이트(5c)는 제 2 도의 (I)에 도시된 바와같이, 제1, 제2 어드레스 천이 검출기(5a),(5b)로부터 각각 출력된 로우상태의 어드레스 천이 검출펄스(ATP0),(ATP1)를 논리곱하여 로우상태의 어드레스 천이 검출신호(ATP)를 펄스 발생부(6)에 인가한다.
이에따라, 펄스 발생부(6)는 제 2 도의 (J)에 도시된 바와같이 상기 앤드 게이트(5c)로부터 출력된 로우상태의 어드레스 천이 검출펄스(ATP)의 하강에치를 검출하여 로우상태의 워드라인 인에이블 신호(WLE)를 발생한 후, 그 발생된 하이상태의 워드라인 인에이블 신호(WLE)를 출력한다.
아울러, 펄스 발생부(6)는 제 2 도의 (K)에 도시된 바와같이 상기 앤드 게이트(5c)로부터 출력된 어드레스 천이 검출신호(ATP)의 상승에치를 검출하여 그 검출에 따른 로우상태의 감지 증폭기 인에이블 신호(SAE)를 발생한 후, 그 발생된 하이상태의 감지 증폭기 인에이블 신호(SAE)를 데이타 전송부(9)및 감지 증폭부(10)에 각각 인가한다.
따라서, 상기 로우상태의 감지 증폭기 인에이블신호(SAE)는 하이상태의 워드라인 인에이블신호(WLE)보다 소정시간(T)만큼 지연된 후 발생된다.
한편, 논리 연산부(7)에서의 앤드 게이트(A5),(A6),(A7),(A8)는 상기 어드레스 디코딩부(4)에서의 앤드 게이트(A1),(A2),(A3),(A4)로부터 각각 출력된 신호를 각각 일측입력단자에 인가받고, 상기 펄스 발생부(6)로부터 출력된 워드라인 인에이블 신호(WLE)를 타측입력단자에 공통입력받아 논리연산한 후 그 결과값을 각각 출력하게된다.
그리고, 상기 논리연상된 결과값에 의해 복수개의 워드라인중 한개의 워드라인만이 인에이블되는데, 설명을 용이하게 하기위해 제 1 도에서는 앤드 게이트(A5)로부터 출력된 신호에 의해 워드라인(WL)이 인에이블된 경우만을 도시한 것이다.
즉, 제 2 도의 (L)에 도시된 바와같이 워드라인(WL)은 워드라인 인 에이블신호(WLE)의 하이상태일 때 하이상태가 되는 데, 여기서 점선파형이 나타나는 이유는 상기 워드라인(WL)이 인에이블될 때 상기 어드레스 신호(AD0),(AD1)가 시간지연을 갖고 입력되기 때문에 원하지 않는 워드라인이 순간적으로 인에이블 되기 때문이다.
따라서, 메모리 셀(8)에 기저장된 데이타는 비트라인(BL),(BLB)를 거쳐 제 2 도의 (M)에 도시된 바와같이 미약한 상태로 데이타 전송부(9)에 인가된다.
그러면, 데이타 전송부(9)는 상기 펄스 발생부(9)로부터 출력된 로우 상태의 감지 증폭기 인에이블 신호(SAE)에 의해 인에이블되어 상기 비트라이(BL),(BLB)를 통해 인가된 데이타를 감지 증폭부(10)에 인가한다.
따라서, 감지 증폭부(10)는 상기 펄스 발생부(6)로부터 출력된 로우상태의 감지 증폭기 인에이블신호(SAE)에 의해 인에이블되어 데이타 전송부(9)로부터 전송된 데이타를 소정레벨로 증폭하여 그 증폭된 데이타(SAO),(SAOB) 즉, 제 2도의 (N)에 도시된 데이타를 출력버퍼(11)에 인가 한다.
그러면, 출력버퍼(11)는 감지 증폭부(10)로부터 출력된 데이타(SAO),(SAOB)는 저장과 동시에 출력(DATA OUT)하게된다.
한편, 사용자가 원하는 데이타를 메모리 셀(8)에 저장하기 위해 어드레스를 지정하게되며, 제 2 도의 쓰기싸이클 상에서 소정시간(T1+T2+T3)동안 스태틱 램 외부에서 공급된 칩 선택신호(CSB), 쓰기 인에이블신호(WEB)및 출력 인에이블신호(OEB)가 읽기/쓰기 제어부(1)에 인가된다.
먼저, 소정시간(T1)동안의 하이및 로우상태의 칩 선택신호(CSB), 하이상태의 쓰기 인에이블신호(WEB), 하이상태의 출력 인에이블신호(OEB)신호가 읽기/쓰기 제어부(1)에 인가되면, 읽기/쓰기 제어부(1)는 인가된 신호(CSB),(WEB),(OEB)에 의해 읽기 싸이클로 인식하고, 그 인식에 따른 하이상태의 제1 제어신호(CS)및 로우상태의 제2 제어신호(WE)를 출력하게 된다.
이에따라, 소정시간(T1)동안의 스태틱 램의 동작은 상기 설명한 읽기 싸이클과 동일하므로 이에대한 상세한 설명은 생략하기로 한다.
이후, 소정시간(T2)동안의 로우상태의 칩 선택신호(CSB), 로우상태의 쓰기 인에이블신호(WEB), 하이상태의 출력 인에이블신호(OEB)가 읽기/쓰기 제어부(1)에 각각 인가되면, 읽기/쓰기 제어부(1)는 인가된 신호(CSB),(WEB),(OEB)에 의해 쓰기 사이클로 인식하고, 그 인식에 따른 하이상태의 제1 제어신호(CS)를 어드레스 입력부(2)에 인가함과 아울러 하이상태의 제2 제어신호(WE)를 데이타 입력부(3)에 각각 인가한다.
상기 하이상태의 제1 제어신호(CS)가 어드레스 입력부(2)에 인가됨에 따라 어드레스 입력부(2), 어드레스 디코딩부(4)및 어드레스 천이검출부(5)의 동작은 상기 설명한 읽기 싸이클에서의 동작과 동일하므로 이에대한 상세한 설명은 생략하기로 한다.
한편, 펄스 발생부(6)는 제 2 도의 (J)및 (K)에 도시된 바와같이 하이상태의 워드라인 인에이블신호(WLE)를 논리연산부(7)에 인가함과 아울러 하이상태의 감지 증폭기 인에이블신호(SAE)를 데이타 전송부(10)에 인가한다.
한편, 데이타 입력부(3)는 읽기/쓰기 제어부(1)로부터 출력된 하이상태의 제2 제어신호(WE)에 의해 인에이블되어 외부로부터 입력된 데이타(DATA IN)에 상응하는 데이타를 데이타 전송부(9)에 인가한다.
그러면, 데이타 전송부(9)는 상기 펄스 발생부(6)로부터 출력된 하이상태의 감지 증폭기 인에이블신호(SAE)에 의해 인에이블되어 데이타 입력부(9)로부터 출력된 데이타를 비트라인 쌍(BL),(BLB)를 거쳐 메모리 셀(8)에 저장시킨다.
한편, 제 2 도의 쓰기 싸이클상에서의 소정시간(T3)동안에는 로우및 하이상태의 칩선택 신호(CBS), 하이상태의 쓰기 인에이블신호(WEB), 하이상태의 출력 인에이블신호(OEB)가 각각 읽기/쓰기 제어부(1)에 인가된다.
이에따라, 읽기/쓰기 제어부(1)는 기 설명한 바와같이 읽기 싸이클로 인식하게 되므로 이에대한 상세한 설명은 생략한다.
그러나, 일반적인 스태틱 램회로는 읽기 싸이클상태에서 어드레스 천이 검출신호의 하강 에지에서 어드레스 인에이블 신호가 발생되고, 어드래스 천이 검출신호의 상승 에지에서 감지 증폭기 인에이블신호가 발생됨에 따라 워드라인 인에이블시점과 감지 증폭기 인에이블시점이 제 2 도에 도시된 소정시간(T)만큼 지연되므로 인해 메모리 셀에 기 저장된 데이타의 엑세스 시간이 지연되는 문제점이 있었다.
아울러, 읽기 싸이클과 쓰기 싸이클시 워드라인 인에이블시점이 같으므로 인해 즉, 쓰기 인에이블신호와 어드레스신호와의 관계에 있어서, 어드레스신호가 바뀌고, 쓰기 인에이블신호가 쓰기 싸이클에서 읽기 싸이클로 바뀔 때 즉, 쓰기 인에이블신호가 로우상태에서 하이상태로 바뀔 때 새로운 어드레스신호에 의한 워드라인이 인에이블되면 원하지 않는 새로운 번지에 쓰기동작이 이루워짐으로 인해 쓰기 싸이클에서의 파라미터중 하나인 쓰기복구시간(write recovery time) 마진 확보가 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 쓰기 인에이블 신호와 어드레스 천이 검색펄스를 이용하여 워드라인 인에이블 신호및 감지 증폭기 인에이블 신호를 동시에 발생시켜 워드라인 인에이블시점과 감지 증폭기 인에이블시점을 일치시키고, 쓰기 싸이클에서는 워드라인 인에이블시점을 늦추어 쓰기 싸이클에서의 쓰기 복구시간 마진을 확보하도록 한 메모리의 펄스 발생회로를 제공함에 있다.
이와같은 본 발명의 목적을 달성하기 위한 수단은 입력되는 어드레스 검출펄스와 소정시간 연장된 어드레스 천이검출신호를 논리연산하여 제1, 제2 펄스를 각각 출력하는 제1 논리연산부와, 외부에서 인가된 쓰기 인에이블신호에 따라 스위칭되어 상기 제1 논리 연산부로부터 각각 출력된 제1, 제2 펄스중 하나의 펄스를 출력하는 스위칭부와, 상기 스위칭부로부터 출력된 펄스와 스위칭부로 입력되는 쓰기 인에이블신호의 위상반전신호를 논리연산하여 워드라인 인에이블신호및 감지 증폭기 인에이블신호를 동시에 발생시켜 각각 출력하는 제2 논리연산부를 포함하는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제 3 도에 도시한 바와같이, 본 발명에 의한 메모리의 펄스 발생회로는 제 1 도의 어드레스 천이 검출부(5)로부터 출력된 어드레스 천이 검출펄스(ATP)를 소정시간 연장시켜 출력하는 펄스 연장부(106)와, 상기 어드레스 천이 검출부(5)로부터 출력된 어드레스 천이 검출신호(ATP)와 펄스 연장부(106)로부터 출력된 신호를 논리연산하여 제1, 제2 펄스를 각각 출력하는 제1 논리연산부(206)와, 상기 외부에서 인가된 쓰기 인에이블신호(WEB)에 따라 스위칭되어 상기 제1 논리 연산부(206)로부터 각각 출력된 제1, 제2 펄스중 하나의 펄스를 출력하는 스위칭부(306)와, 상기 스위칭부(306)로부터 출력된 신호와 쓰기 인에이블신호(WEB)의 위상반전신호를 논리연산하여 워드라인 인에이블신호(WLE)를 제 1 도의 논리 연산부(7)로 출력함과 아울러 감지 증폭기 인에이블신호(SAE)를 제 1 도의 데이타 전송부(9)및 감지 증폭부(10)로 출력하는 제2 논리연산부(406)로 구성한다.
상기 제1 논리연산부(206)는 어드레스 천이검출부(5)로부터 출력된 어드레스 천이검출펄스(ATP)와 인버터(216),(226)를 순차 거친 펄스 연장부(106)로부터 출력된 신호를 낸딩하여 출력하는 낸드 게이트(236)와, 상기 어드레스 천이 검출부(5)로부터 출력된 어드레스 천이 검출펄스(ATP)와 인버터(216)를 거친 펄스 연장부(106)로부터 출력된 펄스를 낸드링하여 인버터(256)를 거쳐 출력하는 낸드 게이트(246)로 구성한다.
상기 스위칭부(306)는 인버터(316),(326)를 순차 거친 신호와 인버터(316)를 거친 신호에 의해 서로 상반되게 스위칭되는 제1, 제2 전송 게이트(336),(346)로 구성한다.
상기 제2 논리 연산부(406)는 스위칭부(306)에서의 제1 전송게이트(336)또는 제2 전송 게이트(346)로부터 출력된 신호를 인버팅시켜 워드라인 인에이블 신호(WLE)를 출 출력하는 인버터(416),(446)와, 상기 인버터(416)로부터 출력된 신호와 스위칭부(306)에서의 인버터(316)로부터 출력된 신호를 노아링하여 인버터(436)를 거쳐 출력하는 노아 게이트(426)로 구성한다.
이와같이 구성한 본 발명에 의한 메모리의 펄스 발생회로의 동작을 제 1 도, 제 2 도및 제 4 도 참조하여 상세히 설명하면 다음과 같다.
먼저, 데이타가 메모리 셀(8)에 저장된 상태에서 사용자가 메모리 셀(8)에 기 저장된 데이타를 독출하기 위해 어드레스를 지정하게 되면, 스태틱 램회로 외부에서 제 2 도의 읽기 싸이클상의 (A)내지(C)에 도시된 로우상태의 칩 선택신호(CSB), 하이상태의 쓰기 인에이블신호(WEB)및 로우상태의 출력 인에이블신호(OEB)가 각각 읽기/쓰기 제어부(1)에 각각 인가된다.
여기서, 제 2 도의 (B)에 도시된 신호와 제 4 도의 (A)에 도시된 신호는 같은 신호이다.
그러면, 읽기/쓰기 제어부(1)는 입력된 로우상태의 칩 선택신호(CSB), 하이상태의 쓰기 인에이블신호(WEB)및 로우상태의 출력 인에이블신호(OEB)에 의해 스태틱 램회로의 동작상태를 읽기 싸이클로 인식하고, 그 인식에 따라 하이상태의 제1 제어신호(CS)를 어드레스 입력부(2)에 인가함과 아울러 로우상태의 제2 제어신호(WE)를 데이타 입력부(3)에 인가한다.
이에따라, 어드레스 입력부(2), 어드레스 디코딩부(4)및 어드레스 천이 검출부(5) 등의 읽기 싸이클에서의 동작은 기설명과 동일하므로 상세한 설명은 생략하기로 한다.
한편, 펄스 발생부(6)에서의 펄스 연장부(106)는 상기 어드레스 천이 검출부(5)로부터 출력된 제 4 도의 (B)에 도시된 로우상태의 어드레스 천이 검출펄스(ATP)를 소장시간 연장시켜 출력한다.
그러면, 제1 논리 연산부(206)에서의 낸드 게이트(236)는 상기 어드레스 천이 검출부(5)로부터 출력된 어드레스 천이 검출펄스(ATP)를 일측입력 단자에 인가받고, 상기 인버터(216),(226)를 순차 거친 펄스를 타측입력단자에 인가받아 낸드링하여 제 4 도의 (D)에 도시된 노드(N1)에 나타나는 펄스를 출력한다.
그러면, 제1 논리 연산부(206)에서의 낸드 게이트(246)는 상기 어드레스 천이 검출부(5)로부터 출력된 로우상태의 어드레스 천이 검출펄스(ATP)를 일측입력단자에 인가받고, 제1 논리 연산부(206)에서의 인버터(216)를 거친 펄스 즉, 제 4 도의 (C)에 도시된 노드(N0)에 나타나는 펄스를 타측입력단자에 인가받아 낸드링하여 인버터(256)를 거쳐 제 4 도의 (E)에 도시된 노드(N2)에 나타나는 펄스를 출력한다.
한편, 외부에서 인가되는 하이 상태의 쓰기 인에이블신호(WEB) 즉, 제 4 도의 (A)에 도시된 신호는 스위칭부(306)에서의 인버터(316)를 거쳐 로우신호로 반전되어 제1 전송게이트(336)의 피모스단자에 인가됨과 아울러 제2 전송게이트(346)의 엔모스단자에 인가된다.
그리고, 상기 인버터(316)를 거친 로우신호는 인버터(326)를 거쳐 하이신호로 반전되어 제1 전송게이트(336)의 엔모스단자에 인가됨과 아울러 제2 전송게이트(346)의 피모스단자에 인가된다.
따라서, 제1, 제2 전송게이트(336),(346)는 인버터(316)로부터 출력된 로우신호와 인버터(326)로부터 출력된 하이신호에 의해 각각 턴-온, 턴-오프된다.
이에따라, 상기 제1 논리 연산부(206)에서의 낸드 게이트(236)로부터 출력된 펄스는 제1 전송게이트(336)를 거쳐 제 4 도의 (F)에 도시된 바와같이 노드(N3)에 나타나 제2 논리연산부(406)내의 인버터(416)의 입력단자에 인가된다.
한편, 제1 논리연산부(206)내의 인버터(256)로부터 출력된 펄스는 제2 전송게이트(346)에 의해 차단된다.
이에따라, 제2 논리연산부(406)에서의 인버터(416),(446)는 노드(N3)에 나타난 펄스의 위상대로 제 4 도의 (G)에 도시된 하이상태의 워드라인 인에이블신호(WLE)를 논리 연산부(7)에 인가되고, 상기 인버터(416)의 출력신호는 노아 게이트(426)의 일측단자에 인가한다.
따라서, 노아 게이트(426)는 상기 인버터(416)로부터 출력된 로우상태의 신호를 일측입력단자에 인가받고, 상기 인버터(316)를 거쳐 출력된 로우신호를 타측입력단자에 인가받아 노아링하여 인버터(436)를 거쳐 제 4 도의 (H)에 도시된 로우상태의 감지 증폭기 인에이블신호(SAE)를 데이타 전송부(9)및 감지 증폭부(10)에 인가한다.
결국, 상기 워드라인 인에이블신호(WLE)와 감지 증폭기 인에이블신호(SAE)의 로우상태의 시점이 같으므로 워드라인(WL)과 감지 증폭부(10)의 인에이블 시점이 같아진다.
한편, 사용자가 원하는 데이타를 저장하기 위해 어드레스를 지정하게 되면, 제 4 도의 쓰기 싸이클 상에서 소정시간(T1+T2+T3)동안에 스태틱 램 외부에서 공급된 칩 선택신호(CSB), 쓰기 인에이블신호(WEB)및 출력 인에이블신호(OEB)가 읽기/쓰기 제어부(1)에 인가된다.
먼저, 소정시간(T1)동안의 하이및 로우상태의 칩 선택신호(CSB), 하이상태의 쓰기 인에이블신호(WEB)및 하이상태의 출력 인에이블신호(OEB)신호가 읽기/쓰기 제어부(1)에 인가되며, 일기/쓰기 제어부(1)는 인가된 신호(CSB),(WEB),(OEB)에 의해 읽기 싸이클로 인식하고, 그 인식에 따른 하이상태의 제1 제어신호(CS)및 로우상태의 제2 제어신호(WE)를 출력하게 된다.
이에따라, 소정시간(T1)동안의 스태틱 램의 동작은 기 설명한 읽기 싸이클과 동일하므로 이에대한 상세한 설명은 생략하기로 한다.
이후, 소정시간(T2)동안에 로우상태의 칩 선택신호(CSB), 로우상태의 쓰기 인에이블신호(WEB), 하이상태의 출력 인에이블신호(OEB)가 읽기/쓰기 제어부(1)에 인가된다.
이에따라, 읽기/쓰기 제어부(1)는 인가된 신호(CSB),(WEB),(OEB)에 의해 쓰기 싸이클로 인식하고, 그 인식에 따른 하이상태의 제1 제어신호(CS)를 어드레스 입력부(2)에 인가함과 아울러 하이상태의 제2 제어신호(WE)를 데이타 입력부(3)에 각각 인가한다.
상기 하이상태의 제1 제어신호(CS)가 어드레스 입력부(2)에 인가되므로 어드레스 입력부(2), 어드레스 디코딩부(4)및 어드레스 천이검출부(5)의 동작은 기 설명한 읽기 싸이클에서의 동작과 동일하므로 이에대한 상세한 설명은 생략하기로 한다.
한편, 펄스 발생부(6)에서의 제1 논리 연산부(206)는 기 설명한 바와 같이 제 4 도의 (D),(E)에 도시된 파형을 출력한다.
한편, 외부에서 인가되는 로우 상태의 쓰기 인에이블신호(WEB) 즉, 제 4 도의 (A)에 도시된 신호는 스위칭부(306)에서의 인버터(316)를 거쳐 하이신호로 반전되어 제1 전송게이트(336)의 피모스단자에 인가됨과 아울러 제2 전송게이트(346)의 엔모스단자에 인가된다.
그리고, 상기 인버터(316)를 거친 하이신호는 인버터(326)를 거쳐 로우신호로 반전되어 제1 전송게이트(336)의 엔모스단자에 인가됨과 아울러 제2 전송게이트(346)의 피모스단자에 인가된다.
따라서, 제1, 제2 전송게이트(336),(346)는 인버터(316)로부터 출력된 하이신호와 인버터(326)로부터 출력된 로우신호에 의해 각각 턴-오프, 턴-온된다.
이에따라, 제1 논리연산부(206)내의 낸드 게이트(236)로부터 출력된 펄스 즉, 제 4 도의 (D)에 도시된 노드(N1)에 나타나는 제1 전송게이트(336)에 의해 차단된다.
그리고, 제1 논리 연산부(206)에서의 인버터(256)로부터 출력된 펄스 즉, 제 4 도의 (E)에 도시된 노드(N2)에 나타나는 제2 전송게이트(346)를 거쳐 제 4 도의 (F)에 도시된 바와같이 노드(N3)에 나타나 제2 논리연산부(406)내의 인버터(416)의 입력단자에 인가된다.
그러면, 제2 논리 연산부(406)는 기 설명한 바와같이 제 4 도의 (G)에 도시된 하이상태의 워드라인 인에이블신호(WLE)를 논리 연산부(7)에 인가함과 아울러 제 4 도의 (H)에 도시된 하이상태의 감지 증폭기 인에이블신호(SAE)를 데이타 전송부(9)및 감지 증폭부(10)에 인가한다.
한편, 데이타 입력부(3)는 읽기/쓰기 제어부(1)로부터 출력된 하이상태의 제2 제어신호(WE)에 의해 인에이블되어 외부로부터 입력된 데이타(DATA IN)에 상응하는 데이타를 데이타 전송부(9)에 인가한다.
그러면, 데이타 전송부(9)는 상기 펄스 발생부(6)로부터 출력된 하이상태의 감지 증폭기 인에이블신호(SAE)에 의해 인에이블되어 데이타 입력부(9)로부터 출력된 데이타를 비트라이(BL),(BLB)를 거쳐 메모리 셀(8)에 저장시킨다.
한편, 제 4 도의 쓰기 싸이클상태의 소정시간(T3)동안에는 하이상태의 쓰기 인에이블신호(WEB)가 읽기/쓰기 제어부(1)에 인가되어 읽기/쓰기 제어부(1)는 읽기 싸이클로 인식하게 되므로 이에 대한 상세한 설명은 생략하기로 한다.
이상에서 상세히 설명한 바와같이 본 발명에 의한 메모리의 펄스 발생회로는 읽기 싸이클상태에서 워드라인 인에이블신호와 감지 증폭기 인에이블신호를 동시에 발생시켜 워드라인 인에이블 시점과 감지 증폭기 인에이블 시점을 동일하게 함으로써 읽기 사이클에서 메모리 셀에 저장된 데이타의 억세스 시간을 줄일 수 있는 효과가 있다.
아울러, 쓰기 싸이클에서는 어드레스신호가 바뀌더라도 일정시간 즉, 어드레스 천이 검출펄스 동안에는 워드라인이 디세이블되어 쓰기동작이 이루워지지 않기때문에 어드레스신호와 쓰기 인에이블신호와의 관계인 쓰기 복구시간 마진을 확보할 수 있는 효과가 있다.

Claims (4)

  1. 입력되는 어드레스 천이 검출펄스와 소정시간 연장된 어드레스 천이 검출펄스를 논리연산하여 제1, 제2 펄스를 각각 출력하는 제1 논리연산부와, 외부에서 인가된 쓰기 인에이블신호에 따라 스위칭되어 상기 제1 논리 연산부로부터 각각 출력된 제1, 제2 펄스중 하나의 펄스를 출력하는 스위칭부와, 상기 스위칭부로부터 출력된 펄스와 스위칭부로 입력되는 쓰기 인에이블신호의 위상반전신호를 논리연산하여 워드라인 인에이블신호및 감지 증폭기 인에이블신호를 동시에 발생시켜 각각 출력하는 제2 논리연산부를 포함하는 것을 특징으로 하는 메모리의 펄스 발생회로.
  2. 제 1 항에 있어서, 상기 제1 논리연산부는 제1, 제2 인버터를 순차 거친 신호와 입력되는 어드레스 천이 검출펄스를 낸딩하는 제1 낸드 게이트와, 상기 입력되는 어드레스 천이 검출펄스와 제1 인버터를 거친 신호를 낸딩하여 출력하는 제2 낸드 게이트를 포함하는 것을 특징으로 하는 메모리의 펄스 발생회로.
  3. 제 1 항에 있어서, 상기 스위칭부는 제3, 제4 인버터를 순차 거친 신호와 제3 인버터를 거친 신호에 의해 서로 상반되게 스위칭되는 제1, 제2 전송게이트를 포함하는 것을 특징으로 하는 메모리의 펄스 발생회로.
  4. 제 1 항에 있어서, 상기 제2 논리 연산부는 스위칭부로부터 출력된 신호를 인버팅시켜 워드라인 인에이블 신호를 출력하는 제5 인버터와, 상기 제5 인버터로부터 출력된 신호와 스위칭부내의 제3 인버터로부터 출력된 신호를 노아링하여 제6 인버터를 거쳐 감지 증폭기 인에이블 신호를 출력하는 노아 게이트를 포함하는 것을 특징으로 하는 메모리 펄스 발생회로.
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