KR0117500Y1 - 메모리 소자의 쓰기 리커버리 신호 발생 회로 - Google Patents

메모리 소자의 쓰기 리커버리 신호 발생 회로

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Abstract

본 고안은 외부에서 발생된 쓰기 인에이블 바 신호()및 칩 선택 바 신호()를 입력받아 NOR 연산하는 NOR 연산 수단(20); 상기 NOR 연산 수단(20)의 출력값을 입력받아 상기 쓰기 인에이블 바 신호(

Description

메모리 소자 쓰기 리커버리 신호 발생 회로
제 1 도는 종래의 SRAM 쓰기 리커버리 신호 발생 회로 구성도,
제 2 도는 종래 SRAM 내에 흐르는 신호 파형도,
제 3 도는 본 고안에 따른 SRAM 쓰리 리커버리 신호 발생 회로 구성도,
제 4 도는 본 고안에 따른 SRAM 내에 흐르는 신호 파형도,
*도면의 주요 부분에 대한 부호의 설명*
10, 20 : NOR 연산부11, 21 : 펄스 발생부
22, 23 : NAND 게이트WE : 쓰기 인에이블 신호
CS : 칩 선택 신호PWR : 쓰기 리커버리 신호
PWL : 워드라인 제어 신호ADD : 어드레스
WL : 워드라인 데이타YD :Y 어드레스
PW : 펄스
본 고안은 메모리 소자의 쓰기(write) 수행후 안정된 동작을 하기 위하여 수행되는 쓰기 리커버리(ercovery) 신호 발생 회로에 관한 것이다.
반도체 메모리 소자에서, 서로 반전 신호를 가지는 두개의 라인이 쌍을 이루는 데이타 비트라인 및 비트라인은, 메모리 소자가 쓰기 동작을 수행 할때 논리 '1'과 논리 '0' 상태로 각각 벌어지게 된다. 따라서, 메모리 소자에 쓰기 수행한 후에 그 다음 주기에서 읽기(read)나 쓰기를 수행하기 위해서는 쌍을 이루는 두 라인이 동일한 전압 레벨을 갖도록, 즉 이퀄라이징(equalizing) 상태로 복귀시키는 쓰기 리커버리 수행이 필요하다.
종래 기술에 따른 메모리 소자인 SRAM(Static Random Access Memory)을 일예로 쓰기 리커버리 신호 발생 회로를 첨부된 도면 제 1 도 및 제 2 도를 참조하여 설명하면 다음과 같다.
먼저, 제 1 도는 종래의 SRAM 쓰기 리커버리 신호 발생 회로를 도시한 구성도이며, 또한, 제 2 도는 상기 제 1 도의 쓰기 리커버리 신호 발생 회로를 포함하는 SRAM 내에 흐르는 신호 파형도로서, 제 1 도에 도시된 바와 같이 종래의 쓰기 리커버리 신호 발생 회로는, 쓰기 인에이블 바(bar) 신호()및 칩 선택 바 신호()를 입력받아 NOR 연산하여 그 값을 출력하는 NOR 연산부(10); 상기 NOR 연산부(10)의 출력값을 입력받아 상기 쓰기 인에이블 바 신호()가 논리 '0'에서 논리 '1'로 바뀔때 소정의 시간 동안 논리 '1'을 유지하는 펄스를 발생시키는 펄스 발생부(11)를 포함하여 구성된다. 이때, 상기 펄스 발생부(11)로 부터 출력되는 펄스의 반전값이 쓰기 리커버리 바 신호()가 된다.
이때, 상기 펄스 발생부(11)는 상기 NOR 연산부(10)의 출력값을 입력받아 소정의 시간 동안 지연시키는 신호 지연부, 상기 NOR 연산부(10)의 출력값과 상기 신호 지연부의 출력값을 입력받는 NOR 게이트, 상기 NOR 연산부(10)의 출력값과, 상기 NOR 게이트의 출력값을 입력받아 예정된 펄스를 출력하는 다른 하나의 NOR 게이트를 구비하며, 상기 NOR 연산부(10)는 공지의 구성이므로 상세한 설명은 피하기로 한다.
따라서, 제 2 도와 같이 어드레스(address, ADD)가 인가 될때, 쓰기 인에이블 신호(WE) 및 Y 어드레스(YD)가 발생하고, 또한, 워드라인(word line)을 일정 시간 동안 구동시키는 워드라인 제어신호(PWL)가 발생될때 또한, 워드라인(word line)을 일정 시간 동안 구동시키는 워드라인 제어신호(PWL)가 발생될때 워드라인을 구동시켜 쓰기를 수행 할 수 있게 된다. 그리고, 상기 쓰기 수행후, 즉, 쓰기 인에이블 신호(WE)가 인가 되지 않으면, 즉, 쓰기 인에이블 바 신호()가 논리 '0'에서 논리 '1'으로 바뀌면 하나의 펄스로 이루어진 쓰기 리커버리 바 신호()가 발생하여 일정 시간 동안 각 비트라인 및 데이타 비트라인을 이퀄라이징 시킨다.
그러나, 고집적 메모리 소자의 비트라인은 그 부하가 매우 크기 때문에 상기와 같이 일정한 시간 동안만 발생되는 펄스형 쓰기 리커버리 신호를 발생하는 종래의 쓰기 리커버리 발생 회로로 이러한 큰 부하의 비트라인 및 데이타 비트라인을 리커버리하기가 매우 어려워지는 문제점을 초래했다. 즉, 쓰기 리커버리 타이밍(TWR; Timing of Wright Recovery)이 매우 어려워지게 된다.
따라서, 상기 문제점을 해결하기 위하여 안출된 본 고안은 쓰기 수행이나 읽기 수행시 이외의 시간에 쓰기 리커버리 신호를 발생시킴으로써 부하가 큰 비트라인 및 데이타 비트라인의 이퀄라이징이 용이한 메모리 소자 쓰기 리커버리 신호 발생 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 고안의 쓰기 리커버리 신호 발생 회로는, 쓰기 인에이블 신호가 비활성화되는 시점을 감지하여 펄스 신호를 출력하는 제1 회로부; 및 상기 펄스 신호와 워드라인 제어신호에 응답하여, 상기 워드라인 제어신호가 활성화되는 시점에서 비횔성화되고 상기 워드라인 제어신호가 비활성화되는 시점 또는 상기 쓰기 인에이블 신호가 비활성화되는 시점에서 활성화되는 쓰기 리커버리 신호를 출력하는 제2 회로부을 포함하여 이루어진다.
바람직하게, 상기 제1 회로부는, 외부로부터의 쓰기 인에이블 바 신호및 칩 선택바 신호를 입력받아 NOR 연산하는 NOR 게이트와, 상기 NOR 게이트의 출력값을 입력받아 상기 쓰기 인에이블 바 신호가 로직 '0'에서 로직 '1'로 천이될 때 이를 감지하여 펄스 신호를 발생시키는 펄스 발생부를 포함하여 이루어지며, 상기 제2 회로부는, 상기 펄스 발생부로 부터 발생되는 펄스와 상기 워드라인 제어신호를 입력받는 제1 NAND 게이트와, 상기 제1 NAND 게이트의 출력과 상기 워드라인 제어신호를 입력받아 상기 쓰기 리커버리 신호를 출력하는 제2 NAND 게이트를 포함하여 이루어진다.
이하, 첨부된 도면 제 3 도, 제 4A 도 및 제 4B 도를 참조하여 본 고안의 일실시예를 상세히 설명하면 다음과 같다.
먼저, 제 3 도는 본 고안의 일실시예에 따른 SRAM 쓰기 리커버리 신호 발생 회로를 상세하게 도시한 구성도로서, 도면에 도시된 바와 같이 쓰기 리커버리 신호 발생 회로는 쓰기 인에이블 바 신호() 및 칩 선택 바 신호()를 입력받아 NOR 연산하여 그 값을 출격하는 NOR 연산부(20)의 출력값을 입력받아 상기 쓰기 인에이블 바 신호()가 논리 '0'에서 논리 '1'로 바뀔때 소정의 시간 동안 논리 '1'을 유지하는 펄스(PW)를 발생시키는 펄스 발생부(21); 상기 펄스 발생부(20)로부터 발생되는 펄스(PW) 및 워드라인 제어 신호(PWL)를 입력받는 제1 NAND 게이트(22); 상기 제1 NAND 게이트의 출력 및 워드라인 제어신호(PWL)를 입력받아 최종 쓰기 리커버리 신호(PWR)를 출력하는 제2 NAND 게이트(23)를 포함하여 구성된다.
여기서, 상기 제2 NAND 게이트(23)의 출력을 반전시킨 값이 쓰기 리커버리 바 신호()가 된다.
제 4a 도 및 제 4b 도는 상기와 같이 이루어지는 본 고안의 일실시예에 따른 SRAM 쓰기 리커버리 신호 발생 회로 내에 흐르는 신호의 파형도로서, 도면에 도시된 바와 같이 SRAM에 어드레스(ADD)가 인가 될때, 쓰기 인에이블 신호(WE) 및 Y 어드레스(YD)가 활성화되고, 또한, 워드라인을 일정 시간 동안 구동시키는 워드라인 제어신호(PWL)가 활성화되어 워드라인을 구성시켜 쓰기를 수행할 수 있게 된다. 그리고, 쓰기 인에이블 신호가 비활성화되면, 즉, 쓰기 인에이블 바 신호()가 논리 '0'에서 논리 '1'으로 바뀌면 펄스(PW)가 펄스 발생부(21)로 부터 출력된다. 이어서, 상기 쓰기 인에이블 바 신호()가 워드라인 제어신호(PWL)보다 주기가 긴 겨우에는 제 4a 도와 가이 워드라인 제어신호(PWL)가 비활성화될 때 쓰기 리커버리 바 신호()가 1에서 0로 천이되어 쓰기 리커버리가 수행되며, 반면에 상기 쓰기 인에이블 바 신호()가 워드라인 제어신호(PWL)보다 주기가 짧은 경우에는 제 4b 도와 같이 워드라인 제어신호(PWL)가 발생될때 부터 펄스(PW)가 발생될때 까지만 쓰기 인에이블 바 신호()가 1을 유지하고 있어 그 이외의 모든 기간에는 쓰기 리커버리를 수행하게 된다.
즉, 펄스 발생부(21)는 NOR 게이트(20)를 통해 칩이 인에이블될 때 입력된 쓰기 인에블 신호의 비활성화되는 시점을 감지하여 펄스 신호(PW)를 출력하며, 제1 및 제2 NAND 게이트(22, 23)는 이 펄스 신호(PW)와 워드라인 제어신호(PWL) 신호를 조합하여 워드라인 제어신호(PWL)가 활성화되는 시점에서 비활성화되고 워드라인 제어신호(PWL)가 비활성화되는 시점 또는 쓰기 인에이블 신호가 비활성화되는 시점에서 활성화되는 쓰기 리커버리 신호(PWR)를 출력한다.
상기와 같이 이루어지는 본 고안은 쓰기 수행이나 읽기 수행 이외의 시간에 쓰기 리커버리 신호를 발생시킴으로써 부하가 큰 비트라인 및 데이타 비트라인의 이퀄라이징이 용이하여 메모리 소자가 안정하게 동작할 수 있게 하는 효과가 있다.

Claims (2)

  1. 쓰기 인에이블 신호가 비활성화되는 시점을 감지하여 펄스 신호(PW)를 출력하는 제1 회로부(20, 21);
    상기 펄스 신호(PW)와 워드라인 제어신(PWL)에 응답하여, 상기 워드라인 제어신호(PWL)가 활성화되는 시점에서 비활성화되고 상기 워드라인 제어신호(PWL)가 비활성화되는 시점 또는 상기 쓰기 인에이블 신호가 비활성화되는 시점에서 활성화되는 쓰기 리커버리 신호(PWR)를 출력하는 제2 회로부(22, 23)을 포함하여 이루어진 메모리 소자의 쓰기 리커버리 신호 발생 회로.
  2. 제1항에 있어서,
    싱기 제1 회로부는, 외부로부터의 쓰기 인에이블 바 신호() 및 칩 선택 바 신호()를 입력받아 NOR 연산하는 NOR 게이트(20)와, 상기 NOR 게이트(20)의 출력값을 입력받아 상기 쓰기 인에이블 바 신호()가 로직 '0'에서 로직 '1'로 천이될 때 이를 감지하여 펄스 신호(PW)를 발생시키는 펄스 발생부(21)를 포함하며,
    상기 제2 회로부는, 상기 펄스 발생부(21)으로부터 발생되는 펄스(PW)와 상기 워드라인 제어신호(PWL)를 입력받는 제1 NOR 게이트(22)와, 상기 제1 NAND 게이트(22)의 출력과 상기 워드라인 제어신호(PWL)를 입력받아 상기 쓰기 리커버리 신호(PWR)를 출력하는 제2 NAND 게이트(23)를 포함하는 메모리 소자의 쓰기 리커버리 신호 발생 회로.
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