KR0175192B1 - 반도체 기억 장치 - Google Patents

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KR0175192B1
KR0175192B1 KR1019950002674A KR19950002674A KR0175192B1 KR 0175192 B1 KR0175192 B1 KR 0175192B1 KR 1019950002674 A KR1019950002674 A KR 1019950002674A KR 19950002674 A KR19950002674 A KR 19950002674A KR 0175192 B1 KR0175192 B1 KR 0175192B1
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다카아키 이도
히로코 무라카미
겐지 야마다
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세키자와 다다시
후지쓰 가부시끼가이샤
하니 도시유키
후지쓰 브이엘에스아이 가부시키가이샤
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Abstract

본 발명의 목적은 소비 전력을 저감하고, 데이타의 독출을 고속화할 수 있는 반도체 기억 장치를 제공하는 것이다.
메모리 셀 어레이(1)는 복수의 워드선(WL), 복수의 비트선대(BL, 바 BL) 및 복수의 메모리 셀(C)을 구비한다. 워드선 선택 회로(2)는 어드레스 신호(AD)에 따라서 워드선중 한개를 선택한다. 비트선 선택 회로(3)는 어드레스 신호(AD)에 따라서 복수의 비트선대를 선택적으로 센스 앰프(6)에 접속한다.
프리차지 제어 회로(5)는 앞에서 선택된 워드선과 다음에 선택된 워드선이 불일치일 때에만 모든 비트선대의 프리차지가 실시되도록 프리차지 회로(4)를 제어한다.
센스 앰프(6)는 셀 어레이(1)에서 독출된 데이타를 증폭한다.

Description

반도체 기억 장치
제1도는 본 발명의 원리 설명도.
제2도는 일실시예의 SRAM을 도시하는 블록도.
제3도는 제2도의 SRAM에 있어서의 프리차지 회로, 메모리 셀 어레이 및 비트선 선택 회로를 도시하는 회로도.
제4도는 제2도의 SRAM에 있어서의 프리차지 제어 회로를 도시하는 회로도.
제5도는 제2도의 SRAM에 있어서의 판독 동작을 도시하는 타임 차트.
제6도는 종래의 SRAM을 도시하는 블록도.
제7도는 제6도의 SRAM에 있어서의 프리차지 회로 및 메모리 셀 어레이를 도시하는 회로도.
제8도는 제6도의 SRAM에 있어서의 판독 동작을 도시하는 타임 차트.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 셀 어레이 2 : 워드선 선택 회로
3 : 비트선 선택 회로 4 : 프리차지 회로
5 : 프리차지 제어 회로 6,17 : 센스 앰프
14 : 비트선 선택 회로로서의 컬럼 스위치
15 : 비트선 선택 회로로서의 컬럼 디코더
20 : 프리차지 제어 회로 29 : 어드레스 래치
30a~30c : 플립플롭 31 : 검출 회로
32a~32c : 배타적 논리화 회로(EOR 회로) 33 : 출력 회로로서의 OR 회로
A1~A5 : 비트 신호 AD : 어드레스 신호
ADC : 컬럼 어드레스 신호 BL1,: 비트선쌍
C : 메모리 셀 PA1~PA5 : 비트 신호
PR : 프리차지 신호 SCD : 선택 신호
WL1~WLm : 워드선
본 발명은 반도체 기억 장치에 관한 것으로서, 특히 비트선의 프리차지에 관한 것이다.
최근 반도체 기억 장치에는 저 소비 전력화 및 액세스의 고속화가 요구되고 있다. 반도체 기억 장치에 있어서는 워드선 및 비트선이 선택되면 그들에 접속되는 메모리 셀이 선택된다. 선택된 메모리 셀의 데이타는 비트선을 개재하여 판독된다. 메모리 셀 데이타의 오기록 및 파괴를 방지하기 위하여 비트선을 프리차지하는 것은 불가결하다. 이 프리차지에 있어서의 소비 전력은 기억 장치의 소비 전력의 태반을 점유하고 있다. 그러므로 프리차지 동작시의 소비 전력을 저감할 필요가 있다.
제6도는 종래의 스태틱 RAM(SRAM)(40)을 도시한다. SRAM(40)은 메모리 셀 어레이(41), 프리차지 회로(42), 로 디코더(43), 컬럼 스위치(44), 컬럼 디코더(45), 로 어드레스 버퍼(46), 센스 앰프(47) 및 라이트 앰프(48)를 구비하고 있다. 또 SRAM(40)은 제어 버퍼(49) 및 클록 발생기(51)를 구비하고 있다.
제7도에 도시된 셀 어레이(41)는 복수의 워드선(WL1~WLm)과 복수의 비트선쌍(BL1,)을 구비하고 있다. 각 비트선쌍과 각 워드선과의 사이에는 메모리 셀(C0)이 접속되어 있다. 셀(C0)은 인버터(52, 53) 및 게이트 트랜지스터(54, 55)로 구성된다. 워드선(WL1~WLm)중 어느 하나가 선택되어서 H 레벨이 되면 그 워드선에 접속된 복수의 셀(C0)의 데이타가 비트선쌍(BL1,)에 각각 출력된다.
프리차지 회로(42)는 회로(42a1~42an)로 구성된다. 클록 발생기(51)에서 출력되는 주기(t0)의 클록 신호(CLK)(제8도에 도시됨)가 H 레벨인 기간동안 트랜지스터(56~58)는 온(on) 되고, 각 회로(42a1~42an)는 전원(VDD)에 의하여 비트선쌍(BL1,)을 프리차지한다.
버퍼(46)는 클록 신호(CLK)의 상승 에지에 동기해서 제어 장치(도시 생략)로부터의 어드레스 신호(AD)를 보유하고, 로 어드레스 신호(ADR)를 디코더(43)에 공급하며, 컬럼 어드레스 신호(ADC)를 컬럼 디코더(45)에 공급한다.
제어 버퍼(49)는 상기 제어 장치로부터 판독 허가 신호(RE) 및 기록 허가 신호(WE)를 입력하고, 두 신호(RE, WE)에 따르는 제어 신호를 디코더(43, 45)에 출력한다. 또 제어 버퍼(49)는 판독 허가 신호(RE)를 센스 앰프(47)에 출력하고, 판독 허가 신호(WE)를 라이트 앰프(48)에 출력한다.
로 디코더(43)는 버퍼(49)의 제어 신호에 따라서 어드레스 신호(ADR)를 선택 신호(SRD)에 디코드하고, 그 신호(SRD)에 따라서 워드선(WL1~WLm)중 어느 하나를 선택한다. 디코더(45)는 버퍼(49)의 제어 신호에 따라서 어드레스 신호(ADC)를 선택 신호(SCD)에 디코드하고, 그 신호(SCD)를 셀 어레이(41)에 접속된 컬럼 스위치(44)에 공급한다.
스위치(44)에는 출력선쌍(LC0,)을 개재하여 센스 앰프(47) 및 라이트 앰프(48)가 접속되어 있다. 스위치(44)의 스위치쌍(Sc1, Sd1~Scn, Sdn)중 어느 한 쌍이 선택 신호(SCD)에 따라서 온 하고, 대응하는 비트선쌍을 출력선쌍(LC0,)에 선택적으로 접속한다.
센스 앰프(47)는 판독 허가 신호(RE)에 따라서 활성화되고, 클록 신호(CLK)의 H 레벨의 펄스가 입력될 때마다 출력선쌍(LC0,) 및 비트선쌍을 개재하여 판독된 셀(C0)의 데이타를 증폭하여 증폭한 리드 데이타(RD0)를 출력한다.
라이트 앰프(48)는 기록 허가 신호(WE)에 따라서 활성화되고, 출력선쌍(LC0,) 및 비트선쌍을 개재하여 라이트 데이타(WD0)를 선택된 셀(C0)에 기록한다.
상기와 같이 구성되는 SRAM(40)에 있어서의 데이타의 판독에 대하여 설명한다.
제8도의 도시와 같이 어드레스 신호(AD)는 클록 신호(CLK)의 상승에 동기해서 버퍼(46)에 래치된다. 로 어드레스 신호(ADR)는 디코더(43)에 공급되고, 어드레스 신호(ADC)는 디코더(45)에 공급된다.
어드레스 신호(ADR)는 선택 신호(SRD)에 디코드되고, 그 신호(SRD)에 따라서 예를 들어 워드선(WL1)이 선택된다. 어드레스 신호(ADC)는 선택 신호(SCD)에 디코드되고, 그 신호(SCD)에 따라서 예를 들어 스위치(Sc1, Sd1)가 온되고, 비트선쌍(BL1,)은 출력선쌍(LC0,)에 접속된다. 그것에 의하여 워드선(WL1) 및 비트선쌍(BL1,)에 접속되는 셀(C0)이 선택된다.
이 때, 클록 신호(CLK)가 H 레벨이므로 회로(42a1~42an)의 트랜지스터(56~58)가 온 하고, 비트선쌍(BL1,)은 전원(VDD)에 의하여 프리차지된다.
선택된 셀(C0)의 데이타에 따라서 비트선(BL1,)중 한쪽의 레벨은 저하되고, 다른 쪽의 레벨은 전원(VDD)의 레벨에 유지되며, 셀(C0)의 데이타가 비트선쌍(BL1,)에 판독된다.
비트선쌍(BL1,)의 데이타는 출력선쌍(LC0,)을 개재하여 센스 앰프(47)에 전송되고, 상기 앰프(47)에 의하여 증폭되어 리드 데이타(RD0)로서 출력된다.
어드레스 신호(AD)가 「1」씩 증가되면 클록 신호(CLK)의 상승에 동기해서 버퍼(16)에 래치된다. 어드레스 신호(ADR)는 변화하지 않고 어드레스 신호(ADC)가 변화한다. 그러므로 워드선(WL1)이 선택되는 동시에 비트선쌍(BL2,)은 출력선쌍(LC0,)에 접속된다. 그것에 의하여 워드선(WL1) 및 비트선쌍(BL2,)에 접속된 셀(C0)이 선택된다.
이 때, 클록 신호(CLK)가 H 레벨이기 때문에 비트선쌍(BL1,)은 회로(42a1~42an)를 개재하여 전원(VDD)에 의하여 프리차지된다.
선택된 셀(C0)의 데이타에 따라서 비트선(BL2,)의 한쪽 레벨은 저하되고, 다른 쪽의 레벨은 전원(VDD)의 레벨로 유지되며, 셀(C0)의 데이타가 비트선쌍(BL2,)에 판독된다. 비트선쌍(BL2,)의 데이타는 센스 앰프(47)에 의하여 증폭되어 리드 데이타(RD0)로서 출력된다.
이후, 어드레스 신호(AD)가 차례로 증가되고, 어드레스 신호(AD)에 따라서 워드선이 선택되는 동시에 비트선쌍은 출력선쌍(LC0,)에 접속된다. 클록 신호(CLK)에 따라서 비트선쌍(BL1,)은 전원(VDD)에 의하여 프리차지된다. 그리고, 선택된 워드선(WL1) 및 비트선쌍에 접속되는 셀(C0)이 선택되고, 그 셀(C0)의 데이타가 판독되어 증폭되어서 출력된다.
데이타의 판독에 있어서 셀(C0)을 선택할 때마다 모든 비트선쌍의 프리차지가 실시된다. 이로 인해 리드 데이타(RD0)는 제8도의 도시와 같이 클록 신호(CLK)의 하강에 대략 동기해서 출력된다.
그러나, 상기의 SRAM(40)에 있어서는 셀(C0)을 선택하여 데이타를 판독할 때마다 클록 신호(CLK)에 따라서 프리차지 회로(42)가 동작하여 모든 비트선쌍(BL1,)의 프리차지가 실시된다. 특히 어드레스 신호를 차례로 증가하여 동일한 워드선에 접속되는 복수의 셀(C0)의 데이타를 판독할 경우에 있어서도 프리차지가 실시될 때마다 전류가 흐른다. 그로 인해 소비 전력이 증가되는 문제가 있다.
또, 상기의 SRAM(40)에 있어서는 리드 데이타(RD0)는 프리차지 후, 즉 클록 신호(CLK)의 하강에 동기해서 출력된다. 그로 인해서 동일 워드선에 접속되는 복수의 셀의 데이타를 판독할 경우 2개째 이하의 셀 데이타의 판독이 프리차지 시간 만큼 지연된다.
본 발명은 상기 문제점을 해결하기 위하여 연구된 것으로서, 그 목적은 워드선이 변화하지 않을 때에는 비트선의 프리차지를 없애고 소비 전력을 저감시킬 수 있는 반도체 기억 장치를 제공하는 것이다.
제1도는 본 발명의 원리 설명도이다.
메모리 셀 어레이(1)는 복수의 워드선(WL)과, 복수의 비트선(BL,)과, 워드선 및 비트선에 접속되는 복수의 메모리 셀(C)을 구비한다. 선택된 워드선 및 선택된 비트선에 접속되는 메모리 셀(C)의 데이타가 판독된다. 프리차지 회로(4)는 메모리 셀 어레이(1)로부터의 데이타의 판독에 앞서 복수의 비트선(BL,)을 프리차지한다.
센스 앰프(6)는 메모리 셀 어레이(1)로부터 판독된 데이타를 증폭한다.
워드선 선택 회로(2)는 어드레스 신호(AD)에 따라서 복수의 워드선(WL)중 어느 하나를 선택한다.
비트선 선택 회로(3)는 어드레스 신호(AD)에 따라서 복수의 비트선(BL,)을 선택적으로 센스 앰프(6)에 접속한다.
프리차지 제어 회로(5)는 어드레스 신호(AD)의 변화에 따라서 먼저 선택된 워드선과 다음에 선택된 워드선의 일치 여부를 검출한다. 그리고 일치하지 않을 때에만 프리차지 제어 회로(5)는 모든 비트선(BL,)의 프리차지가 실행되도록 프리차지 회로(4)를 제어한다.
본 발명에서는 어드레스 신호의 변화에 따라서 선택되는 워드선이 변화했을 때에만 모든 비트선의 프리차지가 실행된다. 한편 어드레스 신호가 변화해도 선택되는 워드선이 변화하지 않을 때는 비트선의 프리차지가 실행되지 않는다. 그로 인해 반도체 기억 장치의 소비 전력이 저감된다.
이하 본 발명을 스태틱 RAM(SRAM)에 구체화한 일실시예를 제2도~제5도에 따라서 설명한다.
제2도에는 본 실시예의 SRAM(10)이 도시되어 있다. 이 SRAM(10)은 DSP(digital signal Processing LSI)에 탑재되고 프로그램 데이타의 격납용으로 사용된다. SRAM(10)은 메모리 어레이(11), 프리차지 회로(12), 로 디코더(13), 컬럼 스위치(14), 컬럼 디코더(15), 로 어드레스 버퍼(16), 센스 앰프 (17) 및 라이트 앰프(18)를 구비하고 있다. 또, SRAM(10)은 제어 버퍼(19), 프리차지 제어 회로(20) 및 클록 발생기(21)를 구비하고 있다. SRAM(10)에는 고전위 전원으로서의 전원(VDD)과 저전위 전원으로서의 전원(VSS)이 공급되고, SRAM(10)은 양 전원에 따라서 동작한다. 발생기(21)는 제5도의 도시와 같이 소정 주기(to)의 클록 신호(CLK)를 출력한다.
제3도의 도시와 같이 셀 어레이(11)는 복수의 워드선(WL1~WLm)(본 실시예에서 m=32), 복수의 비트선쌍(BL1,)(본 실시예에서 n=8)을 구비하고 있다. 각 비트선쌍과 각 워드선(WL1~WLm) 사이에는 메모리 셀(C)이 접속되어 있다. 또 제3도에서는 워드선(WL1, WLm), 비트선쌍(BL1,)만이 도시되어 있다.
각 셀(C)은 인버터(22, 23) 및 NMOS 트랜지스터로 구성되는 게이트 트랜지스터(24,25)로 구성된다. 인버터(22, 23)의 입력 단자는 서로 다른 쪽의 인버터의 출력 단자에 접속된다. 각 트랜지스터(24)는 각 비트선(BL1~BLn)과 각 인버터(23)의 출력 단자와의 사이에 접속되어 있다. 각 트랜지스터(25)는 각 비트선()과 각 인버터(22)의 출력 단자와의 사이에 접속되어 있다. 각 셀(C)에 있어서의 트랜지스터(24, 25)의 게이트는 대응되는 각 워드선(WL1~WLm)에 접속되어 있다. 따라서 워드선(WL1~WLm)의 어느 하나가 선택되어서 H 레벨이 되면 그 워드선에 접속되는 복수의 셀(C)의 트랜지스터 (24, 25)가 온되고, 그들 복수의 셀(C)의 데이타가 비트선쌍(BL1,)에 각각 출력된다.
셀 어레이(11)에는 상기 모든 비트선쌍을 프리차지하기 위한 프리차지 회로(12)가 접속되어 있다. 프리차지 회로(12)는 프리차지 제어 회로(20)로 부터 출력되는 프리차지 회로(PR)에 따라서 동작한다. 프리차지 회로(12)는 비트선쌍(BL1,)에 각각 대응하는 복수의 회로(12a1~12an)로 구성된다. 각 회로(12a1~12an)는 NMOS 트랜지스터(26, 27, 28)로 구성된다. 각 트랜지스터(26)는 전원(VDD)과 비반전측의 각 비트선(BL1~BLn) 사이에 접속되어 있다. 각 트랜지스터(27)는 반전측의 각 비트선() 사이에 접속되어 있다. 각 트랜지스터(28)는 각 비트선쌍(BL1,)에 접속되어 있다. 각 트랜지스터(26~28)의 게이트에는 상기 프리차지 신호(PR)가 입력된다.
따라서, 프리차지 신호(PR)가 H 레벨인 기간동안 트랜지스터(28)는 온 된다. 그것에 의하여 각 비트선쌍의 전위는 동일해진다. 이 때 트랜지스터 (26, 27)가 온 되고, 비트선쌍(BL1,)은 전원(VDD)에 의하여 프리차지된다.
셀 어레이(11)에는 컬럼 스위치(14)가 접속되어 있다. 컬럼 스위치(14)는 컬럼 데이타(15)로부터 출력되는 선택 신호(SCD)에 따라서 동작한다. 컬럼 스위치(14)는 스위치(Sa1~San)와 스위치(Sb1~Sbn)로 구성된다. 스위치(Sa1~San) 및 (Sb1~Sbn)는 본 실시예에서는 NMOS 트랜지스터로 구성된다.
스위치(Sa1~San)는 일단에서 상기 비트선(BL1~BLn)에 각각 접속되고, 타단에서 공통의 출력선(LC)에 접속된다. 스위치(Sb1~Sbn)는 일단에서 상기 비트선(~BLn)에 각각 접속되고, 타단에서 공통의 출력선()에 접속되어 있다. 스위치(Sa1~San)는 출력선(LC)에 접속되어 있다. 스위치(Sb1~Sbn)는 출력선()에 접속되어 있다. 상기 비트선쌍에 대응하는 스위치쌍 중 어느 한 쌍만이 상기 선택 신호(SCD)에 의하여 온 되고, 온 된 스위치쌍은 대응하는 비트선쌍을 상기 출력선(LC,)에 선택적으로 접속한다.
제2도의 도시와 같이 어드레스 버퍼(16)에는 상기 클록 신호(CLK)가 공급되는 동시에 도시를 생략한 제어 장치에서 복수 비트로 구성되는 어드레스 신호(AD)가 공급된다. 또 본 실시예에서는 어드레스 신호(AD)는 상위 5 비트의 로 어드레스 신호(ADR)와 하위 3 비트의 컬럼 어드레스 신호(ADC)로 구성되는 것으로 한다. 버퍼(16)는 클록 신호(CLK)의 상승 에지에 동기해서 어드레스 신호(AD)를 보유한다. 버퍼(16)는 보유한 어드레스 신호(AD)중 상위의 로 어드레스 신호(ADR)를 로 디코드(13) 및 프리차지 제어 회로(20)에 공급하고, 하위의 컬럼 어드레스 신호(ADC)를 컬럼 디코더(15)에 공급한다.
제어 버퍼(19)는 상기 제어 장치로부터 판독 허가 신호(RE) 및 기록 허가 신호(WE)를 입력한다. 버퍼(19)는 양 신호(RE, WE)에 따르는 제어 신호를 상기 로 디코더(13) 및 컬럼 디코더(15)에 출력한다. 또, 버퍼(19)는 판독 허가 신호(RE)를 센스 앰프(17)에 출력하고, 판독 허가 신호(WE)를 라이트 앰프(18)에 출력한다.
로 디코더(13)는 워드선 선택 회로를 구성하고 있다. 로 디코더(13)는 상기 셀 어레이(11)의 워드선(WL1~WLm)에 접속된다. 로 디코더(13)는 상기 어드레스 신호(ADR)를 입력하고, 상기 버퍼(19)의 제어 신호에 따라서 어드레스 신호 (ADR)를 선택 신호(SRD)에 디코드한다. 로 디코더(13)는 그 선택 신호(SRD)에 따라서 상기 워드선(WL1~WLm)중 어느 하나를 선택, 즉 H 레벨로 한다.
컬럼 디코더(15)는 상기 컬럼 스위치(14)에 접속된다. 본 실시예에서는 컬럼 디코더(15) 및 컬럼 스위치(14)에 의하여 비트선 선택 회로가 구성되어 있다. 디코더(15)는 상기 어드레스 신호(ADC)를 입력하고 상기 버퍼(19)의 제어 신호에 따라서 어드레스 신호(ADC)를 선택 신호(SCD)에 디코드한다. 컬럼 디코더(15)는 선택 신호(SCD)를 상기 컬럼 스위치(14)에 공급하고, 어느 한 쌍의 비트선쌍을 상기 출력선(LC,)에 선택적으로 접속한다.
컬럼 스위치(14)에는 상기 출력선(LC,)을 개재하여 센스 앰프(17) 및 라이트 앰프(18)가 접속된다. 센스 앰프(17)에는 전원(VDD) 및 (VSS)가 공급되는 동시에 상기 클록 신호(CLK)가 공급된다. 센스 앰프(17)는 상기 허가 신호(RE)에 따라서 활성화되고, 클록 신호(CLK)의 H 레벨의 펄스가 입력될 때마다 출력선쌍(LC,) 및 비트선쌍을 개재하여 판독된 셀(C)의 데이타를 증폭하고 증폭한 리드 데이타(RD)를 출력한다.
라이트 앰프(18)에는 상기 제어 장치에서 라이트 데이타(WD)가 공급되는 동시에 상기 기록 허가(WE)가 공급된다. 라이트 앰프(18)는 허가 신호(WE)에 따라서 활성화되고, 출력선쌍(LC,) 및 비트선쌍을 개재하여 선택된 셀(C)에 라이트 데이타(WD)를 기록한다.
제4도의 도시와 같이 프리차지 제어 회로(20)에는 상기 어드레스 신호(ADR) 및 클록 신호(CLK)가 공급되고 있다. 제어 회로(20)는 어드레스 신호(AD)의 변화에 따라서 앞서 선택된 워드선과 다음에 선택된 워드선이 불일치할 때에만 상기 프리차지 회로(12)를 작동시킨다.
제어 회로(20)는 어드레스 래치(29), 검출 회로(31) 및 출력 회로로서의 OR 회로(33)를 구비하고 있다. 어드레스 래치(29)는 복수의 플립플롭(이하 FF로 기재함)(30a~30e)으로 구성된다. FF(30a~30e)의 데이타 단자(D)에는 어드레스 신호(ADR)의 비트 신호 A1(최하위) ~ A5(최상위)가 각각 입력되고, 클록 단자에는 클록 신호(CLK)가 입력된다. FF(30a~30e)는 클록 신호(CLK)의1/2주기분 만큼 지연된 하강 에지에 따라서 비트 신호(A1~A5)를 각각 보유하고, 그 보유한 신호를 비트 신호(PA1~PA5)로 하여 검출 회로(31)에 출력한다. 따라서, 클록 신호(CLK)의 상승 에지에 동기해서 어드레스 신호(AD)가 변화해도 비트 신호(PA1~PA5)는 앞의 어드레스 신호(AD)의 비트 신호이다. 즉 FF(30a~30e)는 앞의 어드레스 신호(AD)를 보유한다.
검출 회로(31)는 복수의 EOR(배타적 논리화) 회로(32a~32e)로 구성된다. 검출 회로(31)는 상기 어드레스 래치(29)의 앞의 어드레스 신호와 상기 버퍼(16)를 개재하여 입력되는 다음의 어드레스 신호가 불일치인지의 여부를 검출한다. 즉 EOR 회로(32a~32e)의 한쪽의 입력 단자에는 비트 신호(A1~A5)가 각각 입력되고, 다른쪽의 입력 단자에는 비트 신호(PA1~PA5)가 각각 입력되고 있다. EOR 회로(30a~30e)는 양 입력 신호의 레벨에 따르는 출력 신호(SG1~SG5)를 출력한다. 각 EOR 회로(30a~30e)는 두 입력 신호의 레벨이 일치하고 있으면 출력 신호(SG1~SG5)로서 「0」을 출력하고, 두 입력 신호의 레벨이 불일치하면 출력 신호(SG1~SG5)로서 「1」을 출력한다.
OR 회로(33)는 상기 출력 신호(SG1~SG5)를 입력하고 그들의 신호에 따라서 프리차지 신호(PR)를 출력한다. 신호(SG1~SG5)중 적어도 1개가 H 레벨이면 OR 회로(33)는 H 레벨의 프리차지 신호(PR)를 출력한다. 즉 OR 회로(33)는 로 어드레스가 변화했을 때에만 H 레벨의 프리차지 신호(PR)를 출력하고, 상기 프리차지 회로(12)를 동작시켜서 비트선쌍(BL1,)을 프리차지 시킨다.
상기와 같이 구성된 SRAM(10)의 데이타 판독에 대하여 설명한다. 또 판독을 개시할 경우에, 제어 회로(20)의 FF(30a~30e)는 초기화되고, 비트 신호(PA1~PA5)는 모두 「1」로 한다.
H 레벨 판독 허가 신호(RE)가 입력되면 센스 앰프(7)가 활성화된다.
어드레스 신호(AD)가 버퍼(16)에 입력되면 어드레스 신호(AD)는 클록 신호(CLK)의 상승 에지에 동기해서 버퍼(16)에 래치된다. 로 어드레스 신호(ADR)는 디코더(13) 및 제어 회로(20)에 공급된다. 어드레스 신호(ADC)는 디코더(15)에 공급된다.
어드레스 신호(ADR)는 디코더(13)에 의하여 선택 신호(SRD)에 디코드되고, 그 선택 신호(SRD)에 따라서 예를 들어 워드선(WL1)이 선택되어 그것이 H 레벨이 된다.
또, 어드레스 신호(ADC)는 디코더(15)에 의하여 선택 신호(SCD)에 디코드되고, 그 선택 신호(SCD)에 따라서 예를 들어 스위치(Sa1, Sb1)가 온 되고, 비트선쌍(BL1,)은 출력선쌍(LC,)에 접속된다. 그것에 의하여 워드선(WL1) 및 비트선쌍(BL1,)에 접속된 셀(C)이 선택된다.
이 때 어드레스 신호(ADR)의 비트 신호(A1~A5) 및 FF(30a~30e)의 비트 신호(PA1~PA5)중 어느 하나가 불일치되면 대응되는 출력 신호(SG1~SG5)중 어느 하나가 「1」이 된다. 그로인해 제5도의 도시와 같이 H 레벨의 프리차지 신호(PR)가 출력하기 시작한다. 그것에 의하여 회로(12a1~12an)의 트랜지스터(26~28)가 온 되고, 비트선쌍(BL1,)은 전원(VDD)에 의하여 프리차지 된다.
비트 신호(A1~A5)는 클록 신호(CLK)의 하강 에지에 동기해서 FF(30a~30e)에 보유되고, 비트 신호(PA1~PA5)로서 출력된다. 그것으로 인해 모든 출력 신호(SG1~SG5)가 「0」이 되고, 제5도의 도시와 같이 프리차지 신호(PR)가 L 레벨이 된다. 그 결과 트랜지스터(26~28)가 오프 되고, 비트선쌍(BL1,)의 프리차지가 종료한다.
선택된 셀(C)의 데이타에 따라서 비트선쌍(BL1,)의 한쪽의 비트선으로부터 그 비트선에 대응하는 트랜지스터 및 인버터를 개재하여 접지(VSS)에 전류가 흘러 그 비트선의 레벨은 저하하고 접지(VSS)의 레벨이 된다. 다른 쪽의 비트선은 전원(VDD)의 레벨로 유지되고, 셀(C)의 데이타가 비트선쌍(BL1,)에 판독된다.
비트선쌍(BL1,)의 데이타는 출력선(LC)을 개재하여 센스 앰프(17)에 전송되고, 상기 앰프(17)에 의하여 증폭되어 리드데이타(RD)로서 출력된다.
다음에 어드레스 신호(AD)가 증분되면 클록 신호(CLK)의 상승 에지에 동기해서 버퍼(16)에 래치된다. 비트 신호(A1~A5)의 레벨은 변화되지 않고 어드레스 신호(ACD)가 변화한다. 그것에 의하여 워드선(WL1)이 선택된다. 변화된 어드레스 신호(ADC)에 따라서 스위치(Sa2, Sb2)가 온 되고, 비트선쌍(BL2,)은 출력선쌍(LC,)에 접속된다. 이것에 의하여 워드선 (WL1) 및 비트선쌍(BL2,)에 접속된 셀(C)이 선택된다.
이 때, 어드레스 신호(ADR)는 변화되지 않으므로 비트 신호(A1~A5) 및 비트 신호(PA1~PA5)는 일치한다. 그것으로 인해서 모든 출력 신호(SG1~SG5)는 「0」이 되고 제5도의 도시와 같이 프리차지 신호(PR)는 L 레벨로 유지되며 비트선쌍(BL1,)은 프리차지가 되지 않는다.
그런데, 비트선쌍(BL1,)은 1 주기전의 판독시에 충전되어 있다. 그러므로 선택된 셀(C)의 데이타에 따라서 비트선쌍(BL2,)의 한쪽의 비트선 레벨은 저하하여 접지(VSS)의 레벨이 된다. 다른 쪽의 비트선은 전원(VDD)의 레벨로 유지되고, 셀(C)의 데이타가 비트선쌍(BL2,)에 판독된다.
비트선쌍(BL2,)의 데이타는 출력선(LC,)을 개재하여 센스 앰프(17)에 전송되고, 상기 앰프(17)에 의하여 증폭되어 리드 데이타(RD)로서 출력된다. 이 데이타의 판독에 있어서 모든 비트선쌍의 프리차지가 실시되지 않으므로 리드 데이타(RD)는 프리차지시간 만큼만 빨리 출력된다. 즉 리드 데이타(RD)는 클록 신호(CLK)의 상승 에지에 대략 동기해서 출력된다.
어드레스 신호(AD)가 차례로 증분되고, 클록 신호(CLK)의 상승 에지에 동기해서 버퍼(16)에 래치된다. 비트 신호(A1~A5)의 레벨이 변화되지 않으면 워드선(WL1)이 계속 선택된다. 변화된 어드레스 신호(ADC)에 따라서 스위치쌍(Sa3, Sb3) 이하의 스위치쌍이 차례로 온 되고, 비트선쌍(BL3,) 이하의 비트선쌍은 출력선쌍(LC,)에 접속된다. 그것에 의하여 워드선(L1) 및 선택된 비트선쌍에 접속되는 셀(C)이 선택된다.
어드레스 신호(ADR)는 변화하지 않고 있으므로 제5도의 도시와 같이 프리차지 신호(PR)는 L 레벨로 유지되고, 비트선쌍(BL1,)은 프리차지가 되지 않는다.
비트선쌍(BL3,) 이하의 비트선쌍은 앞에서의 판독시에 프리차지 되어서 충전되어 있다. 그로 인해 선택된 셀(C)의 데이타가 선택된 비트선쌍에 판독되고, 출력선(LC,)을 개재하여 센스 앰프(17)에 전송되고, 상기 앰프(17)에 의하여 증폭되어 리드 데이타(RD)로서 출력된다.
또한, 어드레스 신호(AD)가 증분되면 어드레스 신호(ADR)의 비트 신호(A1) 및 어드레스 신호(ADC)가 변화한다. 이 때 변화된 어드레스 신호(ADR)에 따라서 워드선(WL2)이 선택된다. 변화된 어드레스 신호(ADC)에 따라서 스위치(Sa1, Sb1)가 온 되고, 비트선쌍(BL1,)은 출력선쌍(LC,)에 접속된다. 그것에 의하여 워드선(WL2) 및 비트선쌍(BL1,)에 접속된 셀(C)이 선택된다.
어드레스 신호(ADR)의 비트 신호(A1)가 변화했으므로 비트 신호(A1)가 비트 신호(PA1)와 불일치가 되고, 출력 신호(SG1)가 「1」이 된다. 그것에 의하여 상기와 동일하게 하여 H 레벨의 프리차지 신호(PR)가 출력되고, 비트선쌍(BL1,)은 전원(VDD)에 의하여 프리차지된다.
비트 신호(A1~A5)는 클록 신호(CLK)의 하강 에지에 동기해서 FF(30a~30e)에 보유되어 비트 신호(PA1~PA5)로서 출력된다. 그것에 의하여 모든 출력신호(SG1~SG5)가 「0」이 되고, 프리차지 신호(PR)가 L 레벨이 되어서 비트선쌍(BL1,)의 프리차지가 종료한다.
선택된 셀(C)의 데이타가 선택된 비트선쌍에 판독되어 출력선(LC,)을 개재하여 센스 앰프(17)에 전송하고, 상기 앰프(17)에 의하여 증폭되어 리드 데이타(RD)로서 출력된다.
그 후 어드레스 신호(AD)가 차례로 증분되면 상기와 같이 차례로 선택되는 셀이 비트선 방향으로 변경되어서 그 셀의 데이타가 센스 앰프(17)에 의하여 증폭되어 리드 데이타(RD)로서 출력된다.
이와 같이 본 실시예의 SRAM(10)에서는 앞에서 선택된 워드선과 다음에 선택된 워드선이 상이할 때 비트선쌍(BL1,)을 프리차지 한다. 앞에서 선택된 워드선과 다음에 선택된 워드선이 일치되고 있을 때에는 비트선쌍(BL1,)을 프리차지하지 않아도 된다. 그것에 의하여 SRAM(10)의 소비 전력을 저감할 수가 있고, 나아가서는 상기 SRAM(10)을 탑재한 DSP의 소비전력을 저감할 수 있다. 그로 인해 어드레스 신호(AD)를 증분함으로써 프로그램 데이타가 차례로 판독되는 메모리로서 SRAM(10)을 사용하면 보다 소비 전력을 저감할 수 있다.
또, 본 실시예에서는 선택되는 워드선이 변화되지 않을 경우 비트선쌍의 프로차지를 안해도 된다. 그러므로 동일 워드선에 접속되는 복수의 메모리 셀(C)의 데이타를 판독할 경우 2개째 이하의 셀의 데이타를 프리차지시간 만큼만 빨리 판독할 수 있고, 전체적으로 SRAM(10)의 판독 속도를 고속화할 수 있다.
또, 상기 실시예에서는 SRAM(10)에 구체화했으나, 복수의 비트선을 선택적으로 센스 앰프에 접속하고 모든 비트선을 프리차지하기 위한 프리차지 회로를 구비한 반도체 기억 장치이면 임의의 반도체 기억 장치에 실시해도 좋다. 예를 들어 다이나믹 RAM(DRAM), ROM, EPROM 등의 반도체 기억 장치에 구체화해도 된다.
이상의 상세한 설명과 같이 본 발명은 워드선이 변화되지 않을 때에는 비트선의 프리차지를 없애고 소비 전력을 저감할 수가 있다.
또, 본 발명은 동일 워드선에 접속되는 복수의 셀의 데이타를 차례로 판독할 때 판독 속도를 고속화할 수 있다.

Claims (5)

  1. 복수의 워드선(WL)과, 복수의 비트선(BL,)과, 워드선 및 비트선에 접속된 복수의 메모리 셀(C)을 구비하고, 선택된 워드선 및 선택된 비트선에 접속된 메모리 셀(C)의 데이타가 판독되는 메모리 셀 어레이 (1)와, 상기 메모리 셀 어레이(1)로부터의 데이타의 판독에 앞서서 복수의 상기 비트선(BL,)을 프리차지하기 위한 프리차지 회로(4)와, 상기 메모리 셀 어레이(1)에서 판독된 데이타를 증폭하기 위한 센스 앰프(6)와, 어드레스 신호(AD)에 따라서 상기 복수의 워드선(WL)중 어느 하나를 선택하는 워드선 선택 회로(2)와, 상기 어드레스 신호(AD)에 따라서 상기 복수의 비트선(BL,)을 선택적으로 상기 센스 앰프(6)에 접속하기 위한 비트 선택 회로(3)와, 상기 어드레스 신호(AD)의 변화에 따라서 앞에서 선택된 워드선과 다음에 선택된 워드선의 일치 여부를 검출하고, 불일치일 때에만 상기 모든 비트선(BL,)의 프리차지가 실행되도록 상기 프리차지 회로(4)를 제어하는 프리차지 제어 회로(5)를 구비하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 프리차지 제어 회로(20)는 앞의 어드레스 신호에 있어서의 로 어드레스 신호를 보유하여 출력하는 어드레스 래치(29)와, 다음의 어드레스 신호에 있어서의 로 어드레스 신호와 상기 어드레스 래치(29)로부터 출력되는 로 어드레스 신호가 불일치인지의 여부를 검출하는 검출 회로(31)와, 상기 검출 회로(31)의 검출 결과가 불일치일 때 상기 모든 비트선(BL1,)이 프리차지되도록 상기 프리차지 회로(12)를 제어하기 위한 프리차지 신호(PR)를 출력하는 출력 회로(33)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 어드레스 스위치(29)는 앞의 로 어드레스 신호의 복수의 비트 신호(A1~A5)를 각각 보유하여 비트 신호(PA1~PA5)를 출력하는 복수의 플립플롭(30a~30e)으로 구성되고, 상기 검출 회로(31)는 로 어드레스 신호의 복수의 비트 신호(A1~A5) 및 상기 복수의 플립플롭(30a~30e)의 복수의 비트 신호(PA1~PA5)를 각각 입력하는 복수의 배타적 논리화 회로(32a~32e)로 구성되고, 상기 출력 회로는 상기 복수의 EOR 회로(32a~32e)의 출력 회로를 입력하는 OR 회로(33)로 구성되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 복수의 비트선은 복수의 비트선쌍(BL1,)으로 구성되고, 상기 각 메모리 셀(C)은 각 비트선쌍(BL1,)에 접속되고, 상기 비트선 선택 회로는 비트선쌍(BL1,)을 선택적으로 상기 센스 앰프(17)에 접속하고, 상기 센스 앰프(17)는 상기 선택된 비트선쌍을 개재하여 판독된 데이타를 증폭하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 비트선 선택 회로는 상기 어드레스 회로(ADC)를 디코드하는 컬럼 디코더(15)와, 상기 컬럼 디코더(15)에 의하여 디코드된 선택 신호(SCD)에 따라서 상기 비트선쌍(BL1,)을 상기 센스 앰프(17)에 접속하기 위한 컬럼 스위치(14)로 구성되는 것을 특징으로 하는 반도체 기억 장치.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5699309A (en) * 1996-05-13 1997-12-16 Motorola, Inc. Method and apparatus for providing user selectable low power and high performance memory access modes
KR100227272B1 (ko) * 1996-08-08 1999-11-01 윤종용 1 사이클 동작 내부 리드/라이트 기능을 가진 반도체 메모리 장치
US5781469A (en) * 1997-01-24 1998-07-14 Atmel Corporation Bitline load and precharge structure for an SRAM memory
US5889714A (en) * 1997-11-03 1999-03-30 Digital Equipment Corporation Adaptive precharge management for synchronous DRAM
US5991196A (en) * 1997-12-16 1999-11-23 Microchip Technology Incorporated Reprogrammable memory device with variable page size
US5999469A (en) * 1998-03-04 1999-12-07 Lsi Logic Corporation Sense time reduction using midlevel precharge
US6072738A (en) * 1998-03-09 2000-06-06 Lsi Logic Corporation Cycle time reduction using an early precharge
US6587388B2 (en) * 2001-04-27 2003-07-01 International Business Machines Corporation Method and apparatus for reducing write operation time in dynamic random access memories
US7327597B1 (en) * 2002-10-02 2008-02-05 Cisco Technology, Inc. Static random access memory architecture
WO2005049339A2 (en) * 2003-11-18 2005-06-02 Advantage Enterprises, Inc. Pressure monitoring system
KR100575004B1 (ko) 2005-01-15 2006-04-28 삼성전자주식회사 버스트 동작이 가능한 에스램 메모리 장치
KR100660871B1 (ko) * 2005-07-15 2006-12-26 삼성전자주식회사 연결된 비트라인을 구비하는 반도체 메모리 장치 및 데이터쉬프팅 방법
GB2525904B (en) * 2014-05-08 2018-05-09 Surecore Ltd Memory unit
US9384826B2 (en) * 2014-12-05 2016-07-05 Texas Instruments Incorporated Circuits and methods for performance optimization of SRAM memory
CN107025930B (zh) * 2015-11-16 2022-03-15 德州仪器公司 用于启用/停用sram中的突发模式读取的地址检测器
US9514805B1 (en) 2016-03-28 2016-12-06 Qualcomm Incorporated Intelligent bit line precharge for improved dynamic power

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2619939B1 (fr) * 1987-09-01 1989-12-08 Thomson Semiconducteurs Circuit de detection de transitions d'adresses
US4926384A (en) * 1988-01-25 1990-05-15 Visic, Incorporated Static ram with write recovery in selected portion of memory array
US4932001A (en) * 1988-10-12 1990-06-05 Advanced Micro Devices, Inc. Reducing power consumption in on-chip memory devices
US4969125A (en) * 1989-06-23 1990-11-06 International Business Machines Corporation Asynchronous segmented precharge architecture
JP3006014B2 (ja) * 1990-02-13 2000-02-07 日本電気株式会社 半導体メモリ
JPH05342872A (ja) * 1992-06-05 1993-12-24 Oki Micro Design Miyazaki:Kk 半導体記憶装置
US5438548A (en) * 1993-12-10 1995-08-01 Texas Instruments Incorporated Synchronous memory with reduced power access mode

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Publication number Publication date
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KR950025786A (ko) 1995-09-18
US5600601A (en) 1997-02-04

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