KR0135242B1 - 병렬 테스트 회로를 포함한 메모리 소자 - Google Patents

병렬 테스트 회로를 포함한 메모리 소자

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KR0135242B1 KR1019940017663A KR19940017663A KR0135242B1 KR 0135242 B1 KR0135242 B1 KR 0135242B1 KR 1019940017663 A KR1019940017663 A KR 1019940017663A KR 19940017663 A KR19940017663 A KR 19940017663A KR 0135242 B1 KR0135242 B1 KR 0135242B1
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Abstract

본 발명은 다수의 링 수단(1 내지 n-1); 메모리셀 어레이(200)를 구비하는 메모리 소자에 있어서, 병렬 테스트 신호 발생수단(500); 상기 병렬 테스트 신호 발생 수단(500)으로 부터 병렬 테스트 신호(pt)가 발생하면 두 출력단에 동일한 값을 출력하는 적어도 하나의 어드레스 버퍼링 수단(n'); 디코딩 수단(100); 다수의 센스 증폭 수단(300); 상기 병렬 테스트 신호(pt)가 발생되면 상기 다수의 메모리 블럭 중 디코딩 수단(100)에 의하여 선택된 다수개의 메모리 블럭의 출력 데이타를 입력받아 해당 메모리 셀의 불량 유·무를 판단하는 적어도 하나의 출력 버퍼링 수단(400)을 구비하여, 메모리 소자의 불량 유·무 테스트 시 한 사이클에 다수의 메모리 블럭을 선택하여 테스트 함으로써 메모리 소자 테스트 속도를 향상시키는 특유의 효과가 있는 병렬 테스트 회로를 포함한 메모리 소자에 관한 것이다.

Description

병렬 테스트 회로를 포함한 메모리 소자
제1도는 종래의 메모리 소자인 SRAM 블럭도,
제2a도 및 제2b도는 종래 기술에 따른 어드레스 버퍼 및 출력 버퍼를 각각 도시한 회로도.
제3도는 본 발명의 일실시예에 따른 병렬 테스트 회로를 포함한 SRAM을 간략하게 도시한 블럭도,
제4a도는 본 발명의 일실시예에 따른 병렬 테스트 신호 발생부의 상세 회로도,
제4b도는 본 발명의 일실시예에 따른 어드레스 버퍼의 상세 회로도.
제4c도는 본 발명의 일실시예에 따른 출력 버퍼의 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 내지 n, 1' 내지 n' : 어드레스 버퍼 10, 100 : 디코더
20, 200 : 메모리셀 어레이 30,300 : 센스 증폭기
40, 400 : 출력 버퍼 500 : 병렬 테스트 신호 발생부
A1 내지 An, Ai : 어드레스 S0 내지 Sm, Sj, Dout : 출력데이타
CS : 칩 선택 신호 WE : 쓰기 인에이블 신호
OE : 출력 인에이블 신호 pt : 병렬 테스트 신호
본 발명은 메모리 소자의 불량 유·무 테스트 속도가 빠른 병렬 테스트 회로를 포함한 메모리 소자에 관한 것이다.
일반적으로 메모리 소자의 불량 유·무 테스트는 주로 각 메모리 셀에 동일한 데이타를 입력시킨 다음 출력시켜 상기 입력시킨 데이타와 비교함으로써 메모리 소자의 불량 유·무를 판단한다.
메모리 소자 중 SRAM(Static Random Access Memory)을 그 일 예로 종래 기술을 첨부된 도면 제1도 및 제2도를 참조하여 설명하면 다음과 같다.
먼저, 제1도는 SRAM 내부구조를 간략하게 도시한 불럭도로서, 도면에 도시된 바와 같이 어드레스(address, A1 내지 An)를 각각 입력받아 임시 저장한 다음 칩 인에이블(enable)신호인 첩 선택신호에 따라 비반전 어드레스(A1 내지 An) 및 반전 어드레스(내지)를 각각 출력하는 n개의 어드레스 버퍼(1 내지 n)와, 상기 어드레스 버퍼(1 내지 n)로 부터 발생하는 비반전 어드레스(A1 내지 An) 및 반전 어드레스(내지)를 디코딩(decording)하는 디코디(10)와, 다수의 메모리 블럭으로 나뉘어져 있는 메모리셀 어레이(memory cell array, 20)와, 상기 메모리셀 어레이(20) 중에서 디코더(10)에 의해 선택된 각각의 메모리 셀의 데이타를 센싱(sensing) 및 증폭하는 다수의 센스 증폭기(30)와, 센스 증폭기(30)로 부터 출력되는 출력데이타(S0 내지 Sm)를 입력받아 출력 인에이블 신호(OE; Output Enable)에 따라 구동되는 다수의 출력 버퍼(40)를 구비한다.
제2a도는 상기 종래의 어드레스 버퍼(1 내지 n)를 상세하게 도시한 회로도로서, 도면에 도시된 바와 같이 어드레스 버퍼(1 내지 n)는 어드레스(Ai)와 칩 선택 반전신호()를 NOR 연산하는 NOR 게이트를 구비함으로써, 칩 선택 신호(CS)가 인가 될 때 비반전 어드레스() 및 반전 어드레스(Ai)를 출력하게 된다.
또한, 제2b도는 상기 종래의 출력 버퍼(30)의 출력 데이타(Sj)를 출력 인에이블 신호(OE)가 인가되면 입력 데이타(Sj)와 동일한 데이타(Dout)를 출력하도록 NAND 게이트, NOR 게이트, MOS 트랜지스터를 구비한다.
이때, 상기와 같이 구성되는 SRAM은 데이타 입·출력 형태에 따라 그 종류가 다르다. 즉, SRAM의 데이타 입·출력이 한비트씩 이루어지는 ×1형은 한 사이클(cycle)에 한 셀을 선택하여 한 비트의 데이타를 읽어 내며, SRAM의 데이타 입·출력이 8비트씩 이루어지는 ×형은 한 사이클에 8셀을 선택하여 8비트의 데이타를 동시에 읽어 내게 된다.
따라서, 상기와 같은 어드레스 버퍼(1 내지 3) 및 출력 버퍼(7)를 포함하는 종래 SRAM의 일예인 사이클 주기가 256Ns(나노초)이고 ×1형의 16M SRAM은 모든 메모리 셀을 테스트 하기 위해서 24×220×28=232Ns(4.3초)가 소모된다.
즉, 메모리 소자의 불량 유·무 테스트 시 정상 입·출력 동작과 동일하게 한 사이클에 하나의 메모리 블럭을 선택하는 종래의 메모리 소자는 메모리 소자의 불량 유·무 테스트 속도가 느리다는 문제점을 초래했다.
따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 메모리 소자의 불량 유·무 테스트 시에는 한 사이클에 다수의 메모리 블럭을 동시에 선택하여 테스트 함으로써 메모리 소자 테스트 속도를 향상시키는 병렬 테스트 회로를 포함한 메모리 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 총 n비트의 입력 어드레스 중 메모리 블력을 선택하는 적어도 하나의 어드레스를 제외한 나머지 어드레스를 각각 입력받아 칩 선택 신호에 따라 비반전 어드레스 및 반전 어드레스를 각각 출력하는 다수의 어드레스 버퍼링 수단; 다수의 메모리 블럭으로 나뉘어져 있는 메모리셀 어레이를 구비하는 메모리 소자에 있어서, 메모리 소자내의 제어 신호의 상태가 정상적인 동작상태에서 나타날 수 없는 상태 중 어느 하나를 메모리 셀 테스트 상태로 하여, 이때 병렬 테스트 신호를 출력하는 병렬 테스트 신호 발생 수단; 상기 n비트의 입력 어드레스 중 제외된 어드레스를 각각 입력받아 칩 선택 신호를 따라 비반전 어드레스 및 반전 어드레스를 각각 출력하되, 상기 병령 테스트 신호 발생 수단으로 부터 병렬 테스트 신호가 발생ㅎ면 두 출력단에 동일한 값을 출력하는 적어도 하나의 어드레스 버퍼링 수단; 상기 다수의 어드레스 버퍼링 수단의 출력값을 디코딩하는 디코딩 수단; 상기 메모리셀 어레이 중에서 디코딩 수단에 의해 선택된 메모리 블럭의 셀 데이타를 센싱 및 증폭하는 다수의 센스 증폭 수단; 출력 인에이블 신호에 따라 상기 센스 증폭 수단으로 부터 출력되는 출력 데이타를 입력받되, 상기 병렬 테스트 신호가 발생되면 상기 다수의 메모리 블럭 중 디코딩 수단에 의하여 선택된 다수개의 메모리 블럭의 출력 데이타를 입력받아 해당 메모리 셀의 불량 유·무를 판단하는 적어도 하나의 출력 버퍼링 수단을 구비하는 것을 특징으로 한다.
이하, 첨부된 도면 제3도 및 제4도를 참조하여 본 발명의 일실시예로 병렬 테스트 회로를 포함한 ×4형 SRAM에 대하여 상세히 설명하면 다음과 같다. 여기서, 상기 ×4형 SRAM은 한 사이클에 4개의 데이타를 동시에 입·출력하는 SRAM이다.
먼자, 제3도는 한 사이클에 두개의 메모리 블럭을 동시에 선택하여 테스트 하는 병렬 테스트 회로를 포함하는 SRAM을 간략하게 도시한 블럭도로서, 도면에 도시된 바와 같이 SRAM은 SRAM 내부신호인 칩 인에이블 신호인 칩 선택 신호(CS), 출력 인에이블(enable) 신호(OE), 쓰기 인에이블 신호(WE)가 정상동작인 경우 발생되지 않는 신호형태인 논리'0'(이하 L라 칭함), L, L인 경우에 병렬 테스트 신호(pt)를 출력하는 병렬 테스트 신호 발생부(500); 총 n비트의 입력 어드레스(A1 내지 An) 중 메모리 블럭을 선택하는 어드레스 중 한비트이 어드레스(An)를 제외한 어드레스를 입력받아 비반전 어드레스(A1 내지 An) 및 반전 어드레스(내지)를 칩 선택 신호(CS)에 따라 출력하는 n-1개의 어드레스 버퍼(1' 내지 (n-1)'); 상기 n비트의 입력 어드레스(A1 내지 An) 중 제외된 1비트의 어드레스(An)를 입력받아 칩 선택 신호(CS)에 따라 비반전 어드레스(An) 및 반전 어드레스()를 각각 출력하되, 상기 병렬 테스트 신호 발생부(500)로부터 병렬 테스트 신호(pt)가 발생되면 두 출력단에 논리'1'(이하 H라 칭함)을 출력하는 하나의 어드레스 버퍼(n'); 상기 다수의 어드레스 버퍼(1' 내지 n') 출력값을 입력받아 디코딩하는 디코더(100); 다수의 메모리 블럭으로 나뉘어져 있는 메모리셀 어레이(220); 상기 메모리셀 어레이(200) 중에서 디코딩(100)에 의해 선택된 메모리 셀의 데이타를 센싱 및 증폭하는 다수의 센스 증폭기(300); 출력 인에이블 신호(OE)에 따라 센스 증폭기(300)로 부터 출력되는 출력 데이타(S0 내지 Sm)를 임시저장하되, 상기 병렬 테스트 신호(pt)가 발생되면 다수의 메모리 블럭 중 디코더(100)에 의하여 선택된 두개의 메모리 블럭의 출력 데이타를 입력받아 선택된 메모리 셀의 불량 유·무를 판단하는 다수의 출력 버퍼(400)를 구비함으로써 하나의 어드레스에 두개의 메모리 블럭을 선택하여 테스트 할 수 있게 된다.
즉, 상기 디코더(100)에 입력되는 어드레스 중 메모리 블럭을 선택하는 어드레스 비트(An)의 반전값과 비반전값이 동시에 H로 입력되기 때문에 디코딩 안되어 동시에 두개의 메모리 블럭을 테스트 할 수 있게 된다.
제4a도는 상기 SRAM 테스트 시 병렬 테스트 신호(pt)를 발생시키는 병렬 테스트 신호 발생부(500)를 상세하게 도시한 회로도로서, 도면에 도시된 바와 같이 병령 테스트 신호 발생부(500)는 SRAM이 정상 동작상태인 경우, 즉, 칩 선택 신호(CS)가 H일때는 병렬 테스트 신호(pt)를 L로 출력하며, 정상적인 동작 상태에서 테스트 상태로 변환하는 경우, 즉, 정상적인 동작 상태에서 표현될 수 없는 신호 형태인 칩 선택 신호(CS), 쓰기 인에이블 신호(WE), 출력 인에이블 신호(OE)가 각각 L, L, L일때 병렬 테스트 신호(pt)를 H로 출력한 다음, SRAM을 테스트하기 위하여 칩 선택 신호(CS)가 H가 되더라도 병렬 테스트 신호(pt)를 H로 유지하고, 테스트가 끝나면 역시, 정상적인 동작 상태에서 표현될 수 없는 신호 형태인 칩 선택 신호(CS), 쓰기 인에이블 신호(WE), 출력 인에이블 신호(OE)가 각각 L, H, H일때 병렬 테스트 신호(pt)를 L로 출력하도록 회로를 구성한다. 여기서, 실제도면에 도시된 상세 회로도는 상기와 같이 작동하는 일실시예로서, 통상의 지식을 가진자가 충분히 디자인 할 수 있으므로 상세한 설명은 피하기로 한다.
따라서, 정상적인 동작상태에서는 정상적으로 데이타를 입·출력하고, 반면, 메모리 소자 테스트 시에는 병렬 테스트 신호가 발생하여 한 사이클에 여러개의 메모리 블럭이 동시에 선택됨으로써 테스트 속도가 향상한다.
제4b도는 상기 병렬 테스트 신호(pt)에 제어받는 본 발명의 어드레스 버퍼(100)를 상세하게 도시한 회로도로서, 도면에 도시된 바와 같이 하나의 어드레스 비트(Ai)를 입력받아 칩 선택 신호(CS)가 H인 경우 상기 비반전 어드레스(Ai) 및 반전 어드레스()를 각각 한 입력단으로 입력받고, 각각의 타 입력단으로는 상기 병렬 테스트 신호(pt)를 입력받는 두개의 NAND 게이틀 구비한다.
제4c도는 상기 선택된 메모리 셀의 불량 유·무를 판단하는 출력 버터(400)를 도시한 상세회로도로서, 이러한 출력버퍼(400)는 도면에 도시된 바와 같이 메모리 셀 각각에 동일한 데이타를 기록한 다음, 병렬 테스트 신호(pt)가 H일때, 즉, 메모리 셀 테스트 시 본 발명의 어드레스 버퍼에 의해서 도시에 선택된 두개의 메모리 블럭 각각의 출력 데이타, 즉, 하나의 메모리 블럭당 4비트, 즉, 8비트 데이타가 모두 일치하면 H를 출력하고(∵미리 각각의 메모리 셀에 기록한 데이타가 모두 동일한 값이기 때문에, 반면, 두개의 메모리 블럭의 출력 값이 모두 일치하지 않으면, 즉, 하나의 메모리 셀이라도 불량이 되어 미리 기록한 동일한 데이타를 기억하지 못하고 있으면, L를 출력하며, 병렬 테스트 신호(pt)가 L이면, 해당 센스 증폭기(300)로 부터 출력되는 데이타를 최종 출력단으로 출력하도록 회로가 구성된다.
실제 다수의 출력버퍼는 상기와 같이 이루어 지는 본 발명의 출력버퍼(400)를 적어도 하나를 구비하여야 한다.
참고적으로, 상기와 같이 이루어지는 병렬 테스트 회로를 포함하는 ×4형 SRAM의 메모리 셀을 8비트씩 테스트 하는 방법을 살펴보자.
먼저, 정상적인 동작에서 테스트 상태로 들어가기 위해서는 칩 선택 신호(CS), 쓰기 인에이블 신호(WE), 출력 인에이블 신호(OE)가 각각 L, L, L가 되고 이 동작에 의해 병렬 테스트 신호 발생부(500)로 부터 발생되는 병렬 테스트 신호(pt)가 인에이블(H) 되면서 병렬 테스트 상태로 들어간다. 이러한 병렬 테스트 신호(pt)는 메모리 블럭을 선택하는 하나의 어드레스 버퍼(n')와 출력 버퍼(400)에 인가된다. 종래의 어드레스 버퍼(1 내지 n)는 ×4형의 SRAM일때 4개의 메모리 셀이 선택되나 한 어드레스 버퍼(n')를 본 발명의 어드레스 버퍼로 대치한 경우에는 병렬 테스트 신호(pt)가 인에이블 될 때 두 출력단 모두 H가 되어 2개의 메모리 블럭을 동시에 선택하게 되어 총 8개의 메모리 셀을 선택하게 된다.
이때, ×4형의 SRAM내의 상기 다수의 어드레스 버퍼(1 내지 n') 중에서 메모리 블럭을 선택하는 두개의 어드레스 버퍼를 본 발명의 어드레스 버퍼로 대치한 경우에는 병렬 테스트 상태에서 총 16개의 셀을 선택하게 된다.
한편, 출력 버퍼(400)는 ×4형의 SRAM의 경우 4개가 존재하며 이중 적어도 하나의 본 발명의 출력 버퍼로 구성하며, 병렬 테스트 상태에서 상기 본 발명의 출력버퍼가 선택된 메모리 셀의 불량 유·무를 판단하게 된다. 즉, 선택된 메모리 블럭의 출력 데이타(S0 내지 S7,내지)가 모두 같을 때 H가 출력되며, 하나라도 같지 않으면 L가 출력된다. 즉, 병렬 테스트 상태에서 전체 메모리 셀에 0이나 1을 쓰고 다시 읽어서 센스 증폭기(300)에 동일한 데이타가 출력되면 정상적으로 메모리 셀이 동작하는 상태이고 모든 출력 버퍼(400)가 H를 출력하게 된다. 반면, 하나의 메모리 셀이라도 정상적으로 동작하지 않아 센스 증폭기(300)의 출력값이 하나라도 틀릴 경우 출력 버퍼는 L가 출력되어 해당 SRAM내로 메모리 셀이 불량이라는 것을 인지할 수 있게 된다.

Claims (2)

  1. 총 n비트의 입력 어드레스(A1 내지 An) 중 메모리 블럭을 선택하는 적어도 하나의 어드레스(An)를 제외한 나머지 어드레스를 각각 입력받아 칩 선택 신호(CS)에 따라 비반전 어드레스 및 반전 어드레스를 각각 출력하는 다수의 어드레스 버퍼링 수단(1 내지 n-1); 다수의 메모리 블럭으로 나뉘어져 있는 메모리셀 어레이를 구비하는 메모리 소자에 있어서, 메모리 소자내의 제어 신호의 상태가 정상적인 동작상태에서 나타날 수 없는 상태 중 어느 하나를 메모리 셀 테스트 상태로 하여, 이때 병렬 테스트 신호(pt)를 출력하는 병렬 테스트 신호 발생 수단(500); 상기 n비트의 입력 어드레스(A0 내지 An) 중 제외된 어드레스(An)를 각각 입력받아 칩 선택 신호(CS)를 따라 비반전 어드레스(An) 및 반전 어드레스()를 각각 출력하되, 상기 병렬 테스트 신호 발생 수단(500)으로 부터 병렬 테스트 신호(pt)가 발생하면 두 출력단에 동일한 값을 출력하는 적어도 하나의 어드레스 버퍼링 수단(n'); 상기 다수의 어드레스 버퍼링 수단(1 내지 n')의 출력값을 디코딩하는 디코딩 수단(100); 상기 메모리셀 어레이(200) 중에서 디코딩 수단(100)에 의해 선택된 메모리 블럭의 셀 데이타를 센싱 및 증폭하는 다수의 센스 증폭 수단(300); 출력 인에이블 신호(OE)에 따라 상기 센스 증폭 수단(300)으로 부터 출력되는 출력 데이타(S0 내지 Sm)를 입력받되, 상기 병렬 테스트 신호(pt)가 발생되면 상기 다수의 메모리 블럭 중 디코딩 수단(100)에 의하여 선택된 다수개의 메모리 블럭의 출력 데이타를 입력받아 해당 메모리 셀의 불량 유·무를 판단하는 적어도 하나의 출력 버퍼링 수단(400)을 구비하는 것을 특징으로 하는 병렬 테스트 회로를 포함한 메모리 소자.
  2. 제1항에 있어서, 상기 병렬 테스트 신호 발생 수단(500)은 메모리 소자가 정상적인 동작 상태에서 표현될 수 없는 신호 형태인 칩 선택 신호(CS), 쓰기 인에이블 신호(WE), 출력 인에이블 신호(OE)가 각각 L, L, L일때 병렬 테스트 신호(pt)를 계속 출력하고, 칩 선택 신호(CS), 쓰기 인에이블 신호(WE), 출력 인에이블 신호(OE)가 각각 L, H, H일때 병렬 테스트 신호(pt)를 출력을 중단하도록 구성하는 것을 특징으로 하는 병렬 테스트 회로를 포함한 메모리 소자.
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