JP2921505B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2921505B2
JP2921505B2 JP8227775A JP22777596A JP2921505B2 JP 2921505 B2 JP2921505 B2 JP 2921505B2 JP 8227775 A JP8227775 A JP 8227775A JP 22777596 A JP22777596 A JP 22777596A JP 2921505 B2 JP2921505 B2 JP 2921505B2
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signal
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bit compression
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裕司 中岡
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Nippon Electric Co Ltd
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38Response verification devices
    • G11C29/40Response verification devices using compression techniques

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にMOS型電界効果トランジスタによって構成
された半導体記憶装置に関する。
【0002】
【従来の技術】MOS型電界効果トランジスタによって
構成されたDRAM(ダイナミックランダムアクセスメ
モリ)は、世代が進むごとに記憶容量が4倍に増えてい
っている。このため入出力I/Oが同じであるとする
と、全メモリセルをアクセスする時間は世代が進むごと
に4倍ずつ増大していく。
【0003】これを防ぐために、一度に読み書きできる
I/Oを、例えば従来の4個から16個に増やした×1
6品が開発製品化されるに至っている。一度にメモリセ
ルを読み書きする時間は変わらない。このため、×16
品の選別テスト時間は、同じ記憶容量の×4品に比較し
て、大幅に短くできる。
【0004】しかし、試験装置であるメモリテスタの読
み出し用のコンパレータの数が、×4品用テスターと、
×16品用テスターとで同じで、一度にテストできる製
品の数がコンパレータの数に依存しているとものとする
と、テスタで同時にテストできるメモリ製品の数が、×
16品の場合、×4品に比べ、1/4に減ってしまう。
したがって、製品の選別効率が悪くなるという問題があ
る。
【0005】これを防ぐために、例えば16I/Oのう
ち4つのI/O分の読み書きを、1つのI/Oで代表と
するという、ビット圧縮テストモードが提案されてい
る。図9に、従来のビット圧縮テストモードの回路構成
を示す。
【0006】図9において、NA901〜NA903は
NAND回路、N901〜N902は節点(ノード)を
示している。I/O端子IO1〜IO4の入出力を行う
データインバッファとデータアウトバッファはIO2の
構成(データインバッファ2、データアウトバッファ
2)が他のもの(データインバッファ1とデータアウト
バッファ1)と相違している。
【0007】データアウトバッファ1の回路構成は図
2、データアウトバッファ2の回路構成は図10、デー
タインバッファ1の回路構成は図4、データインバッフ
ァ2の回路構成は図5にそれぞれ示されている。図2、
図10、図4、図5において、INV201〜INV2
03、INV1001〜INV1002、INV401
〜INV409、INV501〜INV508は反転回
路、NA201〜NA202、NA1001、NA10
02、NA401〜NA403、NA501〜NA50
3はNAND回路、QN201〜QN202、QN10
01〜QN1002、QN401〜QN402、QN5
01〜QN502はNチャネルトランジスタ、QP40
1〜QP402、QP501〜QP502はPチャネル
トランジスタ、TG401〜TG402、TG501は
トランスファゲート、NO401はNOR回路、N20
1〜N205、N1001〜N1004、N401〜N
412、N501〜N510は節点をあらわす。
【0008】次に、図11のタイミングチャートを使用
して、動作説明を行う。
【0009】テストモードでない通常の書込(Writ
e)/読出(Read)が行なえるモードから、ビット
圧縮テストモードに入るためには、4MbitDRAM
から標準化されたWCBR(WEB CASB Bef
ore RASB)サイクルを行い、同時にアドレスキ
ー入力(この場合、A3、A4、A5ピン)にあらかじめ
定められた特定のアドレスを入力することで、入ること
ができる。
【0010】この時SVT(スーパーボルテージピン:
A0ピン)にはスーパーボルテージをかけない。
【0011】図11は、ビット圧縮テストモードにはい
ったあとの、書込(Write)と読出(Read)サ
イクルをあらわしている。
【0012】まず、RASB(ロウアドレスストロー
ブ)が“Low”(アクティブ)とされ、ロウ(Ro
w)アドレスが取り込まれ、CASB(カラムアドレス
ストローブ)が“Low”とされ、カラム(colum
n)アドレスが取り込まれる。
【0013】WEB(書込イネーブル)も“Low”と
することで、W0信号が“Low”から“High”の
1ショットとなることで、IOi(i=1〜4)の初段
がイネーブルとなり、書き込みデータを取り込める状態
となる。
【0014】このビット圧縮テストモードにおいては、
4I/O分を1つのI/Oに代表させることで、ビット
圧縮を達成しており、ここでは、その代表とするI/O
はIO2とされている。
【0015】したがって、IO2のみ書き込みデータを
取り込めばよいので、IOi(i=1、3、4)への入
力は、ハイインピーダンス(Hi−Z)でかまわない。
【0016】データインバッファ1の回路構成を示す図
4において、W0が“High”になって、初段がイネ
ーブルになっても、TEST=“High”なので(N
ORゲートNO401の出力が“Low”となるた
め)、トランスファゲートTG402がOFF状態のま
まであるため、IOi(i=1、3、4)からの書き込
みデータは、取り込まれない。
【0017】かわりにデータインバッファ2(図5参
照)において、IO2用のデータインバッファによって
取り込まれた書き込みデータDIN2Nが、図4を参照
して、データインバッファ1のON状態のトランスファ
ゲートTG401を通って送られてくる。
【0018】その後、W1信号が“Low”から“Hi
gh”になることで、図5を参照して、データインバッ
ファ2における、トランスファゲートTG501がOF
F状態となり、インバータINV504とINV505
によって構成されたフリップフロップにラッチされる。
【0019】その後、W2信号が“Low”から“Hi
gh”になることで、図4のデータインバッファ1にお
ける、リードライトバス対RWBSN/Ti(i=1、
3、4)と、図5のデータインバッファ2におけるリー
ドライトバス対RWBSN/T2が、IO2から入力さ
れた同一の書き込みデータに従って駆動される。
【0020】このため、図9のライトアンプ105によ
って、IOT/Ni(i=1、2、3、4)が駆動さ
れ、メモリセルに書き込まれる。
【0021】次に、ビット圧縮テストモードのリードサ
イクルについて説明する。書込時と同様に、RASB=
“Low”、CASB=“Low”となることで、読み
出しアドレスが取り込まれ、そのアドレスの4I/O分
のメモリセルのデータがION/Ti(i=1、2、
3、4)に読み出され、データアンプ104によってそ
れぞれのRWBSN/Ti(i=1、2、3、4)を駆
動する。
【0022】この場合のビット圧縮テストモードの時
は、4I/O分が同一のデータを読み書きするので、R
WBST/Ni(i=1〜4)は全て同一データであ
る。
【0023】図9を参照して、全て同一データが読み出
された場合は、データが“0”であろうと“1”であろ
うと、NAND回路NA901とNA902のいずれか
の出力が“Low”となるので、NAND回路NA90
3の出力TFAILBは“High”のままである。
【0024】したがって、4I/Oとも同一データであ
ることがわかり、IO2用のデータアウトバッファ2の
回路構成を示す図10を参照して、RWBST/N2の
データが代表となり、出力イネーブル信号OEBが“L
ow”で、OEBの相補信号であるOE信号が“Hig
h”となっていれば、IO2ピンに、読み出しデータが
出力される。すなわち、図10を参照して、TFAIL
Bが“High”、OEが“High”の時、NAND
回路NA1001/NA1002は、相補信号RWBS
T2/N2の反転信号を出力し、インバータINV10
01/INV1002で正転した値がNchトランジス
タQN1001/QN1002へ供給され、IO2から
は、RWBST2の論理値に相当する電圧が出力され
る。
【0025】その他のI/O用(IO1、IO3、IO
4)のデータアウトバッファ1は、図2に示すような回
路構成とされており、TEST信号が“High”であ
るため、OE信号が“High”となっても、信号TE
ST、OE及びRWBSTi/Niを入力とするNAN
D回路NA201/NA202の出力は、“High”
レベルとされ、インバータINV202/INV203
の出力は“Low”レベルとされNchトランジスタQ
N201、QN202は共にオフ状態となり、I/Oピ
ンの出力(IO1、IO3、IO4)は、ハイインピー
ダンス(Hi−Z)状態のままである。
【0026】一方、RWBST/Ni(i=1〜4)の
読み出しデータが1つでも違っているとTFAILB信
号が“Low”となるので、図10を参照して、信号T
EST、OE及びRWBST2/N2を入力とするNA
ND回路NA1001/NA1002の出力は“Hig
h”レベルとされ、NchトランジスタQN1001、
QN1002は共にオフ状態となり、IO2への出力も
Hi−Zとなるので、フェイル(Fail)したことが
わかる。
【0027】また、全てのI/O(IO1〜IO4)の
出力が同一データであり、このデータ値がまちがってい
る場合には、IO2から出力されるデータが期待値と異
なっているため、フェイルしたことがわかる。
【0028】これにより、4I/O分のデータを1I/
Oに圧縮したデータの読み書きが行なえる。
【0029】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、ビット圧縮テストモードの時に、IO2端子
のみを注目していればよいが、IO2端子のみを注目し
て選別テストを行なった場合、選別される製品が何らか
の問題でビット圧縮テストモードに入っていなくても、
IO2の領域がパス(Pass)ならば良品と判断され
てしまうことになる。このため、IO1、IO3とIO
4の領域が正しくテストされない可能性があるという問
題点を有している。
【0030】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、複数のテストモー
ドを有する半導体集積回路装置において、複数のテスト
モードに同時に入れ、あるテストモードに入っているか
否かを判断できるようにした半導体集積回路装置を提供
することにある。
【0031】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、ビット圧縮テストモー
ドを有する半導体記憶装置において、ビット圧縮テスト
モードから抜け出すことなく、ビット圧縮テストモード
に入っているか否かを判定する手段を備え前記手段に
よる判定結果を、ビット圧縮テストモードの代表となる
入出力ピンに出力するように構成されてなる、ことを特
徴とする。
【0032】また、本発明においては、前記ビット圧縮
テストモードの代表となる入出力ピンのデータアウトバ
ッファが、ビット圧縮テストモードに入っているか否か
を判定するテストモードであることを示す信号と、ビッ
ト圧縮テストモードに入っているか否かを示すテスト信
号の論理値とに基づいて、前記判定結果を出力する、
とを特徴とする。
【0033】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、好ましい実施の形態において、スーパ
ーボルテージ判定回路(図1の102)とアドレスキー
入力選択回路(図1の103)を組合せ、2種類以上の
テストモードにはいることができる回路構成にすること
で、ビット圧縮テストモードに入っているか否かを判定
するテストモード信号であるCHECK信号を生成し、
ビット圧縮テストモードに入っているかどうかを示す信
号、TEST信号が、“High”か“Low”になっ
ているかを読み書きを代表しているI/Oのデータアウ
トバッファ(図2のデータアウトバファ2)に送り、結
果を読み書きを代表しているI/O(図1のIO2)か
ら外部に出力することで、テストモードに入っているか
否かを判断できるような構成としたものである。
【0034】
【実施例】上記した本発明の実施の形態について、以下
に実施例を以ってさらに具体的に説明する。
【0035】[実施例1]図1は、本発明の一実施例の
回路構成を示す図である。図1において、NA101〜
NA103はNAND回路、N101〜N102は節点
を示している。図1を参照して、本実施例と、図9に示
した従来技術との相違する点は、本実施例においては、
アドレスキー入力選択回路103′からTEST信号の
他にCHECK信号がデータアウトバッファ2に入力さ
れ、及び以下に説明する、読み出しを代表するIO2用
のデータアウトバッファ2の構成である。
【0036】図1におけるデータアウトバッファ1の回
路構成は図2、データアウトバッファ2の回路構成は図
3、データインバッファ1の回路構成は図4、データイ
ンバッファ2の回路構成は図5にそれぞれ示されてい
る。図2、図3、図4、図5において、INV201〜
INV203、INV301〜INV306、INV4
01〜INV409、INV501〜INV508は反
転回路、NA201〜NA202、NA301〜NA3
04、NA401〜NA403、NA501〜NA50
3はNAND回路、QN201〜QN202、QN30
1〜QN304、QN401〜QN402、QN501
〜QN502はNチャネルトランジスタ、QP301〜
QP303、QP401〜QP402、QP501〜Q
P502はPチャネルトランジスタ、TG301〜TG
303、TG401〜TG402、TG501はトラン
スファゲート、NO401はNOR回路、N201〜N
205、N301〜N313、N401〜N412、N
501〜N510は節点を示している。
【0037】図3を参照して、本実施例において、デー
タアウトバッファ2は、TEST信号、出力イネーブル
信号OE、リードライトバスRWBST2/N2を入力
とするNAND回路NA303、NA304、NAND
回路NA303、NA304の出力を入力とするインバ
ータINV305、INV306、インバータINV3
05、INV306の出力をゲート入力とする出力段の
NchトランジスタQN303、QN304の構成に加
えて、CHECK信号で導通/非導通が制御されるトラ
ンスファゲートTG301、TG302、TG303が
TFAILB、RWBST2、RWBSN2のパスに挿
入されている。
【0038】すなわち、TFAILB信号を入力とする
トランスファゲートTG301の出力ノード(節点)N
301と電源端子間には、信号CHECKの反転信号を
ゲート入力とするPchトランジスタQP301が接続
され、RWBST2を入力とするトランスファゲートT
G302の出力ノードN303と電源端子間には、信号
CHECKとTEST信号を入力とするNAND回路N
A301の出力をゲート入力とするPchトランジスタ
QP302が接続され、出力ノードN303と接地間に
は、信号CHECKとTEST信号の反転信号を入力と
するNAND回路NA302の反転出力をゲート入力と
するNchトランジスタQN301が接続されている。
また、RWBSN2を入力とするトランスファゲートT
G303の出力ノードN309と電源端子間には、信号
CHECKとTEST信号の反転信号を入力とするNA
ND回路NA302の出力をゲート入力とするPchト
ランジスタQP303が接続され、出力ノードN309
と接地間には、信号CHECKとTEST信号を入力と
するNAND回路NA301の反転出力をゲート入力と
するNchトランジスタQN302が接続されている。
3入力NAND回路NA303には、節点N301、節
点N303、OEが入力され、3入力NAND回路NA
304には、節点N301、節点N309、OEが入力
されている。
【0039】次に、図8のタイミングチャートを参照し
て、本実施例の動作を説明する。まずビット圧縮テスト
モードにはいる方法は、上記従来技術と同様、WCBR
(WEB CASB Before RASB)サイク
ルを行い、同様に、SVTピン(この場合A0ピン)に
スーパーボルテージは印加せずに、アドレスキー入力
(この場合A3、A4、A5ピン)に予め定められた特定
のアドレスを入力する。
【0040】図8は、ビット圧縮テストモードにはいっ
たあとの、ライトとリードサイクルを示している。
【0041】上記従来技術と同様、RASB(ロウアド
レスストローブ)が“Low”とされロウ(Row)ア
ドレスが取り込まれ、CASB(カラムアドレスストロ
ーブ)が“Low”とされてカラム(column)ア
ドレスが取り込まれる。この時チェック(CHECK)
信号は“Low”のままである。圧縮されたI/Oを代
表するのは従来例と同様にIO2であり、ライト動作も
従来例とまったく同じである。
【0042】次に、ビット圧縮テストモードのリードサ
イクルについて説明する。
【0043】本実施例が、上記従来例と違うのは、図3
に示した、読み出しを代表するIO2用のデータアウト
バッファ回路であるが、CHECK信号が“Low”で
あるので、TG301〜TG303がON状態、QP3
01〜QP302、QN301〜QN302がOFF状
態となっているとすると、基本的には、従来例の図10
と全く同じ回路構成となる。
【0044】したがって、読み出したRWBST/Ni
(i=1〜4)全てが同一データであれば、TFAIL
Bは“High”のままで、IO2にその時のデータが
出力され、読み出したRWBST/Ni(i=1〜4)
の1つでも違っていると、TFAILBが“Low”と
なり、IO2の出力はHi−Zとなることでそのテスト
が、パスかフェイルかが判定できる。このように、従来
技術と同様に、4I/O分をIO2の1つ代表させて、
読み書きを行うことができる。
【0045】次に、本実施例において、ビット圧縮テス
トモードにはいっているか否かをIO2への入出力だけ
で判断するためには、スーパーボルテージをかけたまま
WCBRサイクルを行うとビット圧縮テストモードから
抜けないで、あらたなテストモードに入ることができる
回路構成とされており、アドレスキー入力で、CHEC
Kテストモードに続けて入れるようにする。
【0046】すなわち、TEST信号が“High”の
まま、CHECK信号を“High”にすることができ
る。CHECK信号が“High”になると、図3にお
いてTG301〜TG303がOFF状態となり、QP
301もON状態となり、節点301も“High”に
なる。
【0047】この時、TEST信号が“High”であ
ると、節点N304と節点N307が“Low”、節点
N306とN308が“High”となり、トランジス
タQP302、QN302がON、QP303、QN3
01がOFF状態となり、節点N303が“Hig
h”、節点N309が“Low”となる。
【0048】節点N301は“High”のままなの
で、CASB“Low”、OEB“Low”となると、
OE信号が“Low”から“High”となるので、I
O2に“High”データが出力される。
【0049】逆にTEST信号が“Low”であると節
点N303が“Low”、節点N309が“High”
となるのでIO2に“Low”データが出力される。し
たがって、CHECKテストモードを使用することで、
IO2のみを注目しただけで、その製品がビット圧縮テ
ストモードに入っているかどうか判定することができ
る。
【0050】[実施例2]図6は、本発明の第2の実施
例の回路構成を示す図である。図6において、NA60
1〜NA604はNAND回路、INV601〜INV
602は反転回路、N601〜N604は節点を表わ
す。図6を参照して、データアンプイネーブル信号DE
と、アドレスキー入力選択回路103からのチェック信
号の反転信号を入力とするNAND回路NA601、イ
ンバータINV601がIOT1/ION1〜IOT4
/ION4を入力とするデータアンプに入力されてい
る。データアウトバッファ1の回路構成は図2、データ
インバッファ1の回構成路は図4、データインバッファ
2の回路構成は図5に示されている。
【0051】データアウトバッファ2の回路構成は図7
に示されている。図7において、NA701〜NA70
4はNAND回路、INV701〜INV706は反転
回路、TG701はトランスファゲート、QP701〜
QP703はPチャネルトランジスタ、又、QN701
〜QN704はNチャネルトランジスタ、N701〜N
711は節点を示している。
【0052】図7を参照して、本実施例において、デー
タアウトバッファ2は、TEST信号、出力イネーブル
信号OE、リードライトバスRWBST2/N2を入力
とするNAND回路NA703、NA704、NAND
回路NA703、NA704の出力を入力とするインバ
ータINV705、INV706、インバータINV7
05、INV706の出力をゲート入力とする出力段の
NchトランジスタQN703、QN704の構成に加
えて、CHECK信号で導通/非導通が制御されるトラ
ンスファゲートTG701がTFAILBのパスに挿入
されている。
【0053】TFAILB信号を入力とするトランスフ
ァゲートTG701の出力ノード(節点)N701と電
源端子間には、信号CHECKの反転信号をゲート入力
とするPchトランジスタQP701が接続されてい
る。
【0054】RWBST2と電源端子間には、信号CH
ECKとTEST信号を入力とするNAND回路NA7
01の出力をゲート入力とするPchトランジスタQP
702が接続され、RWBST2と接地間には、信号C
HECKとTEST信号の反転信号を入力とするNAN
D回路NA702の反転出力をゲート入力とするNch
トランジスタQN701が接続されている。また、RW
BSN2と電源端子間には、信号CHECKとTEST
信号の反転信号を入力とするNAND回路NA702の
出力をゲート入力とするPchトランジスタQP703
が接続され、RWBSN2と接地間には、信号CHEC
KとTEST信号を入力とするNAND回路NA701
の反転出力をゲート入力とするNchトランジスタQN
702が接続されている。
【0055】本実施例の動作を前記第1の実施例と同じ
く、図8のタイミングチャートを使って行う。ビット圧
縮テストモードでのライトとリードサイクルは、前記第
1の実施例と同様である。
【0056】この時CHECK信号は“Low”なの
で、リードサイクル時は図6におけるDE(データアン
プイネーブル)信号はDE0信号に従って“Low”か
ら“High”となり、データアンプは、前記第1の実
施例の時と同様に活性化され、RWBST/Ni(i=
1〜4)を駆動する。
【0057】次に、ビット圧縮テストモードチェックサ
イクル時は入る方法は、前記第1の実施例と同様である
が、CHECK信号が“High”になると、図6にお
いてDE信号は“Low”固定となり、データアンプは
非活性となる。
【0058】かわりに、図7において、TEST信号が
“High”であれば、RWBST2が“High”、
RWBSN2が“Low”となるので、IO2に“Hi
gh”データが出力される。
【0059】逆にTEST信号が“Low”であれば、
IO2に“Low”データが出力され、機能的には前記
第1の実施例と同様になる。
【0060】しかし、この構成にすると、図3に示した
前記第1の実施例のデータアウトバッファ2に較べ、図
7では、RWBST/N2とNA703とNA704の
間にトランスファゲートが他のIOi(i=1、3、
4)と同様にないので、IO2のみトランスファゲート
一段分の遅れが生ずるなどの問題は起こらない。
【0061】
【発明の効果】以上説明したように、本発明によれば、
複数のI/Oを代表して読み書きしているI/Oからビ
ット圧縮テストモードに入っているか否かを判断できる
ので、選別テストを正確に行うことができるという効果
を奏する。
【0062】これは、本発明においては、ビット圧縮テ
ストモードに入ったまま、このテストモードに入ってい
るか否かを判断できるチェック(CHECK)テストモ
ードに入り、その結果を複数のI/Oを代表して読み書
きしているI/Oに出力することができるようにしたこ
とにより、ビット圧縮テストモード専用のテストモード
を作り、同時にテストできる製品数を増やしたとして
も、正しくビット圧縮テストモードに入っているか否か
を判断でき、正確な選別テストが行えるようにしたこと
による。
【図面の簡単な説明】
【図1】本発明の第1の実施例の回路構成を示す図であ
る。
【図2】データアウトバッファ1の回路図である。
【図3】本発明の第1の実施例におけるデータアウトバ
ッファ2の回路構成を示す図である。
【図4】データインバッファ1の回路図である。
【図5】データインバッファ2の回路図である。
【図6】本発明の第2の実施例の回路構成を示す図であ
る。
【図7】本発明の第2の実施例におけるデータアウトバ
ッファ2の回路構成を示す図である。
【図8】本発明の実施例の動作を説明するためのタイミ
ングチャートである。
【図9】従来技術の回路構成を示す図である。
【図10】従来技術のデータアウトバッファ2の回路構
成を示す図である。
【図11】従来技術のタイミングチャートである。
【符号の説明】
INV201〜INV203、INV301〜INV3
06、INV401〜INV409、INV501〜I
NV508、INV601〜INV602、INV70
1〜INV706、INV1001〜INV1002
反転回路 NO401 NOR回路 NA101〜NA103、NA201〜NA202、N
A301〜NA304、NA401〜NA403、NA
501〜NA503、NA601〜NA604、NA7
01〜NA704、NA901〜NA903、NA10
01〜NA1002 NAND回路 N101〜N102、N201〜N205、N301〜
N313、N401〜N411、N501〜N510、
N601〜N604、N701〜N711、N901〜
N902、N1001〜N1004 節点 QP301〜QP303、QP401〜QP402、Q
P501〜QP502、QP701〜QP703 Pチ
ャネルトランジスタ QN201〜QN202、QN301〜QN304、Q
N401〜QN402、QN501〜QN502、QN
701〜QN704、QN1001〜QN1002 N
チャネルトランジスタ TG301〜TG303、TG401〜TG402、T
G501、TG701トランスファゲート

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】ビット圧縮テストモードを有する半導体記
    憶装置において、ビット圧縮テストモードから抜け出すことなく、ビット
    圧縮テストモードに入っているか否かを判定する手段を
    備え前記手段による判定結果を、ビット圧縮テストモードの
    代表となる入出力ピンに出力するように構成されてな
    る、 ことを特徴とする半導体記憶装置。
  2. 【請求項2】前記ビット圧縮テストモードの代表となる
    入出力ピンのデータアウトバッファが、ビット圧縮テス
    トモードに入っているか否かを判定するテストモードで
    あることを示す信号と、ビット圧縮テストモードに入っ
    ているか否かを示すテスト信号の論理値とに基づいて、
    前記判定結果を出力する、ことを特徴とする請求項1記
    載の半導体記憶装置。
  3. 【請求項3】2種類以上のテストモードにることがで
    きる構成とされ、ビット圧縮テストモードに入っている
    か否かを判定するテストモード信号である信号を生成
    し、 ビット圧縮テストモードに入っているか否かを示すテス
    ト信号の論理値を、読み書きを代表しているI/O端子
    のデータアウトバッファに送り、前記読み書きを代表し
    ているI/O端子から外部に出力するように構成したこ
    とを特徴とする半導体記憶装置。
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