KR100442958B1 - 반도체 메모리 장치의 컴프레스 입출력 회로 - Google Patents

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KR100442958B1 KR10-2001-0077853A KR20010077853A KR100442958B1 KR 100442958 B1 KR100442958 B1 KR 100442958B1 KR 20010077853 A KR20010077853 A KR 20010077853A KR 100442958 B1 KR100442958 B1 KR 100442958B1
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Abstract

본 발명에 따른 반도체 메모리 장치의 컴프레스 입출력 회로는, 스페셜 테스트 모드 시에 모든 컴프레스된 데이터 버스에 동일한 데이터를 전송하고 리드되어 데이터 버스에 전송된 데이터를 비교하는 동일 데이터 컴프레스 모드와, 인접한 컴프레스된 데이터 버스에 서로 다른 데이터를 전송하고 리드되어 데이터 버스에 전송된 데이터를 비교하는 비동일 데이터 컴프레스 모드에서 모두 동작할 수 있기 때문에 입출력 핀을 개수를 줄이고, 테스트 시간을 줄일 수 있다.

Description

반도체 메모리 장치의 컴프레스 입출력 회로{Compress I/O circuit of Semiconductor memory device}
본 발명은 반도체 메모리 장치의 컴프레스 입출력 회로에 관한 것으로, 보다 상세하게는 스페셜 테스트 모드 시에 인접한 컴프레스된 데이터 버스에 서로 다른 데이터를 전송하여 데이터 버스에 전송된 데이터를 비교할 수 있기 때문에 입출력 데이터 핀의 개수를 줄이고, 테스트 시간을 줄일 수 있는 반도체 메모리 장치의 컴프레스 입출력 회로에 관한 것이다.
반도체 메모리 장치의 테스트를 수행함에 있어서 한 번에 테스트 할 수 있는 칩의 수에 따라 테스트 시간이 좌우된다. 이와 같은 이유 때문에 테스트에 사용되는 데이터 입출력 핀의 수를 감소시키게 되면 테스트 시간을 단축시킬 수 있기 때문에 외부의 하나의 입출력 핀을 통해 내부의 다수의 데이터 버스에 데이터를 전송할 수 있는 컴프레스 장치를 사용한다.
종래의 반도체 메모리 장치의 입출력 컴프레서(compressor)는 하나의 입출력핀으로부터 입력되는 데이터 신호가 다수의 전송 라인들에 동일하게 전달되도록 구성된다.
이에 따라 인접한 데이터 버스에 동일한 데이터를 라이트하여 테스트를 수행하는 테스트 모드에서는 컴프레서를 통하여 하나의 입출력 핀을 통해 입력된 데이터 신호를 다수 개의 데이터 버스로 전달되도록 하여 인접한 데이터 버스에 동일한 데이터가 전달 되도록 한다.
그러나, 인접한 데이터 버스에 서로 다른 데이터를 라이트하여 테스트하는 테스트 모드에서는 테스트를 수행하기 위해 컴프레서를 사용할 수 없고 각 데이터 버스에 해당하는 입출력 핀에 각각 데이터를 라이트하게 되는데, 이러한 경우 많은 수의 입출력 핀이 사용되어야 하고, 이에 따라 테스트를 위한 데이터 라이트에 소요되는 시간이 길어지기 때문에 테스트 시간이 길어지는 문제점이 있다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 인접한 전송 라인에 동일한 데이터가 전송되거나 서로 다른 데이터가 전송되는 경우 모두에서 컴프레서를 사용하여 테스트를 수행하여 데이터 입출력 핀의 개수를 감소시키고, 테스트 시간을 감소시키는 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치의 컴프레스 입출력 회로를 나타낸 블록도.
도 2a는 도 1의 블록도에서 스페셜 테스트 모드 코드 레지스터의 컴프레스 신호 발생부를 나타낸 상세 회로도.
도 2b는 도 1의 블록도에서 스페셜 테스트 모드 코드 레지스터의 컴프레스 모드 신호 발생부를 나타낸 상세 회로도.
도 3은 도 1의 블록도에서 스페셜 테스트 모드 디코더를 나타낸 상세 회로도.
도 4는 도 1의 블록도에서 입력부의 라이트 컴프레서를 나타낸 상세 회로도.
도 5는 도 1의 블록도에서 출력부의 리드 컴프레서를 나타낸 상세 회로도.
< 도면의 주요부분에 대한 부호의 설명 >
10 : 명령어 디코더 20 : 스페셜 테스트 모드 코드 레지스터
21 : 컴프레스 신호 발생부 22 : 컴프레스 모드 신호 발생부
30 : 스페셜 테스트 모드 디코더 40 : 입력부
41 : 입력 버퍼부 42 : 라이트 컴프레서
43-46 : 전송부 50 : 출력부
51 : 리드 컴프레서 52 : 멀티플렉서부
53 : 출력 드라이버부 54, 55 : 래치부
INV1-INV36 : 인버터 ND1-ND8 : 낸드게이트
TG1-TG11 : 전송게이트 PM1-PM26 : 피모스 트랜지스터
NM1, NM2 : 엔모스 트랜지스터
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 컴프레스 입출력 회로는, 외부 제어신호들을 조합하여 테스트 모드 명령을 출력하는 명령어 디코더;
상기 테스트 모드 명령 및 어드레스에 따라 컴프레스 동작을 제어하는 컴프레스 신호 및 동일한 데이터가 데이터 버스에 전송되는 컴프레스 모드와 인접한 데이터 버스에 서로 다른 데이터가 전송되는 컴프레스 모드를 구분하는 컴프레스 모드 신호를 발생하는 테스트 모드 제어수단;
상기 컴프레스 신호 및 컴프레스 모드 신호를 디코딩하여 동일 데이터 컴프레스 모드일 경우의 컴프레스 동작을 제어하는 동일 컴프레스 신호 및 비동일 데이터 컴프레스 모드일 경우의 컴프레스 동작을 제어하는 비동일 컴프레스 신호를 출력하는 모드 디코더;
상기 컴프레스 신호, 동일 컴프레스 신호 및 비동일 컴프레스 신호에 따라 정상 동작 모드일 경우, 입출력 핀을 통해 입력된 데이터를 디코딩하여 데이터 전송 라인으로 전송하고, 테스트 모드일 경우, 동일 데이터 컴프레스 모드에서는 입출력 핀을 통해 입력된 동일한 데이터를 상기 데이터 전송 라인으로 전송하고, 비동일 데이터 컴프레스 모드에서는 입출력 핀을 통해 입력된 데이터를 인접한 상기 데이터 전송 라인에 서로 다른 데이터를 전송하기 위해 교번적으로 반전시켜 전송하는 입력수단; 및
정상 동작 모드일 경우, 상기 데이터 전송 라인을 통해 전송된 데이터들을 구동하여 입출력 핀으로 출력하고, 테스트 모드일 경우, 상기 컴프레스 신호 및 컴프레스 모드 신호에 따라, 동일 데이터 컴프레스 모드에서는 상기 데이터 전송 라인을 통해 전송된 데이터들을 테스트하고, 비동일 데이터 컴프레스 모드에서는 상기 데이터 전송 라인을 통해 전송된 데이터들 중에서 반전된 데이터는 다시 반전시켜 테스트하는 출력수단을 포함하여 구성된 것을 특징으로 한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 바람직한 실시예로서 반도체 메모리 장치의 컴프레스 입출력 회로를 나타낸 블록도이다.
컴프레스 입출력 회로는, 스페셜 테스트 모드 명령(/STM)을 출력하는 명령어 디코더(10), 스페셜 테스트 모드 코드 레지스터(20), 스페셜 테스트 모드 디코더(30), 입출력 핀(DQ0-DQ3)을 통해 입력된 데이터(DIN<0:3>)를 글로벌 라이트 데이터 버스(GWD<0:15>)로 전송하는 입력부(40) 및 글로벌 리드 데이터 버스(GRD<0:15>)에 실린 데이터를 입출력 핀(DQ0-DQ3)으로 출력하는 출력부(50)를 포함하여 구성된다.
명령어 디코더(10)는, 외부 제어신호들(/CS, /RAS, /CAS, /WE, CLK, CKE)을 조합하여 스페셜 테스트 모드 명령(/STM)을 출력한다.
스페셜 테스트 모드 코드 레지스터(20)는, 스페셜 테스트 모드 명령(/STM) 및 어드레스(ADD<0:3>)에 따라 컴프레스 동작을 제어하는 컴프레스 신호(CP) 및 동일한 데이터가 데이터 버스에 전송되는 컴프레스 모드와 인접한 데이터 버스에 서로 다른 데이터가 전송되는 컴프레스 모드를 구분하는 컴프레스 모드 신호(CPM)를 출력한다.
스페셜 테스트 모드 디코더(30)는, 컴프레스 신호(CP) 및 컴프레스 모드 신호(CPM)를 디코딩하여 인접한 데이터 전송 라인에 동일한 데이터가 전송되는 경우의 컴프레스 동작을 제어하는 동일 컴프레스 신호(CPS) 및 인접한 데이터 전송 라인에 서로 다른 데이터가 전송되는 경우의 컴프레스 동작을 제어하는 비동일 컴프레스 신호(CPC)를 출력한다.
입력부(40)는, 입출력 핀(DQ<0:3>)을 통해 입력된 데이터를 버퍼링하여 출력하는 입력 버퍼부(41) 및 컴프레스 신호(CP), 동일 컴프레스 신호(CPS) 및 비동일 컴프레스 신호(CPC)에 따라 정상 동작 모드일 때 입력 버퍼부(41)의 버퍼링된 데이터(DIN<0:3>)를 글로벌 라이트 데이터 버스(GWD<0:15>)에 전송하고, 테스트 모드일 때 입력 버퍼부(41)의 버퍼링된 데이터(DIN<0:3>)를 컴프레스하여 글로벌 라이트 데이터 버스(GWD<0:15>)에 전송하는 라이트 컴프레서(42)를 포함하여 구성된다.
출력부(50)는 정상 모드에서는 글로벌 리드 데이터 버스(GRD<0:15>)를 통해 전송된 데이터들을 멀티플렉서(52)를 통해 입출력 핀(DQ<0:3>)으로 출력하는 출력 드라이버부(53)와, 테스트 모드에서는 글로벌 리드 데이터 버스(GRD<0:15>)를 통해 전송된 데이터들을 비교하여 대표 입출력 핀(DQ<0>)으로 컴프레스하여 출력하는 리드 컴프레서(51)를 포함하여 구성된다.
도 2a는 본 발명에 따른 반도체 메모리 장치에서 스페셜 테스트 모드 코드 레지스터(20)의 컴프레스 신호(CP)를 출력하는 컴프레스 신호 발생부(21)의 상세 회로도이다.
스페셜 테스트 모드 코드 레지스터(20)의 컴프레스 신호 발생부(21)는, 어드레스(ADD<0:3>)를 논리 조합하는 낸드게이트(ND1)와, 컴프레스 신호(CP)를 반전시키는 인버터(INV1)와, 낸드게이트(ND1)의 출력신호 및 인버터(INV1)의 출력신호를논리 조합하는 낸드게이트(ND2)와, 스페셜 테스트 모드 명령(/STM)을 반전시키는 인버터(INV2)와, 낸드게이트(ND2)의 출력신호 및 인버터(INV2)의 출력신호를 논리 조합하는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력신호를 반전시켜 컴프레스 신호(CP)를 출력하는 인버터(INV3)를 포함하여 구성된다.
도 2b는 본 발명에 따른 반도체 메모리 장치에서 스페셜 테스트 모드 코드 레지스터(20)의 컴프레스 모드 신호(CPM)를 출력하는 컴프레스 모드 신호 발생부(22)의 상세 회로도이다.
스페셜 테스트 모드 코드 레지스터(20)의 컴프레스 모드 신호 발생부(22)는, 반전된 어드레스(/ADD<0>) 및 다른 어드레스(ADD<1:3>)를 논리 조합하는 낸드게이트(ND4)와, 컴프레스 모드 신호(CPM)를 반전시키는 인버터(INV4)와, 낸드게이트(ND4)의 출력신호 및 인버터(INV4)의 출력신호를 논리 조합하는 낸드게이트(ND5)와, 스페셜 테스트 모드 명령(/STM)을 반전시키는 인버터(INV5)와, 낸드게이트(ND5)의 출력신호 및 인버터(INV5)의 출력신호를 논리 조합하는 낸드게이트(ND6)와, 낸드게이트(ND6)의 출력신호를 반전시켜 컴프레스 모드 신호(CPM)를 출력하는 인버터(INV6)를 포함하여 구성된다.
도 3은 본 발명에 따른 반도체 메모리 장치에서 스페셜 테스트 모드 디코더(30)의 상세 회로도이다.
스페셜 테스트 모드 디코더(30)는, 컴프레스 모드 신호(CPM)를 순차 반전시키는 인버터들(INV7, INV8)과, 컴프레스 신호(CP)를 순차 반전시키는 인버터들(INV9, INV10)과, 인버터(INV7)의 출력신호 및 인버터(INV10)의 출력신호를 논리 조합하는 낸드게이트(ND7)와, 인버터(INV8)의 출력신호 및 인버터(INV10)의 출력신호를 논리 조합하는 낸드게이트(ND8)와, 낸드게이트(ND7)의 출력신호를 반전시켜 동일 컴프레스 모드 신호(CPS)를 출력하는 인버터(INV11)와, 낸드게이트(ND8)의 출력신호를 반전시켜 비동일 컴프레스 모드 신호(CPC)를 출력하는 인버터(INV12)를 포함하여 구성된다.
따라서, 스페셜 테스트 모드 디코더(30)는 스페셜 테스트 모드일 때 컴프레스 모드 신호(CPM)에 따라 인접한 데이터 버스에 동일한 데이터를 전송하는 동일 컴프레스 모드 신호(CPS)와, 인접한 데이터 버스에 서로 다른 데이터를 전송하는 비동일 컴프레스 모드 신호(CPC)를 생성한다.
도 4는 본 발명에 따른 반도체 메모리 장치에서 입력부(40)의 라이트 컴프레서(42)를 나타낸 상세 회로도이다.
입력부(40)의 라이트 컴프레서(42)는, 정상 모드와 테스트 모드로 구분하고, 또한 테스트 모드는 동일 데이터 컴프레스 모드와 비동일 데이터 컴프레스 모드로 구분하여, 정상 모드, 동일 데이터 컴프레스 모드 또는 비동일 데이터 컴프레스 모드일 때 각각 다른 전송 경로를 설정하여 입력 버퍼부(41)에서 출력된 버퍼링 데이터(DIN<0:3>)를 글로벌 라이트 데이터 버스(GWD<0:15>)에 전송한다.
라이트 콤프레서(42)는 정상 모드일 때 버퍼링 데이터(DIN<0:3>)를 디코딩하여 글로벌 라이트 데이터 버스(GWD<0:15>)로 전송하고, 테스트 모드일 때 테스트 데이터(DIN<0>)를 컴프레스 하여 글로벌 라이트 데이터 버스(GWD<0:15>)로 전송하는 네 개의 단위 컴프레서로 구성된다. 여기서는 네 개의 단위 컴프레서 중에서 첫번째 단위 컴프레서의 구성만을 설명한다.
첫 번째 단위 컴프레서는 각각 네 개의 전송부(43-46)로 구성된다.
제1 전송부(43)는, 비동일 컴프레스 모드 신호(CPC) 및 인버터(INV14)에 의해 반전된 신호에 따라 제어되어 입력 버퍼부(41)를 통해 입력된 데이터(DIN<0>) 및 인버터(INV13)에 의해 반전된 데이터(/DIN<0>)를 각각 선택적으로 전송하는 전송게이트들(TG1, TG2)과, 전송게이트들(TG1, TG2)에 의해 선택적으로 전송된 데이터(DIN<0> 또는 /DIN<0>)를 반전시켜 반전 글로벌 라이트 데이터 버스(/GWD<0>)에 전송하는 인버터(INV15)와, 인버터(INV15)의 출력 데이터를 반전시켜 글로벌 라이트 데이터 버스(GWD<0>)에 전송하는 인버터(INV16)로 구성된다.
제2 전송부(44)는, 컴프레스 신호(CP) 및 인버터(INV17)에 의해 반전된 신호에 제어되어 입력 버퍼부(41)를 통해 입력된 데이터(DIN<1>, DIN<0>)를 각각 선택적으로 전송하는 전송게이트(TG3, TG4)와, 전송게이트(TG3, TG4)에 의해 선택적으로 전송된 데이터(DIN<1> 또는 DIN<0>)를 반전시켜 반전 글로벌 라이트 데이터 버스(/GWD<1>)에 전송하는 인버터(INV18)와, 인버터(INV18)의 출력 데이터를 반전시켜 글로벌 라이트 데이터 버스(GWD<1>)에 전송하는 인버터(INV19)로 구성된다.
제3 전송부(45)는, 컴프레스 신호(CP) 및 인버터(INV21)에 의해 반전된 신호에 의해 제어되어 입력 버퍼부(41)를 통해 입력된 데이터(DIN<2>)를 선택적으로 전송하는 전송게이트(TG5)와, 동일 컴프레스 신호(CPS) 및 인버터(INV22)에 의해 반전된 신호에 의해 제어되어 입력 버퍼부(41)를 통해 입력된 데이터(DIN<0>)를 선택적으로 전송하는 전송게이트(TG6)와, 비동일 컴프레스 신호(CPC) 및 인버터(INV23)에 의해 반전된 신호에 의해 제어되어 인버터(INV20)에 의해 반전된 데이터(/DIN<0>)를 선택적으로 전송하는 전송게이트(TG7)와, 전송게이트들(TG5, TG6, TG7)에 의해 선택적으로 전송된 데이터를 반전시켜 반전 글로벌 라이트 데이터 버스(/GWD<2>)에 전송하는 인버터(INV24)와, 인버터(INV24)의 출력 데이터를 반전시켜 글로벌 라이트 데이터 버스(GWD<2>)에 전송하는 인버터(INV25)로 구성된다.
제4 전송부(46)는, 컴프레스 신호(CP) 및 인버터(INV26)에 의해 반전된 신호에 따라 제어되어 입력 버퍼부(41)를 통해 입력된 데이터들(DIN<3>, DIN<0>)을 각각 선택적으로 전송하는 전송게이트들(TG8, TG9)과, 전송게이트들(TG8, TG9)에 의해 선택적으로 전송된 데이터(DIN<3> 또는 DIN<0>)를 반전시켜 반전 글로벌 라이트 데이터 버스(/GWD<3>)에 전송하는 인버터(INV27)와, 인버터(INV27)의 출력 데이터를 반전시켜 글로벌 라이트 데이터 버스(GWD<3>)에 전송하는 인버터(INV28)로 구성된다.
따라서, 입력부(40)의 라이트 컴프레서(42)는 정상 모드에서는 데이터 입력 핀(DQ<0:3>)을 통해 입력된 데이터를 디코딩하여 글로벌 라이트 데이터 버스(GWD<0:15>)에 전송하고, 테스트 모드에서는 하나의 데이터 입력 핀(DQ<0>)을 통해 입력된 테스트 데이터(DIN<0>)를 비동일 컴프레스 모드 신호(CPC)가 입력되면, 교번적으로 반전시켜 인접한 글로벌 라이트 데이터 버스(GWD<0:15>)에 서로 다른 데이터가 전송되도록 전송 경로를 설정하고, 동일 컴프레스 모드 신호(CPS)가 입력되면, 글로벌 라이트 데이터 버스(GWD<0:15>)에 동일한 데이터가 전송되도록 전송 경로를 설정한다.
도 5는 본 발명에 따른 반도체 메모리 장치에서 출력부(50)의 리드 컴프레서(51)를 나타낸 상세 회로도이다.
출력부(50)의 리드 컴프레서(51)는, 컴프레스 신호(CP)가 인버터(INV29)에 의해 반전된 신호가 게이트에 인가되고, 소오스에 전원전압(VDD)이 인가되는 피모스 트랜지스터들(PM1, PM2) 및 소오스에 접지전압(VSS)이 인가되는 엔모스 트랜지스터들(NM1, NM2)과, 두 개의 피모스 트랜지스터들(PM3-PM14)이 직렬 연결되어 피모스 트랜지스터(PM1)의 드레인 및 엔모스 트랜지스터(NM1)의 드레인 사이에 각각 병렬로 연결되고, 엔모스 트랜지스터(NM1)의 드레인의 전압을 래치하는 두 개의 인버터(INV30, INV31)로 구성된 래치부(51)와, 래치부(51)에 래치된 데이터를 컴프레스 신호(CP) 및 인버터(INV34)에 의해 반전된 신호에 의해 제어되어 입출력 핀(DQ<0>)으로 선택적으로 전송하는 전송게이트(TG10)와, 두 개의 피모스 트랜지스터들(PM15-PM26)이 직렬 연결되어 피모스 트랜지스터(PM2)의 드레인 및 엔모스 트랜지스터(NM2)의 드레인 사이에 각각 병렬로 연결되고, 엔모스 트랜지스터(NM2)의 드레인의 전압을 래치하는 두 개의 인버터(INV32, INV33)로 구성된 래치부(52)와, 래치부(52)에 래치된 데이터를 컴프레스 신호(CP) 및 인버터(INV34)에 의해 반전된 신호에 의해 제어되어 입출력 핀(/DQ<0>)으로 선택적으로 전송하는 전송게이트(TG11)를 포함하여 구성된다.
여기서, 직렬 연결되고 피모스 트랜지스터(PM1)의 드레인 및 엔모스 트랜지스터(NM1)의 드레인 사이에 병렬 연결된 피모스 트랜지스터들(PM3, PM4)의 게이트에는 각각 글로벌 리드 데이터 버스(GRD<1>) 및 접지전압(VSS)이 연결되고, 피모스트랜지스터들(PM5, PM6)의 게이트에는 각각 글로벌 리드 데이터 버스(GRD<3>) 및 접지전압(VSS)이 연결되고, 피모스 트랜지스터들(PM7, PM8)의 게이트에는 글로벌 리드 데이터 버스(GRD<0>) 및 컴프레스 모드 신호(CPM)가 인버터들(INV35, INV36)에 의해 순차 반전된 버퍼링 컴프레스 모드 신호(CPMBF)가 연결되고, 피모스 트랜지스터들(PM9, PM10)의 게이트에는 각각 글로벌 리드 데이터 버스(GRD<2>) 및 버퍼링 컴프레스 모드 신호(CPMBF)가 연결되고, 피모스 트랜지스터들(PM11, PM12)의 게이트에는 각각 반전 글로벌 리드 데이터 버스(/GRD<0>) 및 컴프레스 모드 신호(CPM)가 인버터(INV35)에 의해 반전된 컴프레스 모드 신호(/CPM)가 연결되고, 피모스 트랜지스터들(PM13, PM14)의 게이트에는 각각 반전 글로벌 리드 데이터 버스(/GRD<2>) 및 컴프레스 모드 신호(CPM)가 인버터(INV35)에 의해 반전된 컴프레스 모드 신호(/CPM)가 연결된다.
또한, 직렬 연결되고 피모스 트랜지스터(PM2)의 드레인 및 엔모스 트랜지스터(NM2)의 드레인 사이에 병렬 연결된 피모스 트랜지스터들(PM15, PM16)의 게이트에는 각각 반전 글로벌 리드 데이터 버스(/GRD<1>) 및 접지전압(VSS)이 연결되고, 피모스 트랜지스터들(PM17, PM18)의 게이트에는 각각 반전 글로벌 리드 데이터 버스(/GRD<3>) 및 접지전압(VSS)이 연결되고, 피모스 트랜지스터들(PM19, PM20)의 게이트에는 반전 글로벌 리드 데이터 버스(/GRD<0>) 및 컴프레스 모드 신호(CPM)가 인버터들(INV35, INV36)에 의해 순차 반전된 버퍼링 컴프레스 모드 신호(CPMBF)가 연결되고, 피모스 트랜지스터들(PM21, PM22)의 게이트에는 각각 반전 글로벌 리드 데이터 버스(/GRD<2>) 및 버퍼링 컴프레스 모드 신호(CPMBF)가 연결되고, 피모스트랜지스터들(PM23, PM24)의 게이트에는 각각 글로벌 리드 데이터 버스(GRD<0>) 및 컴프레스 모드 신호(CPM)가 인버터(INV35)에 의해 반전된 컴프레스 모드 신호(/CPM)가 연결되고, 피모스 트랜지스터들(PM25, PM26)의 게이트에는 각각 글로벌 리드 데이터 버스(GRD<2>) 및 컴프레스 모드 신호(CPM)가 인버터(INV35)에 의해 반전된 컴프레스 모드 신호(/CPM)가 연결된다.
따라서, 출력부(50)의 리드 컴프레서(51)는 테스트 데이터를 리드하여 테스트를 수행하는데, 이때, 컴프레스 모드 신호(CPM)가 반전된 신호(/CPM) 및 순차 반전된 신호(CPMBF)에 따라 비교 데이터가 모두 동일하여야 하는지 인접 데이터가 서로 다른 데이터이어야 하는지를 결정한다. 즉, 버퍼링 컴프레스 모드 신호(CPMBF)가 로우 레벨이 되었을 경우, 동일한 데이터를 테스트하여 패스(pass) 또는 패일(fail)을 판정하고, 반전 컴프레스 모드 신호(CPMBF)가 로우 레벨이 되었을 경우, 반전되어 라이트된 데이터를 반전시켜 리드하여 테스트 데이터를 테스트하여 패스 또는 패일을 판정한다.
여기서는, 버퍼링 컴프레스 모드 신호(CPMBF)가 로우 레벨일 경우, 글로벌 리드 데이터 버스들(GRD<0:3>)을 비교하고, 반전 컴프레스 모드 신호(/CPM)가 로우 레벨일 경우, 글로벌 리드 데이터 버스들(GRD<1>, GRD<3>)과 반전 글로벌 데이터 버스들(/GRD<0>, /GRD<2>)에 전송된 데이터를 테스트한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
먼저, 정상 모드인 경우에는 컴프레스 신호(CP)는 로우 레벨이 된다. 이때,컴프레스 모드 신호(CPM)는 어떤 레벨이 되든지 상관없다.
여기서, 스페셜 테스트 모드 디코더(30)는 컴프레스 신호(CP)가 로우 레벨이기 때문에 컴프레스 모드 신호(CPM)에 상관없이 로우 레벨의 동일 컴프레스 신호(CPS) 및 비동일 컴프레스 신호(CPC)를 출력한다.
이때, 입력부(40)의 라이트 컴프레서(42)는 컴프레스 신호(CP), 동일 컴프레스 신호(CPS) 및 비동일 컴프레스 신호(CPC)가 모두 로우 레벨이기 때문에 전송 게이트(TG1, TG3, TG5, TG8)가 턴 온 되어 입력된 데이터(DIN<0:3>)를 디코딩 하여 글로벌 라이트 데이터 버스(GWD<0:15>)에 전송한다.
출력부(50)는 글로벌 리드 데이터 버스(GRD<0:15>)에 실린 데이터를 리드 컴프레서(51)로 전송하지 않고, 멀티플렉서부(52)를 통해 출력 드라이버부(53)에 의해 입출력 핀(DQ<0:3>)으로 전송한다.
한편, 테스트 모드, 즉 컴프레스 모드에서는 컴프레스 신호(CP)가 하이 레벨이 되고, 컴프레스 모드 신호(CPM)는 동일 컴프레스 모드에서는 로우 레벨이 되고, 비동일 컴프레스 모드에서는 하이 레벨이 된다.
먼저, 동일 컴프레스 모드일 경우, 입력부(40)의 라이트 컴프레스(42)에서는, 컴프레스 신호(CP)가 하이 레벨이고, 동일 컴프레스 모드 신호(CPS)가 하이 레벨이 되기 때문에, 전송게이트(TG1, TG3, TG6, TG8)가 턴 온 되어 인접한 글로벌 라이트 데이터 버스(GWD<0:3>)에 동일 데이터(DIN<0>)가 전송된다.
출력부(50)는 글로벌 리드 데이터 버스(GRD<0:15>)에 실린 데이터를 리드 컴프레서(51)로 전송하는데, 리드 컴프레서(51)는 컴프레스 신호(CP)가 하이 레벨이고, 컴프레스 모드 신호(CPM)가 로우 레벨이므로, 반전 컴프레스 모드 신호(/CPM)는 하이 레벨이 되고, 버퍼링 컴프레스 모드 신호(CPMBF)는 로우 레벨이 되기 때문에, 피모스 트랜지스터(PM1, PM2)가 턴 온 되어 전원전압(VDD)을 인가하여 피모스 트랜지스터들(PM4, PM6, PM8, PM10)이 턴 온 되기 때문에, 피모스 트랜지스터들(PM3, PM5, PM7, PM9)의 게이트에 연결된 글로벌 리드 데이터 버스(GRD<0:15>)의 데이터 레벨을 비교한다. 즉, 동일 데이터를 테스트하여 패스 또는 패일을 판정한다.
비동일 컴프레스 모드일 경우, 컴프레스 신호(CP)가 하이 레벨이고, 비동일 컴프레스 모드 신호(CPC)가 하이 레벨이 되기 때문에, 입력부(40)의 라이트 컴프레서(42)의 전송게이트(TG2, TG4, TG7, TG9)가 턴 온 되어 인접한 글로벌 라이트 데이터 버스(GWD<0:15>)에 서로 다른 데이터가 전송된다.
출력부(50)는 테스트 모드에서 글로벌 리드 데이터 버스(GRD<0:15>)에 실린 데이터를 리드 컴프레서(51)로 전송하는데, 리드 컴프레서(51)는 컴프레스 신호(CP)가 하이 레벨이고, 컴프레스 모드 신호(CPM)가 하이 레벨이므로, 반전 컴프레스 모드 신호(/CPM)는 로우 레벨이 되고, 버퍼링 컴프레스 모드 신호(CPMBF)는 하이 레벨이 되기 때문에, 피모스 트랜지스터(PM1, PM2)가 턴 온 되어 전원전압(VDD)을 인가하여 피모스 트랜지스터들(PM4, PM6, PM12, PM14)이 턴 온 되기 때문에, 피모스 트랜지스터들(PM3, PM5, PM11, PM13)의 게이트에 연결된 글로벌 리드 데이터 버스(GRD<0>, GRD<2>) 및 반전 글로벌 리드 데이터 버스(/GRD<1>, /GRD<3>)의 데이터 레벨을 비교한다. 즉, 반전되어 라이트된 데이터를 다시 반전시켜 테스트 데이터를 테스트하여 패스 또는 패일을 판정한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치의 컴프레스 입출력 회로는, 컴프레스된 인접한 글로벌 라이트 데이터 버스(GWD<0:15>)에 서로 다른 데이터를 전송할 수 있는 장치와, 인접한 글로벌 리드 데이터 버스(GRD<0:15>)에 실린 서로 다른 데이터를 비교할 수 있는 장치를 사용하여 입출력 데이터 핀의 개수를 줄일 수 있고, 따라서 테스트 시간을 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (11)

  1. 삭제
  2. 외부 제어신호들을 조합하여 테스트 모드 명령을 출력하는 명령어 디코더;
    상기 테스트 모드 명령 및 어드레스에 따라 컴프레스 동작을 제어하는 컴프레스 신호를 발생하는 컴프레스 신호 발생수단 및 동일한 데이터가 데이터 버스에 전송되는 컴프레스 모드와 인접한 데이터 버스에 서로 다른 데이터가 전송되는 컴프레스 모드를 구분하는 컴프레스 모드 신호를 출력하는 컴프레스 모드 신호 발생수단을 포함하여 구성된 테스트 모드 제어수단;
    상기 컴프레스 신호 및 컴프레스 모드 신호를 디코딩하여 동일 데이터 컴프레스 모드일 경우의 컴프레스 동작을 제어하는 동일 컴프레스 신호 및 비동일 데이터 컴프레스 모드일 경우의 컴프레스 동작을 제어하는 비동일 컴프레스 신호를 출력하는 모드 디코더;
    상기 컴프레스 신호, 동일 컴프레스 신호 및 비동일 컴프레스 신호에 따라 정상 동작 모드일 경우, 입출력 핀을 통해 입력된 데이터를 디코딩하여 데이터 전송 라인으로 전송하고, 테스트 모드일 경우, 동일 데이터 컴프레스 모드에서는 입출력 핀을 통해 입력된 동일한 데이터를 상기 데이터 전송 라인으로 전송하고, 비동일 데이터 컴프레스 모드에서는 입출력 핀을 통해 입력된 데이터를 인접한 상기 데이터 전송 라인에 서로 다른 데이터를 전송하기 위해 교번적으로 반전시켜 전송하는 입력수단; 및
    정상 동작 모드일 경우, 상기 데이터 전송 라인을 통해 전송된 데이터들을 구동하여 입출력 핀으로 출력하고, 테스트 모드일 경우, 상기 컴프레스 신호 및 컴프레스 모드 신호에 따라, 동일 데이터 컴프레스 모드에서는 상기 데이터 전송 라인을 통해 전송된 데이터들을 테스트하고, 비동일 데이터 컴프레스 모드에서는 상기 데이터 전송 라인을 통해 전송된 데이터들 중에서 반전된 데이터는 다시 반전시켜 테스트하는 출력수단을 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 컴프레스 입출력 회로.
  3. 제 2 항에 있어서,
    상기 컴프레스 신호 발생수단은,
    상기 테스트 모드 명령 및 어드레스들을 논리 조합하여 상기 컴프레스 신호를 발생시키는 논리 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컴프레스 입출력 회로.
  4. 제 3 항에 있어서,
    상기 논리 회로는,
    상기 어드레스들을 논리 조합하는 제1 낸드게이트;
    상기 제1 낸드게이트의 출력신호와 상기 컴프레스 신호가 제1 인버터에 의해 반전된 신호를 논리 조합하는 제2 낸드게이트;
    상기 제2 낸드게이트의 출력신호와 상기 테스트 모드 명령을 논리 조합하는 제3 낸드게이트; 및
    상기 제3 낸드게이트의 출력신호를 반전시켜 상기 컴프레스 신호를 출력하는 제2 인버터를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 컴프레스 입출력 회로.
  5. 제 2 항에 있어서,
    상기 컴프레스 모드 신호 발생수단은,
    상기 테스트 모드 명령 및 어드레스들을 논리 조합하여 상기 컴프레스 모드 신호를 발생시키는 논리 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컴프레스 입출력 회로.
  6. 제 5 항에 있어서,
    상기 논리 회로는,
    상기 어드레스들 중에서 최상위 어드레스의 반전된 신호 및 나머지 어드레스들을 논리 조합하는 제1 낸드게이트;
    상기 제1 낸드게이트의 출력신호와 상기 컴프레스 모드 신호가 제1 인버터에 의해 반전된 신호를 논리 조합하는 제2 낸드게이트;
    상기 제2 낸드게이트의 출력신호 및 상기 테스트 모드 명령을 논리 조합하는 제3 낸드게이트; 및
    상기 제3 낸드게이트의 출력신호를 반전시켜 상기 컴프레스 모드 신호를 출력하는 제2 인버터를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 컴프레스 입출력 회로.
  7. 제 2 항에 있어서,
    상기 모드 디코더는,
    상기 컴프레스 모드 신호를 순차 반전시키는 제1 인버터 및 제2 인버터;
    상기 컴프레스 신호를 순차 반전시키는 제3 인버터 및 제4 인버터;
    상기 제1 인버터의 출력신호 및 상기 제4 인버터의 출력신호를 논리 조합하는 제1 낸드게이트;
    상기 제1 낸드게이트의 출력신호를 반전시켜 동일 컴프레스 신호를 출력하는 제5 인버터;
    상기 제2 인버터의 출력신호 및 상기 제4 인버터의 출력신호를 논리 조합하는 제2 낸드게이트; 및
    상기 제2 낸드게이트의 출력신호를 반전시켜 비동일 컴프레스 신호를 출력하는 제6 인버터를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 컴프레스 입출력 회로.
  8. 제 2 항에 있어서,
    상기 입력수단은,
    상기 정상 동작 모드일 경우,
    상기 데이터 전송 라인을 통해 전송된 데이터들을 구동하여 입출력 핀으로 출력하고,
    상기 테스트 모드일 경우,
    상기 동일 데이터 컴프레스 모드에서는 상기 데이터 전송 라인을 통해 전송된 데이터들을 테스트하고,
    상기 비동일 데이터 컴프레스 모드에서는 상기 데이터 전송 라인을 통해 전송된 데이터들 중에서 반전된 데이터는 다시 반전시켜 테스트하는 라이트 컴프레서를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컴프레스 입출력 회로.
  9. 제 8 항에 있어서,
    상기 라이트 컴프레서는,
    상기 정상 모드일 때, 상기 컴프레스 신호에 따라 상기 입출력 핀을 통해 입력된 복수개의 데이터들을 상기 데이터 전송 라인으로 전송하는 복수개의 정상 전송 수단;
    상기 테스트 모드일 때,
    상기 동일 데이터 컴프레스 모드에서는 상기 동일 컴프레스 신호에 따라 상기 입출력 핀을 통해 입력된 테스트 데이터를 상기 모든 데이터 전송 라인에 전송하는 복수개의 동일 컴프레스 전송 수단; 및
    상기 비동일 데이터 컴프레스 모드에서는 상기 입출력 핀을 통해 입력된 테스트 데이터를 상기 비동일 컴프레스 신호에 따라 상기 인접한 데이터 전송 라인에 전송하는 데이터들이 서로 다른 데이터가 되도록 교번적으로 데이터를 반전시켜 전송하는 복수개의 비동일 컴프레스 전송 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컴프레스 입출력 회로.
  10. 제 2 항에 있어서,
    상기 출력수단은,
    상기 정상 동작 모드일 경우, 상기 데이터 전송 라인을 통해 전송된 데이터들을 구동하여 입출력 핀으로 출력하는 출력 구동 수단; 및
    상기 테스트 모드일 경우,
    상기 동일 데이터 컴프레스 모드에서는 상기 데이터 전송 라인을 통해 전송된 데이터들을 테스트하고,
    상기 비동일 데이터 컴프레스 모드에서는 상기 데이터 전송 라인을 통해 전송된 데이터들 중에서 반전된 데이터는 다시 반전시켜 테스트하는 리드 컴프레서를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컴프레스 입출력 회로.
  11. 제 10 항에 있어서,
    상기 리드 컴프레서는,
    상기 동일 데이터 컴프레스 모드에서는 상기 동일 컴프레스 신호에 따라 상기 데이터 전송 라인을 통해 전송된 데이터를 테스트하는 동일 데이터 테스트 수단; 및
    상기 비동일 데이터 컴프레스 모드에서는 상기 비동일 컴프레스 신호에 따라 상기 데이터 전송 라인을 통해 전송된 데이터들 중에서 교번적으로 반전된 데이터를 반전시켜 테스트하는 비동일 데이터 테스트 수단을 포함하여 구성된 것을 특징으로 하는 반도체 메모리 장치의 컴프레스 입출력 회로.
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