JPH05135600A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05135600A JPH05135600A JP3295979A JP29597991A JPH05135600A JP H05135600 A JPH05135600 A JP H05135600A JP 3295979 A JP3295979 A JP 3295979A JP 29597991 A JP29597991 A JP 29597991A JP H05135600 A JPH05135600 A JP H05135600A
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- JP
- Japan
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- output
- compressed
- circuit
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Abstract
(57)【要約】
【目的】本発明はテストモード回路の占有面積の増大を
防止し、かつ動作速度の低下を抑制することを目的とす
る。 【構成】複数のブロックＢにそれぞれ配設された多数の
記憶セルにセル情報を書き込み、前記記憶セルに書き込
まれたセル情報を多ビットの出力データＤ０〜Ｄｎとし
て読み出すとともに、その読み出された出力データＤ０
〜Ｄｎのビット数を圧縮して出力する圧縮ビットテスト
モードを備え、前記各ブロックＢから読み出された出力
データＤ０〜Ｄｎのビット数は各ブロックＢ毎に設けら
れたデータ一次圧縮回路１９で圧縮され、圧縮された各
ブロックの一次圧縮データが共通のデータバスＤＢ０〜
ＤＢｍを介して時分割で出力され、前記データバスＤＢ
０〜ＤＢｍに出力された一次圧縮データのビット数が該
データバスＤＢ０〜ＤＢｍに接続されたデータｎ次圧縮
回路２０で圧縮されるように構成する。
防止し、かつ動作速度の低下を抑制することを目的とす
る。 【構成】複数のブロックＢにそれぞれ配設された多数の
記憶セルにセル情報を書き込み、前記記憶セルに書き込
まれたセル情報を多ビットの出力データＤ０〜Ｄｎとし
て読み出すとともに、その読み出された出力データＤ０
〜Ｄｎのビット数を圧縮して出力する圧縮ビットテスト
モードを備え、前記各ブロックＢから読み出された出力
データＤ０〜Ｄｎのビット数は各ブロックＢ毎に設けら
れたデータ一次圧縮回路１９で圧縮され、圧縮された各
ブロックの一次圧縮データが共通のデータバスＤＢ０〜
ＤＢｍを介して時分割で出力され、前記データバスＤＢ
０〜ＤＢｍに出力された一次圧縮データのビット数が該
データバスＤＢ０〜ＤＢｍに接続されたデータｎ次圧縮
回路２０で圧縮されるように構成する。
Description
【０００１】
【産業上の利用分野】この発明は記憶セルが正常に動作
するか否かをテストするテストモードを備えた半導体記
憶装置に関するものである。
するか否かをテストするテストモードを備えた半導体記
憶装置に関するものである。
【０００２】近年の半導体記憶装置では記憶容量が益々
増大しているため、多数の記憶セルの動作をテストする
ために要する時間が増大する傾向にある。そこで、テス
トモード時には内部回路に対しデータのビット数を圧縮
して入力するとともに、ビット数を圧縮して出力するよ
うにしたテストモード回路を備えてテスト時間の短縮を
図るようにしている。そして、記憶容量の増大にともな
ってテストモード回路自身が大規模化するとともに動作
速度が低下する傾向にあるため、テストモード回路の小
型化及び動作速度の向上が要請されている。
増大しているため、多数の記憶セルの動作をテストする
ために要する時間が増大する傾向にある。そこで、テス
トモード時には内部回路に対しデータのビット数を圧縮
して入力するとともに、ビット数を圧縮して出力するよ
うにしたテストモード回路を備えてテスト時間の短縮を
図るようにしている。そして、記憶容量の増大にともな
ってテストモード回路自身が大規模化するとともに動作
速度が低下する傾向にあるため、テストモード回路の小
型化及び動作速度の向上が要請されている。
【０００３】
【従来の技術】従来の半導体記憶装置のテストモード回
路の一例を図６に従って説明すると、例えば多数の記憶
セルは４つのブロックＢ１〜Ｂ４に分割され、各ブロッ
クＢ１〜Ｂ４のテストモード時の８ビットの出力データ
Ｄ０〜Ｄ７が各ブロックＢ１〜Ｂ４にそれぞれ設けられ
たデータ圧縮回路１ａ〜１ｄで１ビットに圧縮され、各
データ圧縮回路１ａ〜１ｄの４ビットの出力信号がバッ
ファ回路２を介して時分割で出力される。
路の一例を図６に従って説明すると、例えば多数の記憶
セルは４つのブロックＢ１〜Ｂ４に分割され、各ブロッ
クＢ１〜Ｂ４のテストモード時の８ビットの出力データ
Ｄ０〜Ｄ７が各ブロックＢ１〜Ｂ４にそれぞれ設けられ
たデータ圧縮回路１ａ〜１ｄで１ビットに圧縮され、各
データ圧縮回路１ａ〜１ｄの４ビットの出力信号がバッ
ファ回路２を介して時分割で出力される。
【０００４】また、図７に示すテストモード回路では各
ブロックＢ１〜Ｂ４のテストモード時の８ビットの出力
データＤ０〜Ｄ７が各ブロックＢ１〜Ｂ４から共通のデ
ータバスＤＢ０〜ＤＢ７に時分割で出力され、その出力
データＤ０〜Ｄ７がデータ圧縮回路１ｅで１ビットに圧
縮されて出力される。
ブロックＢ１〜Ｂ４のテストモード時の８ビットの出力
データＤ０〜Ｄ７が各ブロックＢ１〜Ｂ４から共通のデ
ータバスＤＢ０〜ＤＢ７に時分割で出力され、その出力
データＤ０〜Ｄ７がデータ圧縮回路１ｅで１ビットに圧
縮されて出力される。
【０００５】前記データ圧縮回路１ａ〜１ｅは例えば図
５に示すような２入力ＮＯＲ回路３と２入力ＮＡＮＤ回
路４とからなる３段構成の回路で構成され、この回路で
は各ブロックＢ１〜Ｂ４の多数の記憶セルにすべて
「０」のセル情報をあらかじめ入力した状態でそのセル
情報を読み出すことにより、出力データＤ０〜Ｄ７がす
べてＬレベルとなった場合にのみ終段のＮＯＲ回路３か
らＨレベルの出力信号Ｄout が出力される。従って、出
力信号Ｄout がＨレベルの場合には当該出力データＤ０
〜Ｄ７を出力した８ビットの記憶セルは正常に動作して
いることが確認され、出力信号Ｄout がＬレベルの場合
には当該出力データＤ０〜Ｄ７を出力した８ビットの記
憶セルのいずれかの動作が不良であることが確認され、
１ビットの出力信号Ｄout がＨレベルかＬレベルかを確
認することにより８ビットの記憶セルのセル情報を確認
することができるので、テスト時間の短縮を図ることが
できる。
５に示すような２入力ＮＯＲ回路３と２入力ＮＡＮＤ回
路４とからなる３段構成の回路で構成され、この回路で
は各ブロックＢ１〜Ｂ４の多数の記憶セルにすべて
「０」のセル情報をあらかじめ入力した状態でそのセル
情報を読み出すことにより、出力データＤ０〜Ｄ７がす
べてＬレベルとなった場合にのみ終段のＮＯＲ回路３か
らＨレベルの出力信号Ｄout が出力される。従って、出
力信号Ｄout がＨレベルの場合には当該出力データＤ０
〜Ｄ７を出力した８ビットの記憶セルは正常に動作して
いることが確認され、出力信号Ｄout がＬレベルの場合
には当該出力データＤ０〜Ｄ７を出力した８ビットの記
憶セルのいずれかの動作が不良であることが確認され、
１ビットの出力信号Ｄout がＨレベルかＬレベルかを確
認することにより８ビットの記憶セルのセル情報を確認
することができるので、テスト時間の短縮を図ることが
できる。
【０００６】
【発明が解決しようとする課題】ところが、図６に示す
テストモード回路では各ブロックＢ１〜Ｂ４に図５に示
す８ビットの出力データＤ０〜Ｄ７を１ビットの出力信
号Ｄout に圧縮する３段構成のデータ圧縮回路１ａ〜１
ｄがそれぞれ設けられているので、そのデータ圧縮回路
１ａ〜１ｄを構成する素子数及び占有面積が増大すると
ともに動作速度も低下する。このため、テストモード時
と通常のデータ読出し動作時との動作速度に無視できな
い時間差が生じ、テストモード回路と他の回路との同期
がとれなくなるという問題点がある。
テストモード回路では各ブロックＢ１〜Ｂ４に図５に示
す８ビットの出力データＤ０〜Ｄ７を１ビットの出力信
号Ｄout に圧縮する３段構成のデータ圧縮回路１ａ〜１
ｄがそれぞれ設けられているので、そのデータ圧縮回路
１ａ〜１ｄを構成する素子数及び占有面積が増大すると
ともに動作速度も低下する。このため、テストモード時
と通常のデータ読出し動作時との動作速度に無視できな
い時間差が生じ、テストモード回路と他の回路との同期
がとれなくなるという問題点がある。
【０００７】また、図７に示す回路では各ブロックＢ１
〜Ｂ４の出力データＤ０〜Ｄ７が共通の８本のデータバ
スＤＢ０〜ＤＢ７を介してデータ圧縮回路１ｅに出力さ
れるので、同データバスＤＢ０〜ＤＢ７の占有面積が増
大するとともに、３段構成のデータ圧縮回路１ｅで８ビ
ットを１ビットに圧縮する構成であるため、前記図６に
示すテストモード回路と同様に動作速度が低下するとい
う問題点がある。
〜Ｂ４の出力データＤ０〜Ｄ７が共通の８本のデータバ
スＤＢ０〜ＤＢ７を介してデータ圧縮回路１ｅに出力さ
れるので、同データバスＤＢ０〜ＤＢ７の占有面積が増
大するとともに、３段構成のデータ圧縮回路１ｅで８ビ
ットを１ビットに圧縮する構成であるため、前記図６に
示すテストモード回路と同様に動作速度が低下するとい
う問題点がある。
【０００８】また、テストモード回路は通常の読出動作
を行う回路とは別の専用回路が設けられていることが多
く、テストモード回路を備えることで回路面積が増大す
るという問題点もある。
を行う回路とは別の専用回路が設けられていることが多
く、テストモード回路を備えることで回路面積が増大す
るという問題点もある。
【０００９】この発明の目的は、テストモード回路によ
る占有面積の増大を防止し、かつ動作速度の低下を抑制
し得る半導体記憶装置を提供することにある。
る占有面積の増大を防止し、かつ動作速度の低下を抑制
し得る半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、複数のブロックＢにそれぞれ配設
された多数の記憶セルにセル情報を書き込み、前記記憶
セルに書き込まれたセル情報を多ビットの出力データＤ
０〜Ｄｎとして読み出すとともに、その読み出された出
力データＤ０〜Ｄｎのビット数を圧縮して出力する圧縮
ビットテストモードを備えた半導体記憶装置で、テスト
モード時には前記各ブロックＢから読み出された出力デ
ータＤ０〜Ｄｎのビット数は各ブロックＢ毎に設けられ
たデータ一次圧縮回路１９で圧縮され、圧縮された各ブ
ロックの一次圧縮データが共通のデータバスＤＢ０〜Ｄ
Ｂｍを介して時分割で出力され、前記データバスＤＢ０
〜ＤＢｍに出力された一次圧縮データのビット数が該デ
ータバスＤＢ０〜ＤＢｍに接続されたデータｎ次圧縮回
路２０で圧縮される。
図である。すなわち、複数のブロックＢにそれぞれ配設
された多数の記憶セルにセル情報を書き込み、前記記憶
セルに書き込まれたセル情報を多ビットの出力データＤ
０〜Ｄｎとして読み出すとともに、その読み出された出
力データＤ０〜Ｄｎのビット数を圧縮して出力する圧縮
ビットテストモードを備えた半導体記憶装置で、テスト
モード時には前記各ブロックＢから読み出された出力デ
ータＤ０〜Ｄｎのビット数は各ブロックＢ毎に設けられ
たデータ一次圧縮回路１９で圧縮され、圧縮された各ブ
ロックの一次圧縮データが共通のデータバスＤＢ０〜Ｄ
Ｂｍを介して時分割で出力され、前記データバスＤＢ０
〜ＤＢｍに出力された一次圧縮データのビット数が該デ
ータバスＤＢ０〜ＤＢｍに接続されたデータｎ次圧縮回
路２０で圧縮される。
【００１１】また、図４に示すように前記データ一次圧
縮回路１９及びデータｎ次圧縮回路２０は通常動作時に
はアドレスデコード信号に基づいて選択されたアドレス
に対応する出力データＤ０〜Ｄｎを出力する。
縮回路１９及びデータｎ次圧縮回路２０は通常動作時に
はアドレスデコード信号に基づいて選択されたアドレス
に対応する出力データＤ０〜Ｄｎを出力する。
【００１２】
【作用】出力データＤ０〜Ｄ７は各ブロックＢに設けら
れたデータ一次圧縮回路１９で圧縮され、その一次圧縮
データが共通のデータバスを介してデータ二次圧縮回路
２０に出力されてデータ二次圧縮回路２０で圧縮される
ので、一つのデータ圧縮回路で圧縮する場合に比して各
圧縮回路１９，２０の構成が簡略化されて占有面積が縮
小される。
れたデータ一次圧縮回路１９で圧縮され、その一次圧縮
データが共通のデータバスを介してデータ二次圧縮回路
２０に出力されてデータ二次圧縮回路２０で圧縮される
ので、一つのデータ圧縮回路で圧縮する場合に比して各
圧縮回路１９，２０の構成が簡略化されて占有面積が縮
小される。
【００１３】また、前記圧縮回路１９，２０は通常動作
時にはアドレスデコード回路として動作し、テストモー
ド時にはデータ圧縮回路として動作するので、テストモ
ード専用の圧縮回路が不要となり、回路面積が縮小され
る。
時にはアドレスデコード回路として動作し、テストモー
ド時にはデータ圧縮回路として動作するので、テストモ
ード専用の圧縮回路が不要となり、回路面積が縮小され
る。
【００１４】
【実施例】以下、この発明を具体化した一実施例を図２
〜図４に従って説明する。図３に示す半導体記憶装置は
アドレス信号Ａ０〜Ａｎがアドレスバッファ及びプリデ
コーダ５を介してコラムデコーダ６及びロウデコーダ７
に出力されると、コラムデコーダ６及びロウデコーダ７
はそのアドレス信号Ａ０〜Ａｎ及びＲＡＳバー信号、Ｃ
ＡＳバー信号に基づいて第一及び第二のクロックジェネ
レータ８，９から出力されるクロック信号に基づいて動
作してメモリセル１０内からアドレス信号Ａ０〜Ａｎに
対応する特定の記憶セルを選択する。
〜図４に従って説明する。図３に示す半導体記憶装置は
アドレス信号Ａ０〜Ａｎがアドレスバッファ及びプリデ
コーダ５を介してコラムデコーダ６及びロウデコーダ７
に出力されると、コラムデコーダ６及びロウデコーダ７
はそのアドレス信号Ａ０〜Ａｎ及びＲＡＳバー信号、Ｃ
ＡＳバー信号に基づいて第一及び第二のクロックジェネ
レータ８，９から出力されるクロック信号に基づいて動
作してメモリセル１０内からアドレス信号Ａ０〜Ａｎに
対応する特定の記憶セルを選択する。
【００１５】書き込み動作時には前記第二のクロックジ
ェネレータ９から出力されるクロック信号と書き込み制
御信号ＷＥバーとに基づいてライトクロックジェネレー
タ１１からクロック信号が出力され、そのクロック信号
に基づいてデータ入力バッファ１２から入力データＤin
がセンスアンプ及びＩ／Ｏゲート１３に出力され、その
センスアンプ及びＩ／Ｏゲート１３により選択された記
憶セルに入力データＤinが書き込まれる。
ェネレータ９から出力されるクロック信号と書き込み制
御信号ＷＥバーとに基づいてライトクロックジェネレー
タ１１からクロック信号が出力され、そのクロック信号
に基づいてデータ入力バッファ１２から入力データＤin
がセンスアンプ及びＩ／Ｏゲート１３に出力され、その
センスアンプ及びＩ／Ｏゲート１３により選択された記
憶セルに入力データＤinが書き込まれる。
【００１６】通常の読出し動作時には前記第二のクロッ
クジェネレータ９から出力されるクロック信号に基づい
てデータ出力バッファ１４が動作し、アドレスデコード
されて選択されたセル情報が出力切替回路１５及び出力
バッファ１６を介して出力データＤout として出力され
る。
クジェネレータ９から出力されるクロック信号に基づい
てデータ出力バッファ１４が動作し、アドレスデコード
されて選択されたセル情報が出力切替回路１５及び出力
バッファ１６を介して出力データＤout として出力され
る。
【００１７】一方、テストモード時には前記第二のクロ
ックジェネレータ９から出力されるクロック信号と書き
込み制御信号ＷＥバーに基づいて第三のクロックジェネ
レータ１７から出力されるクロック信号で出力切替回路
１５及びデータ出力バッファ１４が動作して、読み出さ
れたセル情報がデータ出力バッファ１４でビット圧縮さ
れ、出力切替回路１５を介して出力バッファ１６に出力
される。
ックジェネレータ９から出力されるクロック信号と書き
込み制御信号ＷＥバーに基づいて第三のクロックジェネ
レータ１７から出力されるクロック信号で出力切替回路
１５及びデータ出力バッファ１４が動作して、読み出さ
れたセル情報がデータ出力バッファ１４でビット圧縮さ
れ、出力切替回路１５を介して出力バッファ１６に出力
される。
【００１８】前記データ出力バッファ１４は図２に示す
ように前記メモリセル１０の複数のブロックＢ１〜Ｂ４
からそれぞれ８ビットの出力データＤ０〜Ｄ７がそれぞ
れデータ一次圧縮回路１９ａ〜１９ｄに出力され、各デ
ータ圧縮回路１９ａ〜１９ｄは８ビットの出力データＤ
０〜Ｄ７を４ビットに圧縮して出力するか、またはアド
レスデコードしていずれかの出力データＤ０〜Ｄ７を選
択してデータバスＤＢ０〜ＤＢ３を介してデータ二次圧
縮回路２０に出力する。そして、データ圧縮回路２０は
各データ一次圧縮回路１９ａ〜１９ｄの４ビットの出力
信号を入力して１ビットに圧縮して出力するか、または
アドレスデコードして４ビットの出力信号のいずれかを
出力する。
ように前記メモリセル１０の複数のブロックＢ１〜Ｂ４
からそれぞれ８ビットの出力データＤ０〜Ｄ７がそれぞ
れデータ一次圧縮回路１９ａ〜１９ｄに出力され、各デ
ータ圧縮回路１９ａ〜１９ｄは８ビットの出力データＤ
０〜Ｄ７を４ビットに圧縮して出力するか、またはアド
レスデコードしていずれかの出力データＤ０〜Ｄ７を選
択してデータバスＤＢ０〜ＤＢ３を介してデータ二次圧
縮回路２０に出力する。そして、データ圧縮回路２０は
各データ一次圧縮回路１９ａ〜１９ｄの４ビットの出力
信号を入力して１ビットに圧縮して出力するか、または
アドレスデコードして４ビットの出力信号のいずれかを
出力する。
【００１９】前記データ一次圧縮回路１９ａ〜１９ｄ及
びデータ二次圧縮回路２０は例えば図４（ａ）に示す多
入力ＮＡＮＤ回路２１あるいは図４（ｂ）に示す多入力
ＮＯＲ回路２２、あるいは図４（ｃ）に示す回路で構成
される。
びデータ二次圧縮回路２０は例えば図４（ａ）に示す多
入力ＮＡＮＤ回路２１あるいは図４（ｂ）に示す多入力
ＮＯＲ回路２２、あるいは図４（ｃ）に示す回路で構成
される。
【００２０】すなわち、図４（ｃ）に示す回路では多数
の二入力ＮＡＮＤ回路２３ａの一方の入力端子にはアド
レス信号Ａ０〜Ａｎが入力されるとともに、前記アドレ
ス信号Ａ０〜Ａｎに優先して入力されるテストモード信
号ｔｍが入力され、各二入力ＮＡＮＤ回路２３ａの他方
の入力端子には出力データＤ０〜Ｄｎが入力されてい
る。そして、各ＮＡＮＤ回路２３ａの出力信号は多入力
ＮＡＮＤ回路２３ｂに入力され、その多入力ＮＡＮＤ回
路２３ｂから出力信号ＯＵＴが出力される。
の二入力ＮＡＮＤ回路２３ａの一方の入力端子にはアド
レス信号Ａ０〜Ａｎが入力されるとともに、前記アドレ
ス信号Ａ０〜Ａｎに優先して入力されるテストモード信
号ｔｍが入力され、各二入力ＮＡＮＤ回路２３ａの他方
の入力端子には出力データＤ０〜Ｄｎが入力されてい
る。そして、各ＮＡＮＤ回路２３ａの出力信号は多入力
ＮＡＮＤ回路２３ｂに入力され、その多入力ＮＡＮＤ回
路２３ｂから出力信号ＯＵＴが出力される。
【００２１】このような構成により、通常動作時にはテ
ストモード信号ｔｍを出力しない状態でアドレス信号Ａ
０〜Ａｎのいずれか一つをＨレベルとすれば、そのＨレ
ベルのアドレス信号が入力されたＮＡＮＤ回路２３ａに
入力された出力データがＮＡＮＤ回路２３ｂから出力信
号ＯＵＴとして出力される。従って、通常動作時にはア
ドレス信号Ａ０〜Ａｎに基づいて出力データＤ０〜Ｄｎ
が選択されるアドレスデコード回路として動作する。
ストモード信号ｔｍを出力しない状態でアドレス信号Ａ
０〜Ａｎのいずれか一つをＨレベルとすれば、そのＨレ
ベルのアドレス信号が入力されたＮＡＮＤ回路２３ａに
入力された出力データがＮＡＮＤ回路２３ｂから出力信
号ＯＵＴとして出力される。従って、通常動作時にはア
ドレス信号Ａ０〜Ａｎに基づいて出力データＤ０〜Ｄｎ
が選択されるアドレスデコード回路として動作する。
【００２２】一方、テストモード時にはテストモード信
号ｔｍをＨレベルとすると、アドレス信号Ａ０〜Ａｎに
係わらず出力データＤ０〜Ｄｎが全てＬレベルであれば
出力信号ＯＵＴはＬレベルとなり、出力データＤ０〜Ｄ
ｎの少なくとも一つがＨレベルであれば出力信号ＯＵＴ
はＨレベルとなる。従って、出力データＤ０〜Ｄｎのビ
ット数が圧縮されて出力される。
号ｔｍをＨレベルとすると、アドレス信号Ａ０〜Ａｎに
係わらず出力データＤ０〜Ｄｎが全てＬレベルであれば
出力信号ＯＵＴはＬレベルとなり、出力データＤ０〜Ｄ
ｎの少なくとも一つがＨレベルであれば出力信号ＯＵＴ
はＨレベルとなる。従って、出力データＤ０〜Ｄｎのビ
ット数が圧縮されて出力される。
【００２３】さて、上記のように構成されたデータ出力
バッファ１４では各ブロックＢ１〜Ｂ４の出力データＤ
０〜Ｄ７が各ブロックＢ１〜Ｂ４毎にそれぞれ設けられ
た一次データ圧縮回路１９ａ〜１９ｄでまず８ビットか
ら４ビットに圧縮されるか、またはアドレスデコードさ
れ、各データ圧縮回路１９ａ〜１９ｄの出力信号が共通
のデータ二次圧縮回路２０で１ビットに圧縮されるか、
またはアドレスデコードされる。
バッファ１４では各ブロックＢ１〜Ｂ４の出力データＤ
０〜Ｄ７が各ブロックＢ１〜Ｂ４毎にそれぞれ設けられ
た一次データ圧縮回路１９ａ〜１９ｄでまず８ビットか
ら４ビットに圧縮されるか、またはアドレスデコードさ
れ、各データ圧縮回路１９ａ〜１９ｄの出力信号が共通
のデータ二次圧縮回路２０で１ビットに圧縮されるか、
またはアドレスデコードされる。
【００２４】従って、各ブロックＢ１〜Ｂ４毎に設けら
れるデータ一次圧縮回路１９ａ〜１９ｄは８ビットを４
ビットに圧縮する１段構成の多入力ＮＡＮＤ回路２１あ
るいは多入力ＮＯＲ回路２２で構成すれば、その素子数
及び占有面積を削減することができるとともに、前記従
来例の３段構成のデータ圧縮回路に比べて動作速度を向
上させることができる。また、各データ一次圧縮回路１
９ａ〜１９ｄとデータ二次圧縮回路２０を接続するデー
タバスＤＢ０〜ＤＢ３は４本で構成されるので、その占
有面積の増大を抑制することができる。
れるデータ一次圧縮回路１９ａ〜１９ｄは８ビットを４
ビットに圧縮する１段構成の多入力ＮＡＮＤ回路２１あ
るいは多入力ＮＯＲ回路２２で構成すれば、その素子数
及び占有面積を削減することができるとともに、前記従
来例の３段構成のデータ圧縮回路に比べて動作速度を向
上させることができる。また、各データ一次圧縮回路１
９ａ〜１９ｄとデータ二次圧縮回路２０を接続するデー
タバスＤＢ０〜ＤＢ３は４本で構成されるので、その占
有面積の増大を抑制することができる。
【００２５】また、データ一次圧縮回路１９ａ〜１９ｄ
及びデータ二次圧縮回路２０を図４（ｃ）に示す回路で
構成すれば、テストモード専用の圧縮回路を構成する必
要はないので、回路面積の縮小を図ることができるとと
もに、テストモード時と通常動作時での動作速度の変化
も生じない。
及びデータ二次圧縮回路２０を図４（ｃ）に示す回路で
構成すれば、テストモード専用の圧縮回路を構成する必
要はないので、回路面積の縮小を図ることができるとと
もに、テストモード時と通常動作時での動作速度の変化
も生じない。
【００２６】
【発明の効果】以上詳述したように、この発明は半導体
記憶装置のテストモード回路による占有面積の増大を防
止し、かつ動作速度の低下を抑制することができる優れ
た効果を発揮する。
記憶装置のテストモード回路による占有面積の増大を防
止し、かつ動作速度の低下を抑制することができる優れ
た効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す概要図である。
【図３】半導体記憶装置を示すブロック図である。
【図４】データ圧縮回路を示す回路図である。
【図５】従来例のデータ圧縮回路を示す回路図である。
【図６】従来例のテストモード回路を示す回路図であ
る。
る。
【図７】従来例のテストモード回路を示す回路図であ
る。
る。
１９ データ一次圧縮回路 ２０ データｎ次圧縮回路 Ｂ ブロック Ｄ０〜Ｄｎ 出力データ ＤＢ０〜ＤＢｍ データバス
Claims (2)
- 【請求項１】 複数のブロック（Ｂ）にそれぞれ配設さ
れた多数の記憶セルにセル情報を書き込み、前記記憶セ
ルに書き込まれたセル情報を多ビットの出力データ（Ｄ
０〜Ｄｎ）として読み出すとともに、その読み出された
出力データ（Ｄ０〜Ｄｎ）のビット数を圧縮して出力す
る圧縮ビットテストモードを備えた半導体記憶装置であ
って、 前記各ブロック（Ｂ）から読み出された出力データ（Ｄ
０〜Ｄｎ）のビット数を各ブロック（Ｂ）毎に設けられ
たデータ一次圧縮回路（１９）で圧縮し、圧縮された各
ブロックの一次圧縮データを共通のデータバス（ＤＢ０
〜ＤＢｍ）を介して出力し、前記データバス（ＤＢ０〜
ＤＢｍ）に出力された一次圧縮データのビット数を該デ
ータバス（ＤＢ０〜ＤＢｍ）に接続されたデータｎ次圧
縮回路（２０）で圧縮したことを特徴とする半導体記憶
装置。 - 【請求項２】 前記データ一次圧縮回路（１９）及びデ
ータｎ次圧縮回路（２０）は通常動作時にはアドレスデ
コード信号に基づいて選択されたアドレスに対応する出
力データ（Ｄ０〜Ｄｎ）を出力することを特徴とする請
求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295979A JPH05135600A (ja) | 1991-11-12 | 1991-11-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295979A JPH05135600A (ja) | 1991-11-12 | 1991-11-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05135600A true JPH05135600A (ja) | 1993-06-01 |
Family
ID=17827571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3295979A Pending JPH05135600A (ja) | 1991-11-12 | 1991-11-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05135600A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6331958B2 (en) | 2000-04-10 | 2001-12-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having data parallel/serial conversion function and capable of efficiently performing operational test |
| KR100442958B1 (ko) * | 2001-12-10 | 2004-08-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 컴프레스 입출력 회로 |
-
1991
- 1991-11-12 JP JP3295979A patent/JPH05135600A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6331958B2 (en) | 2000-04-10 | 2001-12-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having data parallel/serial conversion function and capable of efficiently performing operational test |
| KR100442958B1 (ko) * | 2001-12-10 | 2004-08-04 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 컴프레스 입출력 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000606 |