TW201909179A - 具有輸入緩衝電路的半導體裝置和記憶體系統 - Google Patents

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Abstract

本發明提供一種輸入緩衝電路，其包括：高電壓保護單元，其耦接到焊盤並且包括共同耦接到輸出信號節點的低電壓通過單元和高電壓通過單元。當落入第一電壓範圍內的第一電壓透過焊盤被施加時，低電壓通過單元可以將第一電壓傳遞到輸出信號節點。當落入比第一電壓範圍高的第二電壓範圍內的第二電壓透過焊盤被施加時，高電壓通過單元可以將比第二電壓低的第三電壓傳遞到輸出信號節點。

Description

具有輸入緩衝電路的半導體裝置和記憶體系統
本發明的各個實施例整體關於一種具有輸入緩衝電路的半導體裝置和電子系統。特別地，本發明的各個實施例關於一種當高電壓信號被輸入到半導體裝置或電子系統時，用於半導體裝置或電子系統的穩定操作的輸入緩衝電路。
隨著工藝技術的發展，半導體裝置的電源電壓（supply voltage）已經逐漸下降。然而，應用這種半導體裝置的系統的電源電壓通常等於或高於半導體裝置的電源電壓。因此，即使當輸入信號具有寬電壓範圍時，也需要穩定地操作半導體裝置的輸入緩衝電路。
通常，半導體裝置的輸入緩衝電路表示輸入緩衝器，其耦接到焊盤（pad）以緩衝透過焊盤施加的外部信號。特別地，當從外部裝置施加的輸入信號具有高於半導體裝置的輸入緩衝電路的電源電壓的電壓時，輸入緩衝電路中電晶體的可靠性可能惡化，或者另外一種情況，在輸入緩衝電路的操作期間可能發生大量的洩漏電流，從而導致半導體裝置的故障。
因此，即使當具有寬電壓範圍的外部輸入信號被接收時，也需要能夠穩定操作的輸入緩衝電路。
本發明的各個實施例關於一種具有可以提高電子系統的可靠性的輸入緩衝電路的半導體裝置和電子系統。
根據本發明的一個實施例，輸入緩衝電路可以包括：高電壓保護單元，其耦接到焊盤並且包括共同耦接到輸出信號節點的低電壓通過單元和高電壓通過單元。當透過焊盤施加落入第一電壓範圍內的第一電壓時，低電壓通過單元可以將第一電壓傳遞到輸出信號節點。當透過焊盤施加落入高於第一電壓範圍的第二電壓範圍內的第二電壓時，高電壓通過單元可以將低於第二電壓的第三電壓傳遞到輸出信號節點。
根據本發明的一個實施例，記憶體系統可以包括輸入緩衝電路，其被配置為透過焊盤從主機接收輸入信號。輸入緩衝電路可以包括使用輸入級電源電壓作為電源電壓的高電壓保護單元和阱電壓（well voltage）產生單元。當輸入信號的電壓是高於電源電壓的第一電壓時，高電壓保護單元可以輸出輸入級電源電壓，並且阱電壓產生單元可以基於輸入信號的電壓可變地控制包括在高電壓保護單元中的至少一個第一類型電晶體的阱電壓。
根據本發明的一個實施例，半導體裝置可以包括輸入緩衝電路，其被配置為透過焊盤從外部裝置接收輸入信號並且包括共同耦接到輸出信號節點的高電壓通過單元、低電壓通過單元和接地電壓通過單元。當輸入信號的電壓落入第一電壓範圍內時，高電壓通過單元可以將低於第一電壓的保護電壓輸出到輸出信號節點。當輸入信號的電壓落入低於第一電壓範圍的第二電壓範圍內時，低電壓通過單元可以將輸入信號傳遞到輸出信號節點。當輸入信號的電壓落入低於第二電壓範圍的第三電壓範圍內時，接地電壓通過單元可以將輸入信號傳遞到輸出信號節點。
相關申請案的交叉引用： 本申請案請求於2017年5月26日提交的申請號為10-2017-0065427的韓國專利申請案的優先權，其整體透過引用併入本文。
現在將參照附圖在下文中更全面地描述示例性實施例；然而，它們可以以不同的形式體現並且不應當被解釋為限於本文闡述的實施例。相反，提供這些實施例使得本發明將是徹底且完全的，並且將向本領域技術人員完全傳達示例性實施例的範圍。
將理解的是，當元件被稱為「耦接」或「連接」到另一元件時，其可以直接耦接或連接到其它元件或者可以在其中存在中間元件。在本說明書中，當元件被稱為「包括」或「包含」部件時，其不排除其它部件，而是可以進一步包括其它部件，除非在上下文中具體指出相反的描述。
圖1是示出根據本發明的實施例的記憶體裝置的示圖。
參照圖1，記憶體裝置1100可以包括在其中儲存數據的記憶體單元陣列100。記憶體裝置1100還可以包括週邊電路200，其執行用於將數據儲存在記憶體單元陣列100中的編程操作、用於輸出儲存的數據的讀取操作以及用於擦除儲存的數據的擦除操作。記憶體裝置1100可以包括控制邏輯300，其在記憶體控制器（未示出）的控制下控制週邊電路200。
記憶體單元陣列100可以包括多個記憶體塊110，即記憶體塊MB1~MBk（其中k是正整數）。局部線（local line）LL和位元線BL1~BLn（其中n是正整數）可以耦接到記憶體塊MB1~MBk中的每一個。例如，局部線LL可以包括第一選擇線、第二選擇線以及佈置在第一選擇線和第二選擇線之間的多個字元線。進一步地，局部線LL可以包括佈置在第一選擇線和字元線之間以及第二選擇線和字元線之間的虛擬線。此處，第一選擇線可以是源極選擇線，並且第二選擇線可以是汲極選擇線。例如，局部線LL可以包括字元線、汲極選擇線和源極選擇線以及源極線。在另一示例中，局部線LL可以進一步包括虛擬線。在又一示例中，局部線LL可以進一步包括管線。局部線LL可以分別耦接到記憶體塊MB1~MBk，並且位元線BL1~BLn可以共同耦接到記憶體塊MB1~MBk。記憶體塊MB1~MBk可以被實施為二維（2D）結構或三維（3D）結構。例如，具有2D結構的記憶體塊110中的記憶體單元可以被水平地佈置在基底上。例如，具有3D結構的記憶體塊110中的記憶體單元可以被豎直地堆疊在基底上。
週邊電路200可以在控制邏輯300的控制下對選擇的記憶體塊110執行編程、讀取或擦除操作。例如，在控制邏輯300的控制下，週邊電路200可以將驗證電壓和通過電壓供給到第一選擇線、第二選擇線和字元線，可以選擇性地使第一選擇線、第二選擇線和字元線放電，並且可以驗證耦接到從字元線中選擇的字元線的記憶體單元。例如，週邊電路200可以包括電壓產生電路210、行解碼器220、頁面緩衝器組230、列解碼器240、輸入/輸出電路250和感測電路260。
電壓產生電路210可以回應於操作信號OP_CMD產生用於編程操作、讀取操作及擦除操作的各種操作電壓Vop。進一步地，電壓產生電路210可以回應於操作信號OP_CMD使局部線LL選擇性地放電。例如，電壓產生電路210可以在控制邏輯300的控制下產生編程電壓、驗證電壓、通過電壓、導通電壓、讀取電壓、擦除電壓、源極線電壓等。
行解碼器220可以回應於行位址RADD將操作電壓Vop傳遞到與選擇的記憶體塊110耦接的局部線LL。
頁面緩衝器組230可以包括耦接到位元線BL1~BLn的多個頁面緩衝器231，即頁面緩衝器PB1~PBn。頁面緩衝器PB1~PBn可以回應於頁面緩衝器控制信號PBSIGNALS而被操作。例如，頁面緩衝器PB1~PBn可以臨時儲存透過位元線BL1~BLn接收的數據，或者可以在讀取操作或驗證操作期間感測位元線BL1~BLn的電壓或電流。
列解碼器240可以回應於列位址CADD在輸入/輸出電路250和頁面緩衝器組230之間傳遞數據。例如，列解碼器240可以透過數據線DL與頁面緩衝器231交換數據，或者可以透過列線CL與輸入/輸出電路250交換數據。
輸入/輸出電路250可以將從記憶體控制器（未示出）接收的命令CMD和位址ADD傳遞到控制邏輯300，或者可以與列解碼器240交換數據DATA。
在讀取操作或驗證操作期間，感測電路260可以回應於致能位元VRY_BIT ＜＃＞產生參考電流，並且可以透過將從頁面緩衝器組230接收的感測電壓VPB與基於參考電流產生的參考電壓進行比較來輸出通過信號PASS或失敗信號FAIL。
控制邏輯300可以回應於命令CMD和位址ADD，透過輸出操作信號OP_CMD、行位址RADD、頁面緩衝器控制信號PBSIGNALS和致能位元VRY_BIT ＜＃＞來控制週邊電路200。進一步地，控制邏輯300可以回應於通過信號PASS或失敗信號FAIL來確定驗證操作是否已經通過或失敗。
圖2是示出根據本發明的實施例的記憶體系統的示圖。
參照圖2，記憶體系統1000可以包括在其中儲存數據的記憶體裝置1100以及用於在主機2000的控制下控制記憶體裝置1100的記憶體控制器1200。
主機2000可以使用諸如以下的各種通訊方法中的至少一種與記憶體系統1000通訊：通用序列匯流排（USB）通訊方法、序列式AT附件（SATA）通訊方法、序列式SCSI（SAS）通訊方法、高速晶片互連（HSIC）通訊方法、小型電腦系統介面（SCSI）通訊方法、週邊元件互聯（PCI）通訊方法、高速PCI（PCIe）通訊方法、高速非揮發性記憶體（NVMe）通訊方法、通用快閃記憶體儲存（UFS）通訊方法、安全數位（SD）通訊方法、多媒體卡（MMC）通訊方法、嵌入式MMC（eMMC）通訊方法、雙列直插式記憶體模組（DIMM）通訊方法、暫存式DIMM（RDIMM）通訊方法和負載減少的DIMM（LRDIMM）通訊方法。
記憶體控制器1200可以控制記憶體系統1000的整體操作並且還控制主機2000和記憶體裝置1100之間的數據交換。例如，記憶體控制器1200可以回應於來自主機2000的請求，透過控制記憶體裝置1100來編程或讀取數據。進一步地，記憶體控制器1200可以儲存包括在記憶體裝置1100中的主記憶體塊和子記憶體塊的資訊並且可以選擇記憶體裝置1100，使得根據為編程操作載入的數據量而對主記憶體塊或子記憶體塊執行編程操作。根據實施例，記憶體裝置1100可以包括雙倍數據速率同步動態隨機存取記憶體（DDR SDRAM）、低功率雙倍數據速率4（LPDDR4）SDRAM、圖形雙倍數據速率（GDDR）SDRAM、低功率DDR（LPDDR）SDRAM、Rambus動態隨機存取記憶體（RDRAM）或快閃記憶體。然而，記憶體裝置1100不限於上述示例，並且可以包括諸如數據處理器、微控制單元、電子感測器和通訊晶片的任何適當類型的半導體裝置。
記憶體裝置1100可以在記憶體控制器1200的控制下執行編程操作、寫入操作、讀取操作或擦除操作。
圖3是示出圖2的記憶體控制器的示圖。
參照圖3，記憶體控制器1200可以包括處理器710、記憶體緩衝器720、錯誤校正碼（ECC）單元730、主機介面740、緩衝器控制電路750、記憶體介面760和匯流排770。
匯流排770可以提供記憶體控制器1200的部件之間的通道。
處理器710可以控制記憶體控制器1200的全部操作並且可以執行邏輯操作。處理器710可以透過主機介面740與外部主機2000通訊，並且還可以透過記憶體介面760與記憶體裝置1100通訊。進一步地，處理器710可以透過緩衝器控制電路750與記憶體緩衝器720通訊。處理器710可以使用記憶體緩衝器720作為工作記憶體、高速緩衝記憶體或緩衝記憶體來控制記憶體系統1000的操作。
記憶體緩衝器720可以作為處理器710的工作記憶體、高速緩衝記憶體或緩衝記憶體。記憶體緩衝器720可以儲存由處理器710執行的代碼和命令。記憶體緩衝器720可以儲存由處理器710處理的數據。記憶體緩衝器720可以包括靜態RAM（SRAM）或動態RAM（DRAM）。
ECC單元730可以執行錯誤校正。ECC單元730可以透過記憶體介面760基於待被寫入到記憶體裝置1100的數據來執行ECC編碼。ECC編碼的數據可以透過記憶體介面760被傳遞到記憶體裝置1100。ECC單元730可以透過記憶體介面760對從記憶體裝置1100接收的數據執行ECC解碼。在實施例中，ECC單元730可以被包括在記憶體介面760中作為記憶體介面760的部件。
主機介面740可以在處理器710的控制下與外部主機2000通訊。主機介面740可以使用諸如以下的各種通訊方法中的至少一種執行通訊：通用序列匯流排（USB）通訊方法、序列式AT附件（SATA）通訊方法、序列式SCSI（SAS）通訊方法、高速晶片互連（HSIC）通訊方法、小型電腦系統介面（SCSI）通訊方法、週邊元件互聯（PCI）通訊方法、高速PCI（PCIe）通訊方法、高速非揮發性記憶體（NVMe）通訊方法、通用快閃記憶體儲存（UFS）通訊方法、安全數位（SD）通訊方法、多媒體卡（MMC）通訊方法、嵌入式MMC（eMMC）通訊方法、雙列直插式記憶體模組（DIMM）通訊方法、暫存式DIMM（RDIMM）通訊方法和負載減少的DIMM（LRDIMM）通訊方法。
緩衝器控制電路750可以在處理器710的控制下控制記憶體緩衝器720。
記憶體介面760可以在處理器710的控制下與記憶體裝置1100通訊。記憶體介面760可以透過通道將命令、位址和數據傳輸到記憶體裝置1100/從記憶體裝置1100接收命令、位址和數據。
作為示例，記憶體控制器1200可以不包括記憶體緩衝器720和緩衝器控制電路750。
作為示例，處理器710可以使用代碼控制記憶體控制器1200的操作。處理器710可以從設置在記憶體控制器1200中的非揮發性記憶體裝置（例如，唯讀記憶體：ROM）載入代碼。作為示例，處理器710可以透過記憶體介面760從記憶體裝置1100載入代碼。
在實施例中，記憶體控制器1200的匯流排770可以被分類為控制匯流排和數據匯流排。數據匯流排可以被配置成在記憶體控制器1200內傳輸數據，並且控制匯流排可以被配置成在記憶體控制器1200內傳輸諸如命令和位址的控制資訊。數據匯流排和控制匯流排可以彼此隔離，並且可以既不彼此干擾也不彼此影響。數據匯流排可以耦接到主機介面740、緩衝器控制電路750、ECC單元730和記憶體介面760。控制匯流排可以耦接到主機介面740、處理器710、緩衝器控制電路750、記憶體緩衝器720和記憶體介面760。
圖4是用於描述電晶體的可靠操作電壓範圍的示圖。
參照圖4，當高電壓被施加到電晶體10的閘極G、汲極D和源極S時，電晶體的可靠性可能惡化。換言之，當閘極-汲極電壓差Vgd、閘極-源極電壓差Vgs和汲極-源極電壓差Vds增加到特定電壓或更高時，在電晶體10的操作期間可能發生錯誤。這種錯誤可能由電晶體10的閘極氧化物的擊穿導致。
因此，電晶體10可以被控制成使得閘極-汲極電壓差Vgd、閘極-源極電壓差Vgs和汲極-源極電壓差Vds小於或等於特定電壓。在實施例中，僅當閘極-汲極電壓差Vgd被控制為小於或等於比輸入級電源電壓略高的電壓（VDDO+a1）時，可以保證電晶體10的可靠性。進一步地，僅當閘極-源極電壓差Vgs和汲極-源極電壓差Vds分別被控制為小於或等於VDDO+a2和VDDO+a3時，可以保證電晶體10的可靠性。此處，根據一個示例性實施例，a1、a2和a3可以是相同的值。
最近的記憶體裝置1100或記憶體系統1000中使用的輸入級電源電壓VDDO通常可以是例如大約1.8V的電壓。隨著半導體加工技術的發展，這種電壓趨於逐漸降低。輸入級電源電壓可以根據記憶體裝置1100或記憶體系統1000的應用而被不同地設置。通常，上述變量a1、變量a2和變量a3中的每一個可以是對應於大約輸入級電源電壓VDDO的10%的電壓。在實施例中，當輸入級電源電壓VDDO為1.8V時，a1、a2和a3可以各自為0.18V。換言之，當輸入級電源電壓VDDO為1.8V時，當電晶體10的閘極-汲極電壓差Vgd、閘極-源極電壓差Vgs和汲極-源極電壓差Vds被控制為1.98V或更小時，可以保證電晶體10的操作的可靠性。
圖5是用於描述輸入緩衝電路的方塊圖。
圖1的輸入/輸出電路250或圖3的主機介面740可以透過焊盤PAD從外部裝置或主機2000接收信號。該信號可以是諸如命令和位址的控制信號或數據信號。透過焊盤PAD施加的輸入信號的電壓可以與輸入級電源電壓VDDO或內部電源電壓VDD相同或不同。在實際的使用環境中，可以存在其中使用記憶體裝置1100或記憶體系統1000的系統的電源電壓與記憶體裝置1100或記憶體系統1000的輸入級電源電壓VDDO不同的多種情況。作為示例，在輸入/輸出電路250或主機介面740中使用的輸入級電源電壓VDDO可以是1.8V，並且透過焊盤施加的輸入信號可以輸入有1.8V的電壓擺動。輸入信號具有1.8V的電壓擺動的事實意味著輸入信號的電壓範圍落入0V至1.8V的範圍內。換言之，當輸入信號為低時，施加0V的電壓，而當輸入信號為高時，施加1.8V的電壓。作為另一示例，當透過焊盤施加的輸入信號為高時，輸入信號可以輸入有高於輸入級電源電壓VDDO的電壓。換言之，透過焊盤施加的輸入信號可以輸入有3.3V的電壓擺動。當信號為低時，可以向焊盤施加0V的電壓，而當信號為高時，可以向焊盤施加3.3V的電壓。
輸入信號的電壓擺動的幅度可以根據記憶體裝置1100或記憶體系統1000的應用而不同。例如，根據協定的版本，通用序列匯流排（USB）協定使用各種電壓，使得輸入信號的擺動的幅度為3.3V或1.8V。為了確保可以接收具有這種寬電壓範圍的輸入信號的記憶體裝置1100或記憶體系統1000的可靠性，圖1的輸入/輸出電路250或圖3的主機介面740可以包括輸入緩衝電路20。輸入緩衝電路20應當被設計成使得當從焊盤施加高電壓時，可以保護包括在輸入緩衝電路20中的電晶體的可靠性。另外，輸入緩衝電路20需要被設計成使得其可適用於各種輸入信號的所有電壓擺動。
參照圖5，輸入緩衝電路20可以包括高電壓保護單元741、信號反轉單元742和位準轉換單元743。
高電壓保護單元741可以使用輸入級電源電壓VDDO作為電源電壓。當高於輸入級電源電壓VDDO的電壓被施加到焊盤時，高電壓保護單元741可以保護包括在高電壓保護單元741中的電晶體的可靠性。如以上參照圖4所描述的，為了保證電晶體操作的可靠性，可以控制每個電晶體的閘極-汲極電壓差Vgd、閘極-源極電壓差Vgs和汲極-源極電壓差Vds，使得它們被設置為特定電壓或更低電壓。換言之，當諸如3.3V的電壓的高電壓被施加到焊盤時，由於電晶體的閘極-汲極電壓差Vgd、閘極-源極電壓差Vgs和汲極-源極電壓差Vds可以是遠高於輸入級電源電壓VDDO（即，1.8V）的3.3V，因此在電晶體的操作期間可能發生錯誤。因此，如以上參照圖4所描述的，當3.3V被施加到焊盤時，電晶體的閘極-汲極電壓差Vgd、閘極-源極電壓差Vgs和汲極-源極電壓差Vds需要被控制成使得它們小於或等於1.98V。
當高電壓被施加到焊盤時，高電壓保護單元741可以將高電壓轉換成可以確保電晶體的可靠性的低電壓，並且可以將低電壓傳遞到信號反轉單元742。換言之，第一輸出信號out1可以是當透過焊盤施加高電壓時從高電壓被轉換成較低電壓的信號。
信號反轉單元742可以使用輸入級電源電壓VDDO作為電源電壓。信號反轉單元742可以將從高電壓保護單元741接收的第一輸出信號out1轉換為具有輸入級電源電壓VDDO的電壓擺動的信號，並且可以將該信號傳遞到位準轉換單元743。例如，當輸入級電源電壓VDDO是1.8V，並且具有3.3V的電壓擺動的信號被輸入到焊盤時，高電壓保護單元741可以產生從輸入信號被轉換為具有低於3.3V的電壓擺動的第一輸出信號out1，並且可以將第一輸出信號out1傳遞到信號反轉單元742。第一輸出信號out1的電壓擺動的幅度應當處於可以確保信號反轉單元742中電晶體的可靠性的水準。進一步地，信號反轉單元742可以將第二輸出信號out2傳遞到位準轉換單元743，第二輸出信號out2從第一輸出信號out1被轉換為具有輸入級電源電壓VDDO的電壓擺動，即1.8V的電壓擺動。第二輸出信號out2可以是具有輸入級電源電壓VDDO的擺動的信號，而不管輸入到焊盤的信號的電壓範圍。
可以要求從高電壓保護單元741輸出的第一輸出信號out1在包括在信號反轉單元742中的電晶體的操作期間不產生洩漏電流。以下對其進行詳細描述。
位準轉換單元743可以使用輸入級電源電壓VDDO和內部電源電壓VDD作為電源電壓。位準轉換單元743可以將從信號反轉單元742接收的第二輸出信號out2轉換為具有內部電源電壓VDD的電壓擺動的信號。換言之，第二輸出信號out2可以是具有從0V到輸入級電源電壓VDDO的範圍的信號，並且位準轉換單元743可以將第二輸出信號out2轉換成具有從0V到內部電源電壓VDD的範圍的信號。內部電源電壓VDD可以是略低於輸入級電源電壓VDDO的電壓。例如，當輸入級電源電壓VDDO為1.8V時，內部電源電壓VDD可以被設置為1.6V。即，當第二輸出信號out2具有1.8V的電壓擺動時，第三輸出信號out3可以是具有1.6V的電壓擺動的信號。
圖6是示出根據本發明的實施例的輸入緩衝電路的示圖。
參照圖6，輸入緩衝電路20可以包括高電壓保護單元741、信號反轉單元742和位準轉換單元743。
當透過焊盤施加高電壓時，高電壓保護單元741產生具有低於所施加的高電壓的電壓的第一輸出信號out1。例如，當輸入級電源電壓VDDO是1.8V，並且施加到焊盤的電壓是3.3V時，第一輸出信號out1可以被設置為比輸入級電源電壓VDDO低第三N型電晶體NM3的閾值電壓的電壓。例如，N型電晶體的閾值電壓可以是大約0.5V。在該情況下，第一輸出信號out1可以被設置為約1.3V的電壓。即，第三N型電晶體NM3的閘極-汲極電壓差可以是1.5V，並且其閘極-源極電壓差可以是第三N型電晶體NM3的閾值電壓，即0.5V。進一步地，第三N型電晶體NM3的汲極-源極電壓差可以被設置為2.0V。因此，當透過焊盤施加3.3V時，第三N型電晶體NM3可能脫離其可靠的操作電壓範圍，並且可能發生故障。
當第一輸出信號out1的電壓被設置為1.3V時，信號反轉單元742的第一N型電晶體NM1可以被導通。另外，當輸入致能信號IE為高時，信號反轉單元742的第二N型電晶體NM2可以被導通。輸入致能信號IE可以在執行輸入操作時被啟動為高狀態，並且可以在不執行輸入操作時被止動為低狀態。因此，第二輸出信號out2可以轉換為低狀態，即，接地電壓。此處，需要關閉第一P型電晶體PM1以防止發生洩漏電流。通常，P型電晶體的閾值電壓可以小於或等於N型電晶體的閾值電壓。當N型電晶體的閾值電壓是0.5V，並且P型電晶體的閾值電壓低於N型電晶體的閾值電壓時，第一P型電晶體PM1的源極-閘極電壓差為0.5V，假設第一輸出信號out1的電壓被設置為1.3V，因此第一P型電晶體PM1可以被導通。因此，第一P型電晶體PM1、第一N型電晶體NM1和第二N型電晶體NM2都可以被導通，因此可能產生大量的洩漏電流。這種大量的洩漏電流可能導致輸入緩衝電路20的操作錯誤。即使當P型電晶體的閾值電壓等於N型電晶體的閾值電壓時，也可以使第一P型電晶體PM1微弱地導通，從而導致特定位準處的洩漏電流。
換言之，在根據圖6的實施例的輸入緩衝電路20中，當從焊盤施加的電壓等於或大於預定位準時，施加到內部電晶體的電壓可能落在其可靠的操作電壓範圍之外，或者可選地，在操作期間可能發生大量的洩漏電流，從而導致故障。
圖7是示出根據本發明的實施例的輸入緩衝電路的示圖。
參照圖7，輸入緩衝電路20'可以包括高電壓保護單元741'、信號反轉單元742、位準轉換單元743、阱電壓產生單元744和控制信號產生單元745。
高電壓保護單元741'可以使用輸入級電源電壓VDDO作為電源電壓。高電壓保護單元741'可以被配置為使得即使當3.3V的高電壓被施加到焊盤時，其內部電晶體也在可靠的操作電壓範圍內操作。進一步地，與以上參照圖6描述的高電壓保護單元741不同，高電壓保護單元741'可以被設計成具有防止第一輸出信號out1在信號反轉單元742中產生洩漏電流的電壓幅度。以下詳細描述高電壓保護單元741'的示例性電路配置和操作。
阱電壓產生單元744可以產生用於基於被施加到焊盤的輸入信號的電壓來可變地控制包括在高電壓保護單元741'中的P型電晶體的阱電壓的阱控制信號VFWC。這種可變的阱電壓控制旨在防止洩漏電流在高電壓保護單元741'中發生。以下詳細描述阱電壓產生單元744的示例性電路配置和操作。
控制信號產生單元745可以產生用於基於施加到焊盤的輸入信號的電壓和輸入致能信號IE來可變地控制高電壓保護單元741'的保護控制信號CIEV。類似地，以下詳細描述控制信號產生單元745的示例性配置和操作。
由於信號反轉單元742和位準轉換單元743的配置可以與以上參照圖5和圖6描述的相同，因此將省略其詳細描述。
圖8是示出圖7的控制信號產生單元的示圖。
參照圖8，輸入致能信號IE可以被控制成使得當輸入被致能（輸入致能）時，其具有邏輯高值，並且當輸入被失能（輸入失能）時，其具有邏輯低值。當輸入被致能時，可以透過焊盤施加輸入信號。
電壓選擇信號VSEL可以被控制成使得當施加到焊盤的輸入信號的電壓擺動是高電壓（HV）擺動時，其具有邏輯低值，並且當輸入信號的電壓擺動是低電壓（LV）擺動時，其具有邏輯高值。例如，電壓選擇信號VSEL可以被控制成使得當施加到焊盤的輸入信號的電壓擺動的幅度為3.3V時，其具有邏輯低值，並且當輸入信號的電壓擺動的幅度為1.8V時，其具有邏輯高值。
控制信號產生單元745可以產生基於輸入致能信號IE和電壓選擇信號VSEL的保護控制信號CIEV。控制信號產生單元745可以執行控制，使得在輸入致能信號IE為低時，即，在輸入被失能時，不管電壓選擇信號VSEL如何，保護控制信號CIEV都具有邏輯低值。控制信號產生單元745可以執行控制，使得在輸入致能信號IE為高時，即，在輸入被致能時，根據電壓選擇信號VSEL，保護控制信號CIEV具有不同的值。控制信號產生單元745可以執行控制，使得當輸入致能信號IE為高並且電壓選擇信號VSEL為低時，即當輸入被致能並且施加到焊盤的輸入信號的電壓擺動是高電壓（HV）擺動時，保護控制信號CIEV具有邏輯低值。進一步地，控制信號產生單元745可以執行控制，使得當輸入致能信號IE為高並且電壓選擇信號VSEL為高時，即當輸入被致能並且施加到焊盤的輸入信號的電壓擺動是低電壓（LV）擺動時，保護控制信號CIEV具有邏輯高值。
圖9是示出圖7的阱電壓產生單元的示圖。進一步地，圖10和圖11是用於描述圖9的阱電壓產生單元的操作的示圖。
參照圖9和圖10，示出了假設施加到焊盤的輸入信號的電壓擺動（PAD Swing）是高電壓（HV）擺動的情況下，阱電壓產生單元744的操作。如以上參照圖8所述，當施加到焊盤的輸入信號的電壓擺動是高電壓（HV）擺動時，電壓選擇信號VSEL可以具有邏輯低值（例如，0V）。首先，當透過焊盤施加邏輯低值（例如，0V）時，第七P型電晶體PM7可以被導通，並且阱控制信號VFWC可以被設置為輸入級電源電壓VDDO。例如，當輸入級電源電壓VDDO是1.8V時，如果透過焊盤施加邏輯低值（例如，0V），則阱控制信號VFWC可以是1.8V。此處，第八P型電晶體PM8可以被關斷，因此不會在焊盤與阱控制信號VFWC的節點之間透過第八P型電晶體PM8發生洩漏電流。
由於電壓選擇信號VSEL具有邏輯低值（例如，0V），所以第九電晶體PM9可以被導通，並且第六節點Node_6的電壓可以被設置為輸入級電源電壓VDDO。因此，第十N型電晶體NM10的兩端的電壓可以是輸入級電源電壓VDDO（例如，1.8V），並且因此，第十N型電晶體NM10可以被關斷。因此，不會在輸入級電源電壓VDDO的節點與阱控制信號VFWC的節點之間透過第十N型電晶體NM10和第九P型電晶體PM9發生洩漏電流。
當透過焊盤施加高電壓HV（例如，3.3V）時，第七P型電晶體PM7被關斷，而第八P型電晶體PM8被導通，因此阱控制信號VFWC可以被設置為高電壓HV（例如，3.3V）。此處，由於電壓選擇信號VSEL具有邏輯低值（例如，0V），所以第九P型電晶體PM9可以被導通，並且第六節點Node_6的電壓可以被設置為輸入級電源電壓VDDO。因此，第十N型電晶體NM10可以被關斷，並且因此不會透過第十N型電晶體NM10和第九P型電晶體PM9發生洩漏電流。
因此，當其電壓擺動（PAD Swing）是高電壓（HV）擺動的輸入信號被施加到焊盤時，可以根據輸入信號的電壓可變地設置阱控制信號VFWC。即，當邏輯低值（例如，0V）被施加到焊盤時，阱控制信號VFWC可以被設置為輸入級電源電壓VDDO。當邏輯高值（例如，高電壓HV）被施加到焊盤時，阱控制信號VFWC可以被設置為高電壓（HV）。
參照圖9和圖11，示出了假設施加到焊盤的輸入信號的電壓擺動是低電壓（LV）擺動的情況下阱電壓產生單元744的操作。首先，如以上參照圖8所述，當施加到焊盤的輸入信號的電壓擺動是低電壓（LV）擺動時，電壓選擇信號VSEL可以被設置為邏輯高值，即，輸入級電源電壓VDDO。首先，當透過焊盤施加邏輯低值（例如，0V）時，第七P型電晶體PM7可以被導通，並且阱控制信號VFWC可以被設置為輸入級電源電壓VDDO。例如，當輸入級電源電壓VDDO是1.8V時，如果透過焊盤施加邏輯低值（例如，0V），則阱控制信號VFWC可以是1.8V。此處，第八P型電晶體PM8可以被關斷，因此不會在焊盤與阱控制信號VFWC的節點之間透過第八P型電晶體PM8發生洩漏電流。進一步地，第九P型電晶體PM9回應於電壓選擇信號VSEL被關斷，並且不會在輸入級電源電壓VDDO的節點與阱控制信號VFWC的節點之間透過第十N型電晶體NM10和第九P型電晶體PM9發生洩漏電流。
當透過焊盤施加低電壓LV（例如，1.8V）時，第七P型電晶體PM7和第八P型電晶體PM8都可以被關斷。進一步地，回應於電壓選擇信號VSEL，第九P型電晶體PM9可以被關斷。因此，阱控制信號VFWC的節點可能浮動設置。即，如圖11所示，當透過焊盤施加低電壓（LV）時，阱控制信號VFWC的節點可以浮動設置並且可以被保持在當透過焊盤施加0V時設置的阱控制信號VFWC的電壓處（例如，在1.8V處），或者可以經由由於輸入電壓從0V到1.8V的轉變引起的電壓耦合而被設置為略高於1.8V的電壓。
因此，當施加到焊盤的輸入信號的電壓擺動（PAD Swing）是低電壓（LV）擺動時，阱控制信號VFWC可以被設置為輸入級電源電壓VDDO或更高電壓。即，當邏輯低值（例如，0V）被施加到焊盤時，阱控制信號VFWC可以被設置為輸入級電源電壓VDDO，而當邏輯高值（例如，低電壓LV）被施加到焊盤時，阱控制信號VFWC的節點可以浮動設置並且可以被保持在當透過焊盤施加0V時設置的阱控制信號VFWC的電壓處（例如，在輸入級電源電壓VDDO處），或者可以被設置為略高於輸入級電源電壓VDDO的電壓。
圖12和圖13是示出圖7的高電壓保護單元的示圖。
參照圖12，高電壓保護單元741'可以包括高電壓通過單元7411、低電壓通過單元7412和接地電壓通過單元7413。高電壓通過單元7411、低電壓通過單元7412和接地電壓通過單元7413可以共同耦接到焊盤並且與焊盤並聯，並且還可以共同耦接到第一輸出信號out1的節點。
當透過焊盤施加高電壓（HV）時，即，當透過焊盤施加高於輸入級電源電壓VDDO的電壓時，高電壓通過單元7411可以產生具有低於高電壓的電壓的第一輸出信號out1。此處，低電壓通過單元7412和接地電壓通過單元7413可以被控制成使得分別不發生焊盤和輸入級電源電壓VDDO的節點之間的洩漏電流以及焊盤和第一輸出信號out1的節點之間的洩漏電流。進一步地，低電壓通過單元7412和接地電壓通過單元7413的電晶體可以被控制成使得它們在可靠的操作電壓範圍內操作。
當透過焊盤施加低電壓（LV）時，即，當透過焊盤施加與輸入級電源電壓VDDO相似的電壓時，低電壓通過單元7412可以將該電壓或輸入級電源電壓VDDO傳遞到第一輸出信號out1的節點。此處，高電壓通過單元7411和接地電壓通過單元7413可以被控制成使得分別不發生焊盤和輸入級電源電壓VDDO的節點之間的洩漏電流以及焊盤和第一輸出信號out1的節點之間的洩漏電流。進一步地，高電壓通過單元7411和接地電壓通過單元7413的電晶體可以被控制成使得它們在可靠的操作電壓範圍內操作。
當接地電壓GND或略高於接地電壓的電壓透過焊盤施加時，接地電壓通過單元7413可以將接地電壓或略高的電壓傳遞到第一輸出信號out1的節點。
參照圖13，當透過焊盤施加的輸入信號的電壓落入包括接地電壓的第一電壓範圍內時，高電壓保護單元741'可以透過接地電壓通過單元7413將輸入信號或接地電壓傳遞到第一輸出信號out1的節點。當透過焊盤施加的輸入信號的電壓落入包括低電壓（例如，輸入級電源電壓VDDO）的第二電壓範圍內時，高電壓保護單元741'可以經由低電壓通過單元7412將輸入信號或輸入級電源電壓VDDO傳遞到第一輸出信號out1的節點。進一步地，當透過焊盤施加的輸入信號的電壓落入包括高電壓的第三電壓範圍內時，高電壓保護單元741'可以透過高電壓通過單元7411產生具有低於輸入信號的電壓之電壓的第一輸出信號out1，並且可以將第一輸出信號out1傳遞到第一輸出信號out1的節點或者可以將輸入級電源電壓VDDO傳遞到第一輸出信號out1的節點。
圖14是用於描述圖12的高電壓保護單元的示例性配置的示圖。圖15和圖16是用於描述根據本發明的實施例的圖14的高電壓保護單元的操作的示圖。
參照圖14和圖15，示出了假設透過焊盤施加高電壓（HV）輸入信號的情況下的高電壓保護單元741'的操作。如以上參照圖12和圖13描述的，當透過焊盤施加高電壓（HV）輸入信號時，高電壓通過單元7411可以將低於高電壓的電壓或輸入級電源電壓VDDO傳遞到第一輸出信號out1的節點。如以上參照圖8所述，當透過焊盤施加的輸入信號的電壓擺動是高電壓（HV）擺動時，電壓選擇信號VSEL可以具有邏輯低值（例如，0V）。進一步地，保護控制信號CIEV可以具有邏輯低值（例如，0V）。
下面描述當透過焊盤施加高電壓HV（例如，3.3V）時高電壓通過單元7411的操作。首先，第九N型電晶體NM9可以回應於施加到焊盤的輸入信號而導通，因此，第一輸出信號out1的電壓可以是保護電壓，即，輸入級電源電壓VDDO。輸入級電源電壓VDDO可以為例如1.8V。
當透過焊盤施加高電壓HV（例如，3.3V）時，接地電壓通過單元7413的第四N型電晶體NM4的汲極和源極的電壓分別為1.8V或3.3V，並且因此第四N型電晶體NM4可以被關斷。因此，焊盤和第一輸出信號out1的節點之間的洩漏電流不會發生。進一步地，第四N型電晶體NM4可以被操作成使得其汲極-源極電壓差、閘極-源極電壓差以及閘極-汲極電壓差落入電晶體的可靠的操作電壓範圍內。
下面描述當透過焊盤施加高電壓HV（例如，3.3V）時低電壓通過單元7412的操作。第二P型電晶體PM2可以被導通，因此，第一節點Node_1可以被設置為高電壓HV（例如，3.3V）。第三P型電晶體PM3可以回應於第一節點Node_1的電壓而關斷，從而防止在焊盤與第一輸出信號out1的節點之間透過第三P型電晶體PM3發生洩漏電流。在該情況下，保護控制信號CIEV可以是0V，並且第五P型電晶體PM5可以被導通。因此，第二節點Node_2的電壓可以被設置為1.8V。因此，第五N型電晶體NM5的汲極的電壓和源極的電壓可以分別是3.3V或1.8V，並且然後第五N型電晶體NM5可以被關斷。因為第六P型電晶體PM6被導通，因此第三節點Node_3可以被設置為1.8V。換言之，包括第二P型電晶體PM2、第三P型電晶體PM3和第五N型電晶體NM5的低電壓通過單元7412的電晶體可以在可靠的操作電壓範圍內操作。進一步地，如以上參照圖9至圖11所描述的，阱控制信號VFWC可以被設置為3.3V。因此，不會在焊盤和第三P型電晶體PM3的阱之間發生洩漏電流。
如以上參照圖12和圖13所述，當透過焊盤在接地電壓處施加輸入信號時，輸入信號可以透過接地電壓通過單元7413被傳遞作為第一輸出信號out1。以下詳細描述該操作。
參照圖14和圖15，當透過焊盤施加的輸入信號的電壓擺動是高電壓（HV）擺動時，下面描述假設透過焊盤施加0V的情況下接地電壓通過單元7413的操作。
接地電壓通過單元7413的第四N型電晶體NM4可以被導通，並且第一輸出信號out1可以被設置為0V。例如，當透過焊盤施加落在圖13的第一電壓範圍內的0.1V時，第一輸出信號out1可以被設置為類似於輸入信號的0.1V。
在這種情況下，高電壓通過單元7411的第九N型電晶體NM9可以被關斷，因此不會在輸入級電源電壓VDDO的節點與第一輸出信號out1的節點之間透過第九N型電晶體NM9發生洩漏電流。
下面描述在這種情況下低電壓通過單元7412的操作。由於保護控制信號CIEV為0V，第五P型電晶體PM5與第六P型電晶體PM6被導通，因此第二節點Node_2與第三節點Node_3可以被設置為輸入級電源電壓VDDO（例如，1.8V）。回應於第三節點Node_3的電壓，第四P型電晶體PM4可以被關斷。如以上參照圖9至圖11所描述的，阱控制信號VFWC可以被設置為1.8 V。此處，由於焊盤的電壓是0V，因此不會在焊盤和第三P型電晶體PM3的阱之間發生洩漏電流。
參照圖14和圖16，示出了假設透過焊盤施加具有低電壓（LV）擺動的輸入信號的情況下的高電壓保護單元741'的操作。如以上參照圖12和圖13所述，當透過焊盤施加低電壓（LV）輸入信號時，輸入信號可以透過低電壓通過單元7412被傳遞作為第一輸出信號out1。如以上參照圖8所述，當透過焊盤施加的輸入信號的電壓擺動是低電壓（LV）擺動時，電壓選擇信號VSEL可以是邏輯高值（例如，1.8V）。進一步地，保護控制信號CIEV可以是邏輯高值（例如，1.8V）。
首先，下面描述假設透過焊盤施加低電壓LV（例如，1.8V）的情況下的低電壓通過單元7412的操作。如上面參照圖8至圖12所描述的，當透過焊盤施加低電壓LV（例如，1.8V）時，電壓選擇信號VSEL和保護控制信號CIEV的電壓均為1.8V。因此，第七N型電晶體NM7、第八N型電晶體NM8以及第六N型電晶體NM6被導通，第六P型電晶體PM6被關斷，因此第三節點Node_3的電壓和第二節點Node_2的電壓可以被設置為0V。進一步地，由於第二P型電晶體PM2被關斷，因此第一節點Node_1也可以被設置為0V。因此，當透過焊盤施加1.8V時，第一輸出信號out1的電壓可以透過第三P型電晶體PM3和第四P型電晶體PM4被設置為1.8V。在這種情況下，如上面參照圖9至圖11所描述的，阱控制信號VFWC可以被設置為1.8V或者略高於1.8V的電壓。此處，由於焊盤的電壓是1.8V，因此不會在焊盤和第三P型電晶體PM3的阱之間發生洩漏電流。
當透過焊盤施加低電壓LV（例如1.8V）時，接地電壓通過單元7413的第四N型電晶體NM4的汲極和源極的電壓均是1.8V，並且因此不會在焊盤和第一輸出信號out1的節點之間發生洩漏電流。進一步地，第四N型電晶體NM4可以在可靠的操作電壓範圍內操作。
當透過焊盤施加低電壓LV（例如1.8V）時，高電壓通過單元7411的第九N型電晶體NM9的汲極和源極的電壓均是1.8V，因此不會在輸入級電源電壓VDDO的節點和第一輸出信號out1的節點之間發生洩漏電流。進一步地，第九N型電晶體NM9可以在可靠的操作電壓範圍內操作。
下面將描述假設輸入信號的電壓擺動是低電壓（LV）擺動並且透過焊盤施加0V的情況下接地電壓通過單元7413的操作。第四N型電晶體NM4可以被導通，並且第一輸出信號out1可以被設置為0V。
此處，高電壓通過單元7411的第九N型電晶體NM9可以被關斷，因此不會在輸入級電源電壓VDDO的節點與第一輸出信號out1的節點之間透過第九N型電晶體NM9發生洩漏電流。
下面描述在這種情況下低電壓通過單元7412的操作。由於電壓選擇信號VSEL和保護控制信號CIEV的電壓均是1.8V，因此第七N型電晶體NM7、第八N型電晶體NM8以及第六N型電晶體NM6可以被導通，第六P型電晶體PM6可以被關斷，並且因此第三節點Node_3的電壓和第二節點Node_2的電壓可以被設置為0V。進一步地，由於第二P型電晶體PM2處於關斷狀態，因此第一節點Node_1的電壓也可以被設置為0V。在這種情況下，如上面參照圖9和圖11所描述的，阱控制信號VFWC可以被設置為1.8V。由於焊盤的電壓是0V，因此不會在焊盤和第三P型電晶體PM3的阱之間發生洩漏電流。
當透過焊盤施加的輸入信號的電壓擺動是高電壓（HV）擺動時，高電壓保護單元741'可以轉換輸入信號以產生具有輸入級電源電壓VDDO的擺動的第一輸出信號out1。因此，與以上參照圖6描述的高電壓保護單元741不同，上面參照圖12至圖16描述的高電壓保護單元741'不在信號反轉單元742中產生洩漏電流。換言之，當第一輸出信號out1處於邏輯高時，第一輸出信號out1被設置為輸入級電源電壓VDDO。因此，信號反轉單元742的第一P型電晶體PM1被完全關斷，這可以有助於防止洩漏電流。
當透過焊盤施加的輸入信號的電壓擺動是低電壓（LV）擺動時，高電壓保護單元741'可以產生具有電壓擺動的第一輸出信號out1，其幅度與低電壓（LV）的幅度相同。因此，如上所述，第一輸出信號out1可以完全關斷信號反轉單元742的第一P型電晶體PM1，從而防止洩漏電流。
圖17是示出包括圖1所示的記憶體裝置的記憶體系統的實施例的示圖。
參照圖17，記憶體系統30000可以被實現為手機、智慧型手機、平板PC、個人數位助理（PDA）或無線通訊裝置。記憶體系統30000可以包括記憶體裝置1100和能夠控制記憶體裝置1100的操作的記憶體控制器1200。記憶體控制器1200可以在處理器3100的控制下控制記憶體裝置1100的數據存取操作，例如，編程操作、擦除操作或讀取操作。
在記憶體裝置1100中編程的數據可以在記憶體控制器1200的控制下透過顯示器3200輸出。
無線電收發器3300可以透過天線ANT發送和接收無線電信號。例如，無線電收發器3300可以將透過天線ANT接收的無線電信號改變為可以在處理器3100中處理的信號。因此，處理器3100可以處理從無線電收發器3300輸出的信號並且將處理的信號傳輸到記憶體控制器1200或顯示器3200。記憶體控制器1200可以將由處理器3100處理的信號編程到記憶體裝置1100。此外，無線電收發器3300可以將從處理器3100輸出的信號改變為無線電信號，並且透過天線ANT將改變的無線電信號輸出到外部裝置。輸入裝置3400可以用於輸入用於控制處理器3100的操作的控制信號或者待由處理器3100處理的數據。輸入裝置3400可以被實施為諸如觸控板或電腦滑鼠、小鍵盤或鍵盤的點擊裝置。處理器3100可以控制顯示器3200的操作，使得從記憶體控制器1200輸出的數據、從無線電收發器3300輸出的數據或從輸入裝置3400輸出的數據透過顯示器3200被輸出。
在實施例中，能夠控制記憶體裝置1100的操作的記憶體控制器1200可以被實施為處理器3100的一部分或與處理器3100單獨提供的晶片。
圖18是示出包括圖1所示的記憶體裝置的記憶體系統的實施例的示圖。
參照圖18，記憶體系統40000可以被實施為個人電腦、平板PC、電子書、電子閱讀器、個人數位助理（PDA）、便攜式多媒體播放器（PMP）、MP3播放器或MP4播放器。
記憶體系統40000可以包括記憶體裝置1100和能夠控制記憶體裝置1100的數據處理操作的記憶體控制器1200。
處理器4100可以根據從輸入裝置4200輸入的數據透過顯示器4300輸出儲存在記憶體裝置1100中的數據。例如，輸入裝置4200可以被實施為諸如觸控板或電腦滑鼠、小鍵盤或鍵盤的點擊裝置。
處理器4100可以控制記憶體系統40000的整體操作並且控制記憶體控制器1200的操作。在實施例中，能夠控制記憶體裝置1100的操作的記憶體控制器1200可以被實施為處理器4100的一部分或與處理器4100分開提供的晶片。
圖19是示出包括圖1所示的記憶體裝置的記憶體系統的實施例的示圖。
參照圖19，記憶體系統50000可以被實施為例如數位相機的圖像處理裝置、設置有數位相機的便攜式電話、設置有數位相機的智慧型手機或設置有數位相機的平板PC。
記憶體系統50000可以包括記憶體裝置1100和能夠控制記憶體裝置1100的例如編程操作、擦除操作或讀取操作的數據處理操作的記憶體控制器1200。
記憶體系統50000的圖像感測器5200可以將光學圖像轉換為數位信號。轉換的數位信號可以被傳輸到處理器5100或記憶體控制器1200。在處理器5100的控制下，轉換的數位信號可透過顯示器5300輸出，或透過記憶體控制器1200儲存在記憶體裝置1100中。儲存在記憶體裝置1100中的數據可以在處理器5100或記憶體控制器1200的控制下透過顯示器5300輸出。
在實施例中，能夠控制記憶體裝置1100的操作的記憶體控制器1200可以被實施為處理器5100的一部分或與處理器5100分開提供的晶片。
圖20是示出包括圖1所示的記憶體裝置的記憶體系統的實施例的示圖。
參照圖20，記憶體系統70000可以被實現為記憶卡或智慧卡。記憶體系統70000可以包括記憶體裝置1100，記憶體控制器1200和卡介面7100。
記憶體控制器1200可以控制記憶體裝置1100和卡介面7100之間的數據交換。在實施例中，卡介面7100可以是安全數位（SD）卡介面或多媒體卡（MMC）介面，但是不限於此。
卡介面7100可以根據主機2000的協定來相互連接主機2000和記憶體控制器1200之間的數據交換。在實施例中，卡介面7100可以支持通用序列匯流排（USB）協定和晶片互連（IC）-USB協定。此處，卡介面可以指能夠支持由主機60000使用的協定的硬體、安裝在硬體中的軟體或者信號傳輸方法。
本發明可以提供記憶體系統的輸入緩衝電路和輸入緩衝電路的操作方法，即使對於具有比輸入級電源電壓高的電壓的輸入信號，該輸入緩衝電路也可以穩定地操作，從而提高記憶體系統的信號輸入操作的可靠性。
本文已經公開實施例的示例，並且雖然採用特定術語，但是它們僅被用於和解釋為通用和描述性的含義，而不是為了限制的目的。在一些情況下，如從提交本申請案起對於本領域普通技術人員顯而易見的是，結合特定實施例描述的特徵、特性和/或元件可以單獨使用或與結合其他它實施例描述的特徵、特性和/或元件結合使用，除非另有具體說明。因此，本領域技術人員將理解，在不脫離如所附申請專利範圍中闡述的本發明的精神和範圍的情況下，可以進行形式和細節上的各種改變。
10‧‧‧電晶體
100‧‧‧記憶體單元陣列
1000‧‧‧記憶體系統
110‧‧‧記憶體塊
1100‧‧‧記憶體裝置
1200‧‧‧記憶體控制器
20‧‧‧輸入緩衝電路
20'‧‧‧輸入緩衝電路
200‧‧‧週邊電路
2000‧‧‧主機
210‧‧‧電壓產生電路
220‧‧‧行解碼器
230‧‧‧頁面緩衝器組
231‧‧‧頁面緩衝器
240‧‧‧列解碼器
250‧‧‧輸入/輸出電路
260‧‧‧感測電路
300‧‧‧控制邏輯
3100‧‧‧處理器
3200‧‧‧顯示器
3300‧‧‧無線電收發器
30000‧‧‧記憶體系統
3400‧‧‧輸入裝置
4100‧‧‧處理器
4200‧‧‧輸入裝置
4300‧‧‧顯示器
40000‧‧‧記憶體系統
5100‧‧‧處理器
5200‧‧‧圖像感測器
5300‧‧‧顯示器
50000‧‧‧記憶體系統
60000‧‧‧主機
710‧‧‧處理器
7100‧‧‧卡介面
70000‧‧‧記憶體系統
720‧‧‧記憶體緩衝器
730‧‧‧錯誤校正碼單元
740‧‧‧主機介面
741‧‧‧高電壓保護單元
741'‧‧‧高電壓保護單元
7411‧‧‧高電壓通過單元
7412‧‧‧低電壓通過單元
7413‧‧‧接地電壓通過單元
742‧‧‧信號反轉單元
743‧‧‧位準轉換單元
744‧‧‧阱電壓產生單元
745‧‧‧控制信號產生單元
750‧‧‧緩衝器控制電路
760‧‧‧記憶體介面
770‧‧‧匯流排
a1~a3‧‧‧變量
ADD‧‧‧位址
ANT‧‧‧天線
BL1~BLn‧‧‧位元線
CADD‧‧‧列位址
CIEV‧‧‧保護控制信號
CMD‧‧‧命令
CL‧‧‧列線
D‧‧‧汲極
DATA‧‧‧數據
DL‧‧‧數據線
FAIL‧‧‧失敗信號
G‧‧‧閘極
HV‧‧‧高電壓
IE‧‧‧輸入致能信號
LL‧‧‧局部線
LV‧‧‧低電壓
MB1~MBk‧‧‧記憶體塊
NM1~NM10‧‧‧第一N型電晶體~第十N型電晶體
Node_1~Node_6‧‧‧第一節點~第六節點
OP_CMD‧‧‧操作信號
out1‧‧‧第一輸出信號
out2‧‧‧第二輸出信號
out3‧‧‧第三輸出信號
PAD‧‧‧焊盤
PASS‧‧‧通過信號
PB1~PBn‧‧‧頁面緩衝器
PBSIGNALS‧‧‧頁面緩衝器控制信號
PM1~PM10‧‧‧第一P型電晶體~第十P型電晶體
RADD‧‧‧行位址
S‧‧‧源極
VFWC‧‧‧阱控制信號
VDD‧‧‧內部電源電壓
VDDO‧‧‧輸入級電源電壓
Vds‧‧‧汲極-源極電壓差
Vgd‧‧‧閘極-汲極電壓差
Vgs‧‧‧閘極-源極電壓差
VSEL‧‧‧電壓選擇信號
VPB‧‧‧感測電壓
Vop‧‧‧操作電壓
VRY_BIT ＜＃＞‧‧‧致能位元
圖1是示出根據本發明的實施例的記憶體裝置的示圖。 圖2是示出根據本發明的實施例的記憶體系統的示圖。 圖3是示出圖2的記憶體控制器的示圖。 圖4是用於描述電晶體的可靠操作電壓範圍的示圖。 圖5是示出輸入緩衝電路的方塊圖。 圖6是示出根據本發明的實施例的輸入緩衝電路的示圖。 圖7是示出根據本發明的實施例的輸入緩衝電路的示圖。 圖8是示出圖7的控制信號產生單元的示圖。 圖9是示出圖7的阱電壓產生單元的示圖。 圖10和圖11是用於描述圖7的阱電壓產生單元的操作的示圖。 圖12和圖13是示出圖7的高電壓保護單元的示圖。 圖14是詳細示出圖12的高電壓保護單元的示圖。 圖15和圖16是用於描述根據本發明的實施例的圖14的高電壓保護單元的操作的示圖。 圖17是示出具有圖1的記憶體裝置的記憶體系統的實施例的示圖。 圖18是示出具有圖1的記憶體裝置的記憶體系統的實施例的示圖。 圖19是示出具有圖1的記憶體裝置的記憶體系統的實施例的示圖。 圖20是示出具有圖1的記憶體裝置的記憶體系統的實施例的示圖。
無

Claims (20)

  1. 一種輸入緩衝電路，其包括： 高電壓保護單元，其耦接到焊盤並且包括共同耦接到輸出信號節點的低電壓通過單元和高電壓通過單元， 其中所述低電壓通過單元被配置成當落入第一電壓範圍內的第一電壓透過所述焊盤被施加時，將所述第一電壓傳遞到所述輸出信號節點，以及 其中所述高電壓通過單元被配置成當落入比所述第一電壓範圍高的第二電壓範圍內的第二電壓透過所述焊盤被施加時，將比所述第二電壓低的第三電壓傳遞到所述輸出信號節點。
  2. 如請求項1所述的輸入緩衝電路，其中： 所述高電壓保護單元使用輸入級電源電壓作為電源電壓， 所述輸入級電源電壓落入所述第一電壓範圍內，以及 所述第三電壓與所述輸入級電源電壓相同。
  3. 如請求項2所述的輸入緩衝電路，其中： 所述高電壓保護單元進一步包括接地電壓通過單元，以及 所述接地電壓通過單元被配置成當落入比所述第一電壓範圍低的第三電壓範圍內的第四電壓透過所述焊盤被施加時，將所述第四電壓傳遞到所述輸出信號節點。
  4. 如請求項3所述的輸入緩衝電路，其中所述第三電壓範圍包括接地電壓。
  5. 如請求項2所述的輸入緩衝電路，其中： 所述高電壓保護單元進一步包括多個電晶體，以及 當所述第二電壓透過所述焊盤被施加時，所述多個電晶體中的每一個的汲極-源極電壓差、閘極-汲極電壓差以及閘極-源極電壓差不超過輸入級電源電壓的1.1倍。
  6. 如請求項2所述的輸入緩衝電路，其進一步包括阱電壓產生單元， 其中所述阱電壓產生單元被配置成基於透過所述焊盤被施加的電壓可變地控制包括在所述高電壓保護單元中的至少一個第一類型電晶體的阱電壓。
  7. 如請求項6所述的輸入緩衝電路，其中包括在所述阱電壓產生單元中的至少一個第一類型電晶體的所述阱電壓基於透過所述焊盤施加的所述電壓而變化。
  8. 如請求項2所述的輸入緩衝電路，其中： 所述高電壓保護單元回應於電壓選擇信號被控制，以及 所述電壓選擇信號根據經所述焊盤施加的信號的電壓擺動的幅度而變化。
  9. 如請求項2所述的輸入緩衝電路，其進一步包括耦接到所述輸出信號節點的信號反轉單元， 其中所述信號反轉單元包括被配置成回應於所述第三電壓而關斷的第一類型電晶體。
  10. 一種記憶體系統，其包括： 輸入緩衝電路，被配置成透過焊盤從主機接收輸入信號， 其中所述輸入緩衝電路包括使用輸入級電源電壓作為電源電壓的高電壓保護單元和阱電壓產生單元， 其中當所述輸入信號的電壓是比所述電源電壓高的第一電壓時，所述高電壓保護單元輸出所述輸入級電源電壓，以及 所述阱電壓產生單元基於所述輸入信號的電壓可變地控制包括在所述高電壓保護單元中的至少一個第一類型電晶體的阱電壓。
  11. 如請求項10所述的記憶體系統，其中當所述輸入信號的電壓是比所述第一電壓低的第二電壓時，所述高電壓保護單元經由第一電晶體輸出所述輸入信號。
  12. 如請求項11所述的記憶體系統，其中： 所述高電壓保護單元和所述阱電壓產生單元中的每一個包括多個電晶體，以及 當所述輸入信號的電壓是所述第一電壓時，所述多個電晶體中的每一個的汲極-源極電壓差、閘極-汲極電壓差以及閘極-源極電壓差不超過輸入級電源電壓的1.1倍。
  13. 如請求項11所述的記憶體系統，其中當所述輸入信號的電壓是所述第二電壓時，包括在所述高電壓保護單元中的至少一個P型電晶體的阱浮動設置。
  14. 如請求項11所述的記憶體系統，其中所述高電壓保護單元被配置成當所述輸入信號的電壓是比所述第二電壓低的第三電壓時，經由第二電晶體輸出所述輸入信號。
  15. 如請求項13所述的記憶體系統，其中當所述輸入信號的電壓是所述第一電壓時，所述第一電晶體的阱電壓是所述第一電壓。
  16. 一種半導體裝置，其包括： 輸入緩衝電路，其被配置為透過焊盤從外部裝置接收輸入信號並且包括共同耦接到輸出信號節點的高電壓通過單元、低電壓通過單元和接地電壓通過單元， 其中所述高電壓通過單元被配置成當所述輸入信號的電壓落入第一電壓範圍內時，將比所述第一電壓低的保護電壓輸出到所述輸出信號節點， 其中所述低電壓通過單元被配置成當所述輸入信號的電壓落入比所述第一電壓範圍低的第二電壓範圍內時，將所述輸入信號傳遞到所述輸出信號節點，以及 其中所述接地電壓通過單元被配置成當所述輸入信號的電壓落入比所述第二電壓範圍低的第三電壓範圍內時，將所述輸入信號傳遞到所述輸出信號節點。
  17. 如請求項16所述的半導體裝置，其中： 所述輸入緩衝電路使用輸入級電源電壓作為電源電壓，以及 所述保護電壓與所述輸入級電源電壓相同。
  18. 如請求項17所述的半導體裝置，其中當所述輸入信號的電壓落入所述第一電壓範圍時，包括在所述輸入緩衝電路中的電晶體中的每一個的汲極-源極電壓差、閘極-汲極電壓差以及閘極-源極電壓差不超過所述輸入級電源電壓的1.1倍。
  19. 如請求項16所述的半導體裝置，其中： 所述輸入緩衝電路進一步包括阱電壓產生單元，以及 所述阱電壓產生單元被配置成基於所述輸入信號的電壓可變地控制包括在所述低電壓通過單元中的至少一個第一類型電晶體的阱電壓。
  20. 如請求項19所述的半導體裝置，其中： 所述低電壓通過單元回應於電壓選擇信號被控制，以及 所述電壓選擇信號根據所述輸入信號的電壓擺動的幅度而變化。
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