CN112581991B - 一种芯片输入缓冲电路及存储器 - Google Patents

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Abstract

本申请公开了一种芯片输入缓冲电路及存储器。本申请芯片输入缓冲电路，通过利用芯片本身的焊盘，在原有芯片输入缓冲电路中增设一路高压通路、并对原有数据通路进行逻辑控制；可以在测试模式时，利用芯片本身的焊盘将外部高压信号输出至芯片的内部高压路径，以满足芯片测试的高压需求，并向芯片的内部数据路径提供第一电平的内部数据信号；在正常工作模式时，将内部高压信号输出至内部高压路径，并向内部数据路径提供正常电平的内部数据信号。

Description

一种芯片输入缓冲电路及存储器
技术领域
本申请涉及半导体技术领域，尤其涉及一种可以实现芯片测试的芯片输入缓冲电路及存储器。
背景技术
半导体芯片是电子工业中的核心元器件，由于芯片在生产过程中存在工艺偏差，需要在晶圆级逐颗芯片测试，将不符合要求的芯片剔除。一般通过改变芯片的工作电压的方式进行芯片测试(Chip Probe，简称CP)。CP测试由于需要尽可能快地完成芯片功能测试以降低成本，这意味着要同时进行测试的晶粒(die)比正常情况更多，测试操作也要求更快。因此，CP测试时需要提供较高的高压电源(HV)至芯片。
目前，产生用于CP测试的HV有两种方式:采用芯片内部电荷泵，或为HV传输增设一个额外的焊盘。
在闪存(Flash)芯片中，设置有高压电荷泵，以在编程、擦除和阈值电压Vt读操作期间提供高于8V的工作电压。Flash芯片内部部分组件的逻辑连接示意图如图1所示。芯片高压电荷泵可以满足芯片正常工作的要求；但是对于CP测试，由于其需要更大的功率能力和更高的充电速度，因此需要增大电荷泵所占的芯片面积，以满足CP测试的HV需求。芯片高压电荷泵的电压与时间曲线示意图如图2所示。因此采用芯片内部电荷泵产生用于CP测试的HV的方式，需要增大电荷泵所占的芯片面积，不利于芯片封装。
通过为HV传输增设一个额外的专用焊盘，CP测试设备可以通过该专用焊盘将HV直接加载到芯片上，从而满足CP测试的HV需求。但是，CP测试设备探针卡的总引脚数是固定的，增加针对该专用焊盘的引脚，则可用于进行晶粒测试的引脚数量就减少，使得可以同时进行测试的晶粒数量减少。
发明内容
本申请的目的在于，针对现有技术存在的问题，提供一种芯片输入缓冲电路及存储器，可以在测试模式时，利用芯片本身的焊盘将外部高压信号输出至内部高压路径，以满足芯片测试的高压需求。
为实现上述目的，本申请一实施例提供了一种芯片输入缓冲电路，所述芯片包括至少一焊盘；所述电路包括：一第一输出控制单元，耦接至所述焊盘，所述第一输出控制单元响应使能控制信号的第一态，而接收经由所述焊盘输入的外部高压信号并输出至所述芯片的内部高压路径；一第二输出控制单元，耦接至所述焊盘，所述第二输出控制单元响应所述使能控制信号的第一态，而接收经由所述焊盘输入的所述外部高压信号并输出第一电平的内部数据信号至所述芯片的内部数据路径。
为实现上述目的，本申请另一实施例还提供了一种存储器，包括多个输入缓冲器；其中一所述输入缓冲器采用本申请所述的芯片输入缓冲电路。
本申请的优点在于：本申请输出至芯片的内部高压路径以满足芯片测试的高压需求的是外部高压信号，因此无需增大芯片内部电荷泵所占的芯片面积；本申请利用芯片本身的焊盘通过增设的高压通路，将外部高压信号输出至芯片的内部高压路径以满足芯片测试的高压需求，因此无需为外部高压信号传输增设一个额外的专用焊盘，则也无需增加针对专用焊盘的引脚；在芯片测试设备探针卡的总引脚数固定的情况下，不会减少可同时进行测试的晶粒数量。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为现有Flash芯片内部部分组件的逻辑连接示意图；
图2为芯片高压电荷泵的电压与时间曲线示意图。
图3为根据本申请第一实施例提供的芯片输入缓冲电路的架构示意图；
图4为根据本申请第二实施例提供的芯片输入缓冲电路的电路连接示意图；
图5为根据本申请第三实施例提供的存储器的主视图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。实施例中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。
输入缓冲器是集成电路中不可缺少的基本模块，它可以被配置为针对一个阈值电压进行电压检测，以便确认输入信号的电压是否高于或低于所述阈值电压。基于CMOS的逻辑器件组成的输入缓冲器，一般被配置为从外设接收高或低电压信号，然后提供对应于所述高或低信号的逻辑状态。当输入信号的电压高于阈值电压时，输出逻辑电平由低变为高；当输入信号的电压低于阈值电压时，输出逻辑电平由高变为低。
本申请通过利用芯片本身的焊盘，在原有芯片输入缓冲电路中增设一路高压通路、并对原有数据通路进行逻辑控制；可以在测试模式时，利用芯片本身的焊盘将外部高压信号输出至芯片的内部高压路径，以满足芯片测试的高压需求，并向芯片的内部数据路径提供第一电平的内部数据信号；在正常工作模式时，将内部高压信号输出至内部高压路径，并向内部数据路径提供正常电平的内部数据信号。本申请无需增大芯片内部电荷泵所占的芯片面积，也无需为外部高压信号传输增设一个额外的专用焊盘，不会减少可同时进行测试的晶粒数量。
请参阅图3，其为根据本申请第一实施例提供的芯片输入缓冲电路的架构示意图。如图3所示，本实施例所述的芯片30包括至少一焊盘31以及芯片输入缓冲电路32。所述芯片输入缓冲电路32包括：分别耦接至所述焊盘31的一第一输出控制单元321以及一第二输出控制单元322。
所述第一输出控制单元321响应使能控制信号En_EHV的第一态(例如，本实施例为使能态)，而接收经由所述焊盘31输入的外部高压信号EHV并输出至所述芯片30的内部高压路径33。所述第二输出控制单元322响应所述使能控制信号En_EHV的第一态，而接收经由所述焊盘31输入的所述外部高压信号EHV并输出第一电平的内部数据信号DT至所述芯片30的内部数据路径34。
所述第一输出控制单元321进一步响应所述使能控制信号En_EHV的第二态例如，本实施例为禁能态)，而接收所述芯片30的高压电荷泵39提供的内部高压信号HV并输出至所述内部高压路径33。所述第二输出控制单元322进一步响应所述使能控制信号En_EHV的第二态，而接收经由所述焊盘31输入的外部数据信号EDT、并输出第一电平或第二电平的所述内部数据信号DT至所述内部数据路径34。
即，在所述使能控制信号En_EHV为第一态时，所述外部高压信号EHV施加在所述焊盘31上；所述第一输出控制单元321将所述外部高压信号EHV输出至所述芯片30的内部高压路径33，所述第二输出控制单元322根据所述外部高压信号EHV输出第一电平的内部数据信号DT至所述芯片30的内部数据路径34。在所述使能控制信号En_EHV为第二态时，所述外部数据信号EDT施加在所述焊盘31上；所述第一输出控制单元321将内部高压信号HV输出至所述芯片30的内部高压路径33，所述第二输出控制单元322根据所述外部数据信号EDT输出相应的内部数据信号DT至所述芯片30的内部数据路径34。其中，所述内部数据信号DT的电平与所述外部数据信号EDT的电平匹配。
具体地，当所述使能控制信号En_EHV为所述第二态时，所述芯片输入缓冲电路32工作在正常工作模式；当所述使能控制信号En_EHV为所述第一态时，所述芯片输入缓冲电路进入测试模式。
进一步的实施例中，所述芯片30通过接收一测试模式命令而提供第一态的所述使能控制信号En_EHV。即，通过测试模式命令使所述使能控制信号En_EHV为使能态，从而将所述外部高压信号EHV输出至所述芯片30的内部高压路径33，以满足芯片测试的高压需求。具体地，所述外部高压信号EHV可以由芯片测试设备(未图示)在测试模式时加载至所述焊盘31上。
本申请输出至芯片的内部高压路径以满足芯片测试的高压需求的是外部高压信号(例如由芯片测试设备提供)，因此无需增大芯片内部电荷泵所占的芯片面积。本申请利用芯片本身的焊盘通过增设的高压通路，将外部高压信号输出至芯片的内部高压路径以满足芯片测试的高压需求，因此无需为外部高压信号传输增设一个额外的专用焊盘，则也无需增加针对专用焊盘的引脚；在芯片测试设备探针卡的总引脚数固定的情况下，不会减少可同时进行测试的晶粒数量。
请参阅图4，其为根据本申请第二实施例提供的芯片输入缓冲电路的电路连接示意图。
在本实施例中，所述芯片30采用为闪存(Flash)芯片40，其支持串行外设接口(Serial Peripheral Interface，简称SPI)模式。当很多芯片挂在同一总线上的时候，通过片选信号CS(chip select)来区别总线上的数据和地址由哪个芯片处理；一般是在划分地址空间时，由逻辑电路产生的。片选信号CS的输入缓冲器作用是根据外设送来的片选信号CS的高或低电压，提供对应的高或低电平逻辑状态。一般在片选信号CS呈现高电平时，读/写控制电路处于被禁止状态，无法对芯片进行读/写操作；在片选信号CS呈现低电平时，芯片被选中，允许读/写控制电路对芯片进行读/写操作。
在本实施例中，优选采用片选信号焊盘CS_PAD来分时接收外部高压信号EHV与外部片选信号CS；相应的，Flash芯片40的内部数据路径为内部片选路径CS_PATH，外部片选信号CS经电压转换与逻辑处理后，输出内部片选信号CSb至所述内部片选路径。
具体地，在本实施例中，所述芯片输入缓冲电路32的第一输出控制单元321包括一第一通道选择器41；所述第一通道选择器41包括使能端EN、第一接口11、第二接口12以及输出端13。所述第一通道选择器41的使能端EN用于接收使能控制信号En_EHV，其第一接口11耦接至所述片选信号焊盘CS_PAD、其第二接口12连接至所述Flash芯片40的高压电荷泵49。在所述使能控制信号En_EHV的第一态(例如，本实施例为使能态)，所述第一通道选择器41的第一接口11与其输出端13之间的通道开启，以将外部高压信号EHV输出至所述Flash芯片40的内部高压路径HV_PATH；在所述使能控制信号En_EHV的第二态(例如，本实施例为禁能态)，所述第一通道选择器41的第二接口12与其输出端13之间的通道开启，以将所述高压电荷泵49提供的内部高压信号HV输出至所述内部高压路径HV_PATH。
具体地，在本实施例中，所述芯片输入缓冲电路32的第二输出控制单元322包括一信号处理模块42以及一第二通道选择器43。
所述信号处理模块42具有输入端IN、第一输出端OUT1以及第二输出端OUT2，其输入端IN耦接至所述片选信号焊盘CS_PAD。所述信号处理模块42通过其输入端IN接收经由所述片选信号焊盘CS_PAD输入的外部高压信号EHV或外部片选信号CS，并进行电压转换获取内部片选信号CSb；所获取的内部片选信号CSb分两路输出：一路直接通过其第二输出端OUT2输出，一路经过逻辑处理后通过其第一输出端OUT1输出。
所述第二通道选择器43包括使能端EN、第一接口21、第二接口22以及输出端23。所述第二通道选择器43的使能端EN用于接收所述使能控制信号En_EHV，其第一接口21连接至所述信号处理模块42的第一输出端OUT1、其第二接口22连接至所述信号处理模块42的第二输出端OUT2。在所述使能控制信号En_EHV的第一态(例如，本实施例为使能态)，所述第二通道选择器43的第一接口21与其输出端23之间的通道开启，以将第一电平的内部片选信号CSb输出至所述Flash芯片40的内部片选路径CS_PATH；在所述使能控制信号En_EHV的第二态(例如，本实施例为禁能态)，所述第二通道选择器43的第二接口22与其输出端23之间的通道开启，以将第一电平或第二电平的内部片选信号CSb输出至所述内部数据路径CS_PATH。
具体地，所述内部片选信号CSb的第一电平为低电平，其第二电平为高电平。在所述使能控制信号En_EHV的第一态时，所述外部高压信号EHV施加在所述片选信号焊盘CS_PAD上，经所述信号处理模块42处理后，通过其第一输出端OUT1输出低电平的内部片选信号CSb；所述第二通道选择器43的第一接口21与其输出端23之间的通道开启，将低电平的内部片选信号CSb输出至所述Flash芯片40的内部片选路径CS_PATH；以允许读/写控制电路对所述Flash芯片40进行读/写操作。在所述使能控制信号En_EHV的第二态时，所述外部片选号CS施加在所述片选信号焊盘CS_PAD上，经所述信号处理模块42处理后，通过其第二输出端OUT2输出与外部片选号CS电平相同的内部片选信号CSb；所述第二通道选择器43的第二接口22与其输出端23之间的通道开启，将内部片选信号CSb输出至所述Flash芯片40的内部片选路径CS_PATH。当外部片选号CS为高电平时，输出至内部片选路径CS_PATH的内部片选信号CSb为高电平，禁止读/写控制电路对所述Flash芯片40进行读/写操作；当外部片选号CS为低电平时，输出至内部片选路径CS_PATH的内部片选信号CSb为低电平，允许读/写控制电路对所述Flash芯片40进行读/写操作。
进一步的实施例中，所述信号处理模块42包括一电压转换器TTL1以及一反相器INV1。所述电压转换器TTL1耦接至所述片选信号焊盘CS_PAD，用于接收经由所述片选信号焊盘CS_PAD输入的外部高压信号EHV或外部片选信号CS，并进行电压转换获取内部片选信号CSb；所获取的内部片选信号CSb分别输出至所述第二通道选择器43的第二接口22以及所述反相器INV1。所述反相器INV1用于对所述内部片选信号CSb进行反相，输出至所述第二通道选择器43的第一接口21。其中，所述电压转换器TTL1是把外部电压转换成芯片内部可识别的逻辑电平；可以采用TTL(晶体管逻辑)电路构成的逻辑电压转换器，遵守TTL电路信号的要求，使得芯片之间的逻辑电压高低可以被正确的解析和传递。
需要说明的是，所述电压转换器TTL1以及所述反相器INV1也可以采用其它具有相应功能的逻辑器件的电路组成。具体地，所述逻辑器件包括但不限于：模拟逻辑器件和数字逻辑器件。其中，所述模拟逻辑器件用于处理模拟电信号的器件，其包括但不限于：比较器、施密特、反相器、与门、或门等一个或者多个逻辑器件的组合；所述数字逻辑器件用于处理由脉冲信号表示数字信号的器件，其包括但不限于：触发器、门电路、锁存器、选择器等一个或者多个逻辑器件的组合。
进一步的实施例中，所述芯片输入缓冲电路32进一步包括一二极管D1；所述二极管D1的阳极接地，阴极连接至所述片选信号焊盘CS_PAD。当所述片选信号焊盘CS_PAD上的电压过高时，所述二极管D1能够反向击穿，以将电压释放掉，防止损坏芯片。
进一步的实施例中，所述片选信号焊盘CS_PAD与所述第一输出控制单元321以及所述第二输出控制单元322的公共端之间设置于一限流电阻R1，以用于所述片选信号焊盘CS_PAD流出的电流进行限流，以避免大电流对所述第一输出控制单元321以及所述第二输出控制单元322的影响。
以下结合图4对本申请芯片输入缓冲电路的工作原理作进一步说明。
在Flash芯片40处于正常工作模式，使能控制信号En_EHV为禁能态(Disable)，例如，En_EHV＝0：1)第一通道选择器41的第二接口12与其输出端13之间的通道开启；高压电荷泵49提供的内部高压信号HV，通过所述第一通道选择器41输出至所述Flash芯片40的内部高压路径HV_PATH。2)第二通道选择器43的第二接口22与其输出端23之间的通道开启；片选信号焊盘CS_PAD上被施加的外部片选信号CS为高电平的时候，经所述电压转换器TTL1转换后的内部片选信号CSb也为高电平，内部片选路径CS_PATH不开启(其开启模式低电平有效)；片选信号焊盘CS_PAD上被施加的外部片选信号CS为低电平的时候，经所述电压转换器TTL1转换后的内部片选信号CSb也为低电平，内部片选路径CS_PATH开启。
在Flash芯片40欲进入测试模式时，Flash芯片40先处于正常工作模式，并控制内部片选路径CS_PATH开启，芯片可以进行正常读/写操作；通过接收一测试模式命令而提供使能态(Enable)的使能控制信号En_EHV，使得第二通道选择器43的第一接口21与所述输出端23之间的通道开启；由于此时片选信号焊盘CS_PAD上被施加的外部片选信号CS为低电平，经所述电压转换器TTL1转换以及反相器INV1反相后，输出至内部片选路径CS_PATH上的内部片选信号CSb为高电平，内部片选路径CS_PATH关闭，使能态的使能控制信号En_EHV被保留，Flash芯片40进入测试模式。
在Flash芯片40处于测试模式，使能控制信号En_EHV为使能态(Enable)例如，En_EHV＝1：1)第一通道选择器41的第一接口11与其输出端13之间的通道开启；通过外部设备(例如芯片测试设备)在片选信号焊盘CS_PAD施加外部高压信号EHV；外部高压信号EHV通过所述第一通道选择器41输出至所述Flash芯片40的内部高压路径HV_PATH。2)第二通道选择器43的第一接口21与其输出端23之间的通道开启，由于片选信号焊盘CS_PAD上被施加的外部高压信号EHV始终为高电平，经所述电压转换器TTL1转换以及反相器INV1反相后，输出至内部片选路径CS_PATH上的内部片选信号CSb为低电平，内部片选路径CS_PATH始终开启。因此Flash芯片40一直处于工作状态，以便进行测试操作。
基于同一发明构思，本申请还提供了一种包括多个输入缓冲器的存储器。
请参阅图5，其为根据本申请第三实施例提供的存储器的主视图。
如图5所示，在本实施例中，所述存储器50采用8针封装(引脚1～8)，其内部包括CS输入缓冲器51。所述CS输入缓冲器51采用本申请上述的芯片输入缓冲电路32。所述芯片输入缓冲电路32的组件架构、工作原理以及有益效果已详细描述于前，此处不再赘述。
在本实施例中，所述存储器50包括多个外部引脚：片选引脚CS、输出引脚DO、写保护引脚WP、接地引脚GND、输入引脚DI、时钟引脚CLK、屏蔽外部指令引脚HOLD(或重置引脚RST)和电源引脚VCC。由于CS输入缓冲器51采用本申请上述的芯片输入缓冲电路32，利用芯片本身的焊盘，在原有芯片输入缓冲电路中增设一路高压通路、并对原有数据通路进行逻辑控制；可以在测试模式时，利用芯片本身的焊盘将外部高压信号输出至芯片的内部高压路径，以满足芯片测试的高压需求，并向芯片的内部数据路径提供第一电平的内部数据信号；在正常工作模式时，将内部高压信号输出至内部高压路径，并向内部数据路径提供正常电平的内部数据信号。本申请无需增大芯片内部电荷泵所占的芯片面积，也无需为外部高压信号传输增设一个额外的专用焊盘，不会减少可同时进行测试的晶粒数量。
关于所述存储器50内部电路的额外细节可参考现有技术，此处不再赘述。
尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同物限定。

Claims (10)

1.一种芯片输入缓冲电路，所述芯片包括至少一焊盘；其特征在于，所述电路包括：
一第一输出控制单元，耦接至所述焊盘，所述第一输出控制单元响应使能控制信号的第一态，而接收经由所述焊盘输入的外部高压信号并输出至所述芯片的内部高压路径；
一第二输出控制单元，耦接至所述焊盘，所述第二输出控制单元响应所述使能控制信号的第一态，而接收经由所述焊盘输入的所述外部高压信号并输出第一电平的内部数据信号至所述芯片的内部数据路径；
其中，所述第一输出控制单元响应所述使能控制信号的第二态，而接收所述芯片的高压电荷泵提供的内部高压信号并输出至所述内部高压路径。
2.如权利要求1所述的电路，其特征在于，所述芯片通过接收一测试模式命令而提供第一态的所述使能控制信号。
3.如权利要求1所述的电路，其特征在于，所述第一输出控制单元包括一第一通道选择器，所述第一通道选择器包括使能端、第一接口、第二接口以及输出端；所述使能端用于接收所述使能控制信号，所述第一接口耦接至所述焊盘、所述第二接口连接至所述高压电荷泵；
其中，在所述使能控制信号的所述第一态，所述第一接口与所述输出端之间的通道开启，以将所述外部高压信号输出至所述内部高压路径；在所述使能控制信号的所述第二态，所述第二接口与所述输出端之间的通道开启，以将所述内部高压信号输出至所述内部高压路径。
4.如权利要求1所述的电路，其特征在于，所述第二输出控制单元响应所述使能控制信号的第二态，而接收经由所述焊盘输入的外部数据信号、并进行转换后输出第一电平或第二电平的所述内部数据信号至所述内部数据路径。
5.如权利要求4所述的电路，其特征在于，所述第二输出控制单元包括一信号处理模块以及一第二通道选择器；
所述信号处理模块具有输入端、第一输出端以及第二输出端，其输入端耦接至所述焊盘；
所述第二通道选择器包括使能端、第一接口、第二接口以及输出端，所述使能端用于接收所述使能控制信号，所述第一接口连接至所述信号处理模块的所述第一输出端、所述第二接口连接至所述信号处理模块的所述第二输出端；
其中，在所述使能控制信号的所述第一态，所述第一接口与所述输出端之间的通道开启，以将第一电平的所述内部数据信号输出至所述内部数据路径；在所述使能控制信号的所述第二态，所述第二接口与所述输出端之间的通道开启，以将第一电平或第二电平的所述内部数据信号输出至所述内部数据路径。
6.如权利要求5所述的电路，其特征在于，所述信号处理模块包括一电压转换器以及一反相器；
所述电压转换器耦接至所述焊盘，用于接收经由所述焊盘输入的外部高压信号或外部数据信号并进行电压转换获取所述内部数据信号后，分别输出至所述第二通道选择器的所述第二接口以及所述反相器；
所述反相器用于对所述内部数据信号进行反相，输出至所述第二通道选择器的所述第一接口。
7.如权利要求4所述的电路，其特征在于，所述焊盘为片选信号焊盘，所述内部数据信号为内部片选信号，所述第一电平为低电平，所述第二电平为高电平。
8.如权利要求1或4所述的电路，其特征在于，当所述使能控制信号为所述第二态时，所述电路工作在正常工作模式；当所述使能控制信号为所述第一态时，所述电路进入测试模式。
9.如权利要求1所述的电路，其特征在于，所述电路进一步包括一二极管；所述二极管的阳极接地，阴极连接至所述焊盘。
10.一种存储器，包括多个输入缓冲器；其特征在于，其中一所述输入缓冲器采用如权利要求1～9任一项所述的输入缓冲电路。
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JPH01100788A (ja) * 1987-10-13 1989-04-19 Hitachi Ltd 半導体集積回路装置
US20060227626A1 (en) * 2005-04-11 2006-10-12 Hynix Semiconductor Inc. Input buffer circuit of semiconductor memory device
US7554843B1 (en) * 2005-11-04 2009-06-30 Alta Analog, Inc. Serial bus incorporating high voltage programming signals
KR100846392B1 (ko) * 2006-08-31 2008-07-15 주식회사 하이닉스반도체 반도체 메모리 장치
CN103812495B (zh) * 2012-11-13 2016-12-07 世芯电子（上海）有限公司 耐高压输入输出电路
US9792964B1 (en) * 2016-09-20 2017-10-17 Micron Technology, Inc. Apparatus of offset voltage adjustment in input buffer
KR102311490B1 (ko) * 2017-05-26 2021-10-13 에스케이하이닉스 주식회사 입력 버퍼 회로를 포함하는 메모리 장치 및 메모리 시스템
US10355693B1 (en) * 2018-03-14 2019-07-16 Qualcomm Incorporated Extended GPIO (eGPIO)

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