KR102311490B1 - 입력 버퍼 회로를 포함하는 메모리 장치 및 메모리 시스템 - Google Patents

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Abstract

본 기술은 패드와 연결되는 고전압 보호부를 포함하고, 상기 고전압 보호부는 출력 신호 노드에 공통으로 연결되는 저전압 패스부와 고전압 패스부를 포함하고, 상기 저전압 패스부는 상기 패드를 통해 제1 전압 범위에 포함되는 제1 전압이 인가될 때, 상기 제1 전압을 상기 출력 신호 노드에 전달하고, 상기 고전압 패스부는 상기 패드를 통해 상기 제1 전압 범위 보다 높은 제2 전압 범위에 포함되는 제2 전압이 인가될 때, 상기 제2 전압 보다 낮은 제3 전압을 상기 출력 신호 노드에 전달하는 것을 특징으로 하는 입력 버퍼 회로를 포함한다.

Description

입력 버퍼 회로를 포함하는 메모리 장치 및 메모리 시스템{Memory device and memory system having input buffer circuit}
본 발명은 입력 버퍼 회로를 포함하는 메모리 장치 및 메모리 시스템에 관한 것으로, 보다 구체적으로는 메모리 장치 또는 메모리 시스템에 높은 전압의 신호가 입력될 때 메모리 장치 또는 메모리 시스템의 안정적인 동작을 위한 입력 버퍼 회로에 관한 것이다.
반도체 장치는 공정 기술의 발전으로 전원 전압이 점차 낮아지고 있으나, 이러한 반도체 장치가 적용되는 시스템의 전원 전압은 일반적으로 반도체 장치의 전원 전압과 동일하거나 또는 더 높은 전압 일 수 있다. 따라서 반도체 장치의 입력 버퍼 회로는 넓은 전압 범위를 가지는 입력 신호에 대해서도 안정적으로 동작할 수 있어야 한다.
일반적으로 반도체 장치의 입력 버퍼 회로라고 함은 패드(PAD)에 연결되어 패드를 통해 입력되는 외부 신호를 버퍼 하는 입력 버퍼를 의미한다. 특히 반도체 장치의 입력 버퍼 회로의 전원 전압 대비 외부 장치로부터 입력되는 입력 신호가 더 높은 전압을 가지는 경우 입력 버퍼 회로 내의 트랜지스터의 신뢰성이 악화되거나 동작 중 다량의 누설 전류가 발생하여 반도체 장치의 오동작을 초래할 수 있다.
결과적으로 넓은 전압 범위를 가지는 외부 입력 신호에 대해서도 안정적으로 동작할 수 있는 입력 버퍼 회로의 개발이 요구되고 있다.
본 발명의 실시예는 메모리 시스템의 신뢰성을 개선할 수 있는 입력 버퍼 회로를 포함하는 메모리 장치 및 메모리 시스템을 제공한다.
본 발명의 실시예에 따른 입력 버퍼 회로는, 패드와 연결되는 고전압 보호부를 포함하고, 상기 고전압 보호부는 출력 신호 노드에 공통으로 연결되는 저전압 패스부와 고전압 패스부를 포함하고, 상기 저전압 패스부는 상기 패드를 통해 제1 전압 범위에 포함되는 제1 전압이 인가될 때, 상기 제1 전압을 상기 출력 신호 노드에 전달하고, 상기 고전압 패스부는 상기 패드를 통해 상기 제1 전압 범위 보다 높은 제2 전압 범위에 포함되는 제2 전압이 인가될 때, 상기 제2 전압 보다 낮은 제3 전압을 상기 출력 신호 노드에 전달하는 것을 특징으로 한다.
본 발명의 실시예에 따른 메모리 시스템은, 패드를 통해 호스트로부터 입력 신호를 전달 받는 입력 버퍼 회로를 포함하고, 상기 입력 버퍼 회로는 전원 전압으로 입력단 전원 전압을 사용하는 고전압 보호부 및 웰 전압 생성부를 포함하고, 상기 고전압 보호부는 상기 입력 신호의 전압이 전원 전압 보다 높은 제1 전압인 때 상기 입력단 전원 전압을 출력하고, 상기 웰 전압 생성부는 상기 입력 신호의 상기 전압에 기초하여 상기 고전압 보호부에 포함되는 적어도 하나의 P형 트랜지스터의 웰 전압을 가변적으로 제어하는 것을 특징으로 한다.
본 발명의 실시예에 따른 메모리 장치는, 패드를 통해 외부 장치로부터 입력 신호를 인가 받는 입력 버퍼 회로를 포함하고, 상기 입력 버퍼 회로는 출력 신호 노드에 공통으로 연결된 고전압 패스부, 저전압 패스부 및 접지 전압 패스부를 포함하고, 상기 고전압 패스부는 상기 입력 신호의 전압이 제1 전압 범위에 포함될 때, 상기 제1 전압 범위보다 낮은 전위를 가지는 보호 전압을 상기 출력 신호 노드로 출력하고, 상기 저전압 패스부는 상기 입력 신호의 전압이 상기 제1 전압 범위 보다 낮은 제2 전압 범위에 포함될 때, 상기 제1 입력 신호를 상기 출력 신호 노드로 전달하고, 상기 접지 전압 패스부는 상기 입력 신호의 전압이 상기 제2 전압 범위 보다 낮은 제3 전압 범위에 포함될 때, 상기 제1 입력 신호를 상기 출력 신호 노드로 전달하는 것을 특징으로 한다.
본 기술은 메모리 시스템의 입력 버퍼 회로 및 그 동작 방법에 있어 입력단 전원 전압 보다 높은 전압을 가지는 입력 신호에 대해서도 안정적으로 동작하도록 하여 메모리 시스템의 신호 입력 동작의 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 3은 도 2의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 4는 트랜지스터의 신뢰성 동작 전압 범위를 설명하기 위한 도면이다.
도 5는 입력 버퍼 회로를 설명하기 위한 블럭도이다.
도 6은 본 발명의 실시예에 따른 입력 버퍼 회로를 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 입력 버퍼 회로를 설명하기 위한 도면이다.
도 8은 도 7의 제어 신호 생성부를 설명하기 위한 도면이다.
도 9는 도 7의 웰 전압 생성부를 설명하기 위한 도면이다.
도 10 및 도 11은 도 7의 웰 전압 생성부의 동작을 상세하게 설명하기 위한 도면이다.
도 12 및 도 13은 도 7의 고전압 보호부를 설명하기 위한 도면이다.
도 14는 도 12의 고전압 보호부를 상세하게 설명하기 위한 도면이다.
도 15 및 도 16은 본 발명의 실시예에 따른 도 14의 고전압 보호부의 동작을 상세하게 설명하기 위한 도면이다.
도 17은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 20은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110 (k는 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(MB1~MBk; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk; 110)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들을 선택적으로 디스차지할 수 있고, 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250) 및 센싱 회로(sensing circuit; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압, 소거 전압 및 소스 라인 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)에 연결된 다수의 페이지 버퍼들(PB1~PBn; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn; 231)은 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 2는 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(1000)과 통신할 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다.
도 3은 도 2의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 3을 참고하면, 메모리 컨트롤러(1200)는 프로세서부(Processor; 710), 메모리 버퍼부(Memory Buffer; 720), 에러 정정부(ECC; 730), 호스트 인터페이스(Host Interface; 740), 버퍼 제어부(Buffer Control Circuit; 750), 메모리 인터페이스(Memory Interface; 760) 그리고 버스(Bus; 770)를 포함할 수 있다.
버스(770)는 메모리 컨트롤러(1200)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(710)는 메모리 컨트롤러(1200)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(710)는 호스트 인터페이스(740)를 통해 외부의 호스트(2000)와 통신하고, 메모리 인터페이스(760)를 통해 메모리 장치(1100)와 통신할 수 있다. 또한 프로세서부(710)는 버퍼 제어부(750)를 통해 메모리 버퍼부(720)와 통신할 수 있다. 프로세서부(710)는 메모리 버퍼부(720)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 메모리 시스템(1000)의 동작을 제어할 수 있다.
메모리 버퍼부(720)는 프로세서부(710)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(720)는 프로세서부(710)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(720)는 프로세서부(710)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(720)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(730)는 에러 정정을 수행할 수 있다. 에러 정정부(730)는 메모리 인터페이스(760)를 통해 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(760)를 통해 메모리 장치(1100)로 전달될 수 있다. 에러 정정부(730)는 메모리 장치(1100)로부터 메모리 인터페이스(760)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(730)는 메모리 인터페이스(760)의 구성 요소로서 메모리 인터페이스(760)에 포함될 수 있다.
호스트 인터페이스(740)는 프로세서부(710)의 제어에 따라, 외부의 호스트(2000)와 통신하도록 구성된다. 호스트 인터페이스(740)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(750)는 프로세서부(710)의 제어에 따라, 메모리 버퍼부(720)를 제어하도록 구성된다.
메모리 인터페이스(760)는 프로세서부(710)의 제어에 따라, 메모리 장치(1100)와 통신하도록 구성된다. 메모리 인터페이스(760)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치(1100)와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1200)는 메모리 버퍼부(720) 및 버퍼 제어 회로(126)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(710)는 코드들을 이용하여 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 프로세서부(710)는 메모리 컨트롤러(1200)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(710)는 메모리 장치(1100)로부터 메모리 인터페이스(760)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1200)의 버스(770)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1200) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1200) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(740), 버퍼 제어부(750), 에러 정정부(730) 및 메모리 인터페이스(760)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(740), 프로세서부(710), 버퍼 제어부(750), 메모리 버퍼부(720) 및 메모리 인터페이스(760)에 연결될 수 있다.
도 4는 트랜지스터의 신뢰성 동작 전압 범위를 설명하기 위한 도면이다.
도 4를 참조하면, 트랜지스터(10)는 게이트(gate; G), 드레인(drain; D) 및 소스(source; S)에 고전압이 인가될 경우 신뢰성이 약화될 수 있다. 다시 말해 게이트-드레인 간 전압차(Vgd), 게이트-소스 간 전압차(Vgs) 및 드레인-소스 간 전압차(Vds)가 일정 전압 이상이 될 경우 트랜지스터(10)의 동작에 있어 오류가 발생할 수 있다. 이러한 오류는 트랜지스터(10)의 게이트 옥사이드(gate oxide)가 파괴되는 것에서 기인할 수 있다.
따라서 트랜지스터(10)는 게이트-드레인 간 전압차(Vgd), 게이트-소스 간 전압차(Vgs) 및 드레인-소스 간 전압차(Vds)가 일정 전압 이하가 되도록 제어될 수 있다. 예시적으로 게이트-드레인 간 전압차(Vgd)는 입력단 전원 전압 보다 약간 높은 전압(VDDO+a1) 이하가 되도록 제어되어야 트랜지스터(10)의 신뢰성을 보장할 수 있다. 또한 게이트-소스 간 전압차(Vgs) 및 드레인-소스 간 전압차(Vds)는 각각 VDDO+a2 및 VDDO+a3 이하로 제어되어야 트랜지스터(10)의 신뢰성을 보장할 수 있다. a1, a2 및 a3는 동일한 값일 수 있다.
최근의 메모리 장치(1100) 또는 메모리 시스템(1000)에서 사용되는 입력단 전원 전압(VDDO)은 통상적으로 1.8V 가량의 전압 일 수 있다. 이는 반도체 공정 기술이 발달함에 따라 점차 낮아지고 있다. 입력단 전원 전압은 메모리 장치(1100) 또는 메모리 시스템(1000)의 응용 제품에 따라 상이하게 설정될 수 있다. 통상적으로 상술한 a1, a2 및 a3는 입력단 전원 전압(VDDO)의 10% 가량의 전압일 수 있다. 예시적으로 입력단 전원 전압(VDDO)이 1.8V 인 경우 a1, a2 및 a3는 각각 0.18V일 수 있다. 다시 말해 입력단 전원 전압(VDDO)이 1.8V 인 경우 트랜지스터(10)의 게이트-드레인 간 전압차(Vgd), 게이트-소스 간 전압차(Vgs) 및 드레인-소스 간 전압차(Vds)가 1.98V 이내로 제어될 때 동작의 신뢰성이 보장될 수 있다.
도 5는 입력 버퍼 회로를 설명하기 위한 블럭도이다.
도 1의 입출력 회로(250) 또는 도 3의 호스트 인터페이스(740)는 외부 장치 또는 호스트(2000)로부터 패드(PAD)를 통해 신호를 인가 받을 수 있다. 이 신호는 커맨드 및 어드레스와 같은 제어 신호일 수 있고, 또한 데이터 신호일 수 있다. 패드(PAD)를 통해 인가되는 입력 신호의 전압은 입력단 전원 전압(VDDO) 또는 내부 전원 전압(VDD)과 동일하거나 상이할 수 있다. 실제 사용 환경에서 메모리 장치(1100) 또는 메모리 시스템(1000)이 사용되는 시스템의 전원 전압이 메모리 장치(1100) 또는 메모리 시스템(1000)의 입력단 전원 전압(VDDO)과 상이한 경우가 다수 있다. 예시적으로 입출력 회로(250) 또는 호스트 인터페이스(740)에 사용되는 입력단 전원 전압(VDDO)은 1.8V 이고, 패드를 통해 인가되는 입력 신호는 1.8V의 전압 스윙(swing)을 가지고 입력될 수 있다. 입력 신호가 1.8V의 전압 스윙을 가진다는 것은 입력 신호의 전압 범위가 0V 내지 1.8V에 있음을 의미한다. 다시 말해 입력 신호가 로우(low)인 경우는 0V가 인가되고, 입력 신호가 하이(high)인 경우는 1.8V가 인가되는 것이다. 다른 예시로서 패드를 통해 인가되는 입력 신호가 하이(high)인 때 입력단 전원 전압(VDDO) 보다 높은 전압으로 입력될 수 있다. 다시 말해 패드를 통해 인가되는 입력 신호는 3.3V의 전압 스윙(swing)을 가지고 입력될 수 있다. 신호가 로우(low)인 경우에는 패드에 0V가 인가되고, 신호가 하이(high)인 경우에는 패드에 3.3V가 인가될 수 있다.
입력 신호의 전압 스윙(swing)의 크기는 메모리 장치(1100) 또는 메모리 시스템(1000)의 응용 분야에 따라 상이할 수 있다. 예시적으로 USB (Universal Serial Bus) 프로토콜의 경우 버전(version)에 따라 입력 신호의 스윙(swing) 크기가 3.3V 또는 1.8V 등 다양한 전압을 사용하고 있다. 이러한 넓은 전압 범위를 가지는 입력 신호에 대해서도 메모리 장치(1100) 또는 메모리 시스템(1000)의 신뢰성을 확보하기 위하여 도 1의 입출력 회로(250) 또는 도 3의 호스트 인터페이스(740)는 입력 버퍼 회로(20)를 포함할 수 있다. 입력 버퍼 회로(20)는 패드로부터 고전압이 인가될 때 입력 버퍼 회로(20)에 포함된 트랜지스터들의 신뢰성을 보호할 수 있도록 설계되어야 한다. 또한 입력 버퍼 회로(20)는 다양한 입력 신호의 전압 스윙(swing)에 모두 적용 가능하도록 설계될 필요가 있다.
도 5를 참조하면, 입력 버퍼 회로(20)는 고전압 보호부(741), 신호 반전부(742) 및 레벨 쉬프트부(743)를 포함할 수 있다.
고전압 보호부(741)는 전원 전압으로 입력단 전원 전압(VDDO)을 사용할 수 있다. 고전압 보호부(741)는 패드에 입력단 전원 전압(VDDO) 보다 높은 고전압이 인가될 때 고전압 보호부(741)에 포함된 트랜지스터들의 신뢰성을 보호할 수 있도록 구성될 수 있다. 도 4를 참조하여 설명한 바와 같이 트랜지스터들의 동작 상의 신뢰성을 보장하기 위하여 트랜지스터의 게이트-드레인 간 전압차(Vgd), 게이트-소스 간 전압차(Vgs) 및 드레인-소스 간 전압차(Vds)가 일정 전압 이하로 설정되도록 제어될 수 있다. 다시 말해 패드에 3.3V와 같은 고전압이 인가될 때, 트랜지스터의 게이트-드레인 간 전압차(Vgd), 게이트-소스 간 전압차(Vgs) 및 드레인-소스 간 전압차(Vds)가 입력단 전원 전압(VDDO) 보다 훨씬 더 높은 3.3V가 될 경우 동작상의 오류가 발생할 수 있다. 따라서 패드에 3.3V가 인가될 때, 트랜지스터의 게이트-드레인 간 전압차(Vgd), 게이트-소스 간 전압차(Vgs) 및 드레인-소스 간 전압차(Vds)는 도 4를 참조하여 설명한 바와 같이 1.98V 이하로 제어될 필요가 있다.
고전압 보호부(741)는 패드로 고전압이 인가될 때 트랜지스터들의 신뢰성을 보장할 수 있는 낮은 전압으로 변환하여 신호 반전부(742)로 전달 할 수 있다. 다시 말해 제1 출력 신호(out1)는 패드를 통해 고전압이 인가될 때 인가된 고전압 보다 낮은 전압으로 변환된 신호일 수 있다.
신호 반전부(742)는 전원 전압으로 입력단 전원 전압(VDDO)을 사용할 수 있다. 신호 반전부(742)는 고전압 보호부(741)로부터 전달된 제1 출력 신호(out1)를 입력단 전원 전압(VDDO)의 전압 스윙(swing)을 가지는 신호로 변환하여 레벨 쉬프트부(743)로 전달 할 수 있다. 예시적으로 입력단 전원 전압(VDDO)이 1.8V이고 패드에 3.3V의 전압 스윙을 가지는 신호가 입력될 때, 고전압 보호부(741)는 입력 신호로부터 3.3V 보다 낮은 전압 스윙을 가지도록 변환된 제1 출력 신호(out1)를 생성하여 신호 반전부(742)로 전달할 수 있다. 제1 출력 신호(out1)의 전압 스윙의 크기는 신호 반전부(742)의 트랜지스터들의 신뢰성을 보장할 수 있는 수준이어야 한다. 또한 신호 반전부(742)는 제1 출력 신호(out1)로부터 입력단 전원 전압(VDDO), 즉 1.8V의 전압 스윙을 가지도록 변환된 제2 출력 신호(out2)를 레벨 쉬프트부(743)로 전달 할 수 있다. 제2 출력 신호(out2)는 패드에 입력되는 신호의 전압 범위에 상관 없이 입력단 전원 전압(VDDO)의 스윙을 가지는 신호일 수 있다.
고전압 보호부(741)에 의해 출력된 제1 출력 신호(out1)는 신호 반전부(742)에 포함된 트랜지스터들의 동작시 누설 전류를 발생시키지 않을 것이 요구될 수 있다. 이에 대해서는 하기에 자세히 설명할 것이다.
레벨 쉬프트부(743)는 전원 전압으로 입력단 전원 전압(VDDO) 및 내부 전원 전압(VDD)을 사용할 수 있다. 레벨 쉬프트부(743)는 신호 반전부(742)로부터 전달된 제2 출력 신호(out2)를 내부 전원 전압(VDD)의 전압 스윙을 가지는 신호로 변환할 수 있다. 다시 말해 제2 출력 신호(out2)는 0V 내지 입력단 전원 전압(VDDO)의 범위를 가지는 신호이고, 레벨 쉬프트부(743)는 제2 출력 신호(out2)를 0V 내지 내부 전원 전압(VDD)의 범위를 가지는 신호로 변환할 수 있다. 내부 전원 전압(VDD)은 입력단 전원 전압(VDDO) 대비 약간 더 낮은 전압일 수 있다. 예시적으로 입력단 전원 전압(VDDO)이 1.8V 일 때 내부 전원 전압(VDD)은 1.6V로 설정될 수 있다. 즉 제2 출력 신호(out2)가 1.8V의 전압 스윙을 가질 때, 제3 출력 신호(out3)는 1.6V의 전압 스윙을 가지는 신호일 수 있다.
도 6은 본 발명의 실시예에 따른 입력 버퍼 회로를 설명하기 위한 도면이다.
도 6을 참조하면, 입력 버퍼 회로(20)는 고전압 보호부(741), 신호 반전부(742) 및 레벨 쉬프트부(743)를 포함할 수 있다.
고전압 보호부(741)는 패드를 통해 고전압이 인가되면, 인가된 고전압 보다 낮은 전압을 갖는 제1 출력 신호(out1)를 생성한다. 예시적으로 입력단 전원 전압(VDDO)이 1.8V이고 패드에 인가된 전압이 3.3V인 경우, 제1 출력 신호(out1)는 입력단 전원 전압(VDDO) 보다 제3 N형 트랜지스터(NM3)의 문턱 전압만큼 낮은 전압으로 설정될 수 있다. 예시적으로 N형 트랜지스터 문턱전압은 0.5V 가량일 수 있고, 이러한 때 제1 출력 신호(out1)는 1.3V 가량의 전압으로 설정될 수 있다. 다시 말해 제3 N형 트랜지스터(NM3)의 게이트-드레인 간 전압차는 1.5V일 수 있고, 게이트-소스 간 전압차는 제3 N형 트랜지스터(NM3)의 문턱전압, 즉 0.5V 일 수 있다. 또한 제3 N형 트랜지스터(NM3)의 드레인-소스 간 전압차는 2.0V로 설정될 수 있다. 결과적으로 패드를 통해 3.3V가 인가될 경우 제3 N형 트랜지스터(NM3)는 신뢰성 동작 전압 범위를 넘어설 수 있고, 오동작을 초래할 수 있다.
제1 출력 신호(out1)의 전압이 1.3V로 설정된 때, 신호 반전부(742)의 제1 N형 트랜지스터(NM1)는 턴-온(turn-on) 될 수 있다. 입력 인에이블 신호(input enable; IE)는 하이(high)가 되어 신호 반전부(742)의 제2 N형 트랜지스터(NM2)는 턴-온(turn-on) 될 수 있다. 입력 인에이블 신호(input enable; IE)는 입력 동작 중 하이(high)로 활성화 되고 입력 동작이 진행되지 않을 때 로우(low)로 비활성화 될 수 있다. 결과적으로 제2 출력 신호(out2)는 로우(low), 즉 접지 전압이 될 수 있다. 이때 누설 전류 발생을 방지하기 위하여 제1 P형 트랜지스터(PM1)는 턴-오프(turn-off) 될 필요가 있다. 예시적으로 P형 트랜지스터의 문턱전압이 N형 트랜지스터의 문턱 전압과 동일하거나 더 작을 수 있다. N형 트랜지스터의 문턱 전압이 0.5V이고 P형 트랜지스터 문턱전압이 N형 트랜지스터의 문턱 전압 대비 더 작은 경우, 제1 출력 신호(out1)의 전압이 1.3V로 설정된 때 제1 P형 트랜지스터(PM1)의 소스-게이트 간 전압차가 0.5V 가 되어 제1 P형 트랜지스터(PM1)가 턴-온(turn-on) 될 수 있다. 그 결과 제1 P형 트랜지스터(PM1), 제1 N형 트랜지스터(NM1) 및 제2 N형 트랜지스터(NM2)가 모두 턴-온 되어 다량의 누설 전류가 발생할 수 있다. 이러한 다량의 누설 전류는 입력 버퍼 회로(20)의 동작에 오류를 초래할 수 있다. P형 트랜지스터 문턱전압이 N형 트랜지스터의 문턱 전압과 동일할 때에도 제1 P형 트랜지스터(PM1)가 약하게 턴-온 될 수 있고, 그 결과 일정 수준의 누설 전류가 발생할 수 있다.
다시 말해 도 6의 실시예에 따른 입력 버퍼 회로(20)는 패드로부터 인가되는 전압이 일정 수준 이상이 될 경우 내부 트랜지스터들에 인가되는 전압이 신뢰성 동작 전압 범위를 넘어서거나 또는 동작 중 다량의 누설 전류를 발생시켜 오동작을 초래할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 입력 버퍼 회로를 설명하기 위한 도면이다.
도 7을 참조하면, 입력 버퍼 회로(20’)는 고전압 보호부(741’), 신호 반전부(742), 레벨 쉬프트부(743), 웰 전압 생성부(744) 및 제어 신호 생성부(745)를 포함할 수 있다.
고전압 보호부(741’)는 전원 전압으로 입력단 전원 전압(VDDO)을 사용할 수 있다. 고전압 보호부(741’)는 패드에 3.3V의 고전압이 인가될 때에도 내부 트랜지스터를 신뢰성 동작 전압 범위 내에서 동작하도록 구성될 수 있다. 또한 고전압 보호부(741’)는 도 6을 참조하여 설명한 종래의 고전압 보호부(741)와 달리 제1 출력 신호(out1)가 신호 반전부(742)에서 누설 전류를 발생시키지 않도록 하는 전압 크기를 가지도록 설정할 수 있다. 고전압 보호부(741’)의 회로 구성 및 동작에 대해서는 하기에 자세히 설명하도록 한다.
웰 전압 생성부(744)는 고전압 보호부(741’)에 포함된 P형 트랜지스터의 웰(well) 전압을 패드에 인가되는 입력 신호의 전압에 기초하여 가변적으로 제어하기 위한 웰 제어 신호(VFWC)를 생성할 수 있다. 이러한 가변적인 웰 전압 제어는 고전압 보호부(741’)에서 발생할 수 있는 누설 전류를 방지하기 위한 것이다. 웰 전압 생성부(744)의 회로 구성 및 동작에 대해서는 하기에 자세히 설명하도록 한다.
제어 신호 생성부(745)는 패드에 인가되는 입력 신호의 전압 및 입력 인에이블 신호(IE)에 기초하여 고전압 보호부(741’)를 가변적으로 제어하기 위한 보호 제어 신호(CIEV)를 생성할 수 있다. 마찬가지로 제어 신호 생성부(745)의 동작에 대해서는 하기에 자세히 설명하도록 한다.
신호 반전부(742) 및 레벨 쉬프트부(743)는 도 5 내지 6을 참조하여 설명한 바와 동일하므로 자세한 설명은 생략한다.
도 8은 도 7의 제어 신호 생성부를 설명하기 위한 도면이다.
도 8을 참조하면, 입력 인에이블 신호(input enable; IE)는 입력이 활성화(input enable)될 때 로직 하이(logic high) 값을 가지고, 입력이 비활성화(input disable)될 때 로직 로우(logic low) 값을 가지도록 제어될 수 있다. 입력이 활성화 된 동안 패드를 통해 입력 신호가 입력될 수 있다.
전압 선택 신호(voltage selection; VSEL)는 패드에 인가되는 입력 신호의 전압 스윙(swing)이 고전압(High Voltage; HV)인 때 로직 로우(logic low) 값을 가지고, 패드에 인가되는 입력 신호의 전압 스윙(swing)이 저전압(Low Voltage; LV)인 때 로직 하이(logic high) 값을 가지도록 제어될 수 있다. 예시적으로 전압 선택 신호(voltage selection, VSEL)는 패드에 인가되는 입력 전압의 스윙이 3.3V 일 때 로직 로우(logic low) 값을 가지고, 패드에 인가되는 입력 전압의 스윙이 1.8V 일 때 로직 하이(logic high) 값을 가지도록 제어될 수 있다.
제어 신호 생성부(745)는 입력 인에이블 신호(IE)와 전압 선택 신호(VSEL)에 기초하여 보호 제어 신호(CIEV)를 생성할 수 있다. 제어 신호 생성부(745)는 입력 인에이블 신호(IE)가 로우(low)일 때, 다시 말해 입력이 비활성화 된 동안 전압 선택 신호(VSEL)에 상관 없이 보호 제어 신호(CIEV)가 로우(low) 값을 가지도록 제어할 수 있다. 제어 신호 생성부(745)는 입력 인에이블 신호(IE)가 하이(high)일 때, 다시 말해 입력이 활성화 된 동안에는 전압 선택 신호(VSEL)에 따라 보호 제어 신호(CIEV)가 상이한 값을 가지도록 제어할 수 있다. 제어 신호 생성부(745)는 입력 인에이블 신호(IE)가 하이(high)이고 전압 선택 신호(VSEL) 로우(low)인 때, 다시 말해 입력이 활성화 되고 패드에 인가되는 입력 신호의 전압 스윙이 고전압(HV)인 때 보호 제어 신호(CIEV)가 로우(low) 값을 가지도록 제어할 수 있다. 또한 제어 신호 생성부(745)는 입력 인에이블 신호(IE)가 하이(high)이고 전압 선택 신호(VSEL) 하이(high)인 때, 다시 말해 입력이 활성화 되고 패드에 인가되는 입력 신호의 전압 스윙이 저전압(LV)인 때 보호 제어 신호(CIEV)가 하이(high) 값을 가지도록 제어할 수 있다.
도 9는 도 7의 웰 전압 생성부를 설명하기 위한 도면이다. 또한 도 10 및 도 11은 도 9의 웰 전압 생성부의 동작을 상세하게 설명하기 위한 도면이다.
도 9 내지 도 10을 참조하면, 패드에 인가되는 입력 신호의 전압 스윙(PAD Swing)이 고전압(HV)인 경우의 웰 전압 생성부(744)의 동작을 나타낸다. 패드에 인가되는 입력 신호의 전압 스윙이 고전압(HV)인 경우 전압 선택 신호(VSEL)는 도 8을 참조하여 설명한 바와 같이 로직 로우(logic low), 즉 0V 일 수 있다. 먼저 패드를 통해 로직 로우(logic low), 즉 0V의 전압이 인가될 때, 제7 P형 트랜지스터(PM7)는 턴-온(turn-on) 되고 웰 제어 신호(VFWC)는 입력단 전원 전압(VDDO)으로 설정될 수 있다. 예시적으로 입력단 전원 전압(VDDO)이 1.8V인 경우, 패드를 통해 로직 로우(logic low), 즉 0V의 전압이 인가될 때 웰 제어 신호(VFWC)는 1.8V 일 수 있다. 이때 제8 P형 트랜지스터(PM8)는 턴-오프 되어 제8 P형 트랜지스터(PM8)를 통한 패드와 웰 제어 신호(VFWC) 노드 간 누설 전류는 발생하지 않을 수 있다.
전압 선택 신호(VSEL)가 로직 로우(logic low), 즉 0V 이므로 제9 P형 트랜지스터(PM9)는 턴-온(turn-on) 되고 제6 노드(Node_6)의 전압은 입력단 전원 전압(VDDO)으로 설정될 수 있다. 결과적으로 제10 N형 트랜지스터(NM10)의 양단은 모두 입력단 전원 전압(VDDO), 즉 1.8V가 되고, 결과적으로 제10 N형 트랜지스터(NM10)는 턴-오프 될 수 있다. 따라서 제10 N형 트랜지스터(NM10) 및 제9 P형 트랜지스터(PM9)를 통한 입력단 전원 전압(VDDO) 노드와 웰 제어 신호(VFWC) 노드 간 누설전류는 발생하지 않을 수 있다.
패드를 통해 고전압(HV)이 인가될 때, 예시적으로 패드를 통해 3.3V의 전압이 인가될 때, 제7 P형 트랜지스터(PM7)는 턴-오프(turn-off) 되고 반면에 제8 P형 트랜지스터(PM8)가 턴-온 되어 웰 제어 신호(VFWC)는 고전압(HV), 즉 3.3V로 설정될 수 있다. 이때 전압 선택 신호(VSEL)가 로직 로우(logic low), 즉 0V 이므로 제9 P형 트랜지스터(PM9)는 턴-온(turn-on) 되고 제6 노드(Node_6)의 전압은 입력단 전원 전압(VDDO)으로 설정될 수 있다. 결과적으로 제10 N형 트랜지스터(NM10)는 턴-오프 되고, 결과적으로 제10 N형 트랜지스터(NM10) 및 제9 P형 트랜지스터(PM9)를 통한 누설전류는 발생하지 않을 수 있다.
결과적으로 패드에 인가되는 입력 신호의 전압 스윙(PAD Swing)이 고전압(HV)인 입력 신호가 인가된 경우 웰 제어 신호(VFWC)는 입력 신호의 전압에 따라 가변적으로 설정될 수 있다. 즉 패드에 로직 로우(logic low), 즉 0V가 인가될 때 웰 제어 신호(VFWC)는 입력단 전원 전압(VDDO)으로 설정되고, 패드에 로직 하이(logic high), 즉 고전압(HV)이 인가될 때 웰 제어 신호(VFWC)는 고전압(HV)으로 설정될 수 있다.
도 9 및 도 11을 참조하면, 패드에 인가되는 입력 신호의 전압 스윙이 저전압(LV)인 경우의 웰 전압 생성부(744)의 동작을 나타낸다. 먼저 패드에 인가되는 입력 신호의 전압 스윙이 저전압(LV)인 때 전압 선택 신호(VSEL)는 도 8을 참조하여 설명한 바와 같이 로직 하이(logic high), 즉 입력단 전원 전압(VDDO)으로 설정될 수 있다. 먼저 패드를 통해 로직 로우(logic low), 즉 0V의 전압이 인가될 때, 제7 P형 트랜지스터(PM7)는 턴-온(turn-on) 되고 웰 제어 신호(VFWC)는 입력단 전원 전압(VDDO)으로 설정될 수 있다. 예시적으로 입력단 전원 전압(VDDO)이 1.8V인 경우, 패드를 통해 로직 로우(logic low), 즉 0V의 전압이 인가될 때 웰 제어 신호(VFWC)는 1.8V 일 수 있다. 이때 제8 P형 트랜지스터(PM8)는 턴-오프 되어 제8 P형 트랜지스터(PM8)를 통한 패드와 웰 제어 신호(VFWC) 노드 간 누설 전류는 발생하지 않을 수 있다. 또한 전압 선택 신호(VSEL)에 의해 제9 P형 트랜지스터(PM9)는 턴-오프 되고 제10 N형 트랜지스터(NM10) 및 제9 P형 트랜지스터(PM9)를 통한 입력단 전원 전압(VDDO) 노드와 웰 제어 신호(VFWC) 노드 간 누설전류는 발생하지 않을 수 있다.
패드를 통해 저전압(LV)이 인가될 때, 예시적으로 패드를 통해 1.8V의 전압이 인가될 때, 제7 P형 트랜지스터(PM7) 및 제8 P형 트랜지스터(PM8)가 턴-오프 될 수 있다. 또한 전압 선택 신호(VSEL)에 의해 제9 P형 트랜지스터(PM9)는 턴-오프 될 수 있다. 결과적으로 웰 제어 신호(VFWC) 노드는 플로팅(floating) 상태가 될 수 있다. 즉 패드를 통해 저전압(LV)이 인가되는 경우, 웰 제어 신호(VFWC) 노드는 플로팅(floating) 상태가 되어 패드를 통해 0V가 인가될 때의 웰 제어 신호(VFWC)의 전압, 즉 1.8V를 유지하거나 또는 도 11과 같이 입력 전압이 0V에서 1.8V로의 변화(transition)에 기인한 전압 커플링(voltage coupling)에 의해 1.8V 보다 약간 더 높은 전압으로 설정될 수 있다.
결과적으로 패드에 인가되는 입력 신호의 전압 스윙(PAD Swing)이 저전압(LV)인 경우 웰 제어 신호(VFWC)는 입력단 전원 전압(VDDO) 또는 그 보다 높은 전압으로 설정될 수 있다. 즉 패드에 로직 로우(logic low), 즉 0V가 인가될 때 웰 제어 신호(VFWC)는 입력단 전원 전압(VDDO)으로 설정되고, 패드에 로직 하이(logic high), 즉 저전압(LV)이 인가될 때 웰 제어 신호(VFWC) 노드는 플로팅 상태가 되어 패드를 통해 0V가 인가될 때의 웰 제어 신호(VFWC)의 전압, 즉 입력단 전원 전압(VDDO)을 유지하거나 또는 그 보다 약간 더 높은 전압으로 설정될 수 있다.
도 12 및 도 13은 도 7의 고전압 보호부를 설명하기 위한 도면이다.
도 12를 참조하면, 고전압 보호부(741’)는 고전압 패스부(7411), 저전압 패스부(7412) 그리고 접지 전압 패스부(7413)를 포함할 수 있다. 고전압 패스부(7411), 저전압 패스부(7412) 그리고 접지 전압 패스부(7413)는 패드에 공통으로 그리고 병렬적으로 연결될 수 있고, 또한 제1 출력 신호(out1) 노드에 공통으로 연결될 수 있다.
고전압 패스부(7411)는 패드를 통해 고전압(HV)이 인가될 경우, 다시 말해 패드를 통해 입력단 전원 전압(VDDO) 보다 더 높은 고전압이 인가될 경우, 이 고전압 보다 낮은 전압을 가지는 제1 출력 신호(out1)를 생성할 수 있다. 이때 저전압 패스부(7412) 및 접지 전압 패스부(7413)는 각각 패드와 입력단 전원 전압(VDDO) 노드 또는 제1 출력 신호(out1) 노드 간 누설 전류가 발생하지 않도록 제어될 수 있다. 또한 저전압 패스부(7412) 및 접지 전압 패스부(7413)의 트랜지스터들은 신뢰성 동작 전압 범위 내에서 동작하도록 제어될 수 있다.
저전압 패스부(7412)는 패드를 통해 저전압(LV)이 인가될 경우, 다시 말해 패드를 통해 입력단 전원 전압(VDDO)과 유사한 전압이 인가될 경우, 이 저전압 또는 입력단 전원 전압(VDDO)를 제1 출력 신호(out1) 노드로 전달할 수 있다. 이때 고전압 패스부(7411) 및 접지 전압 패스부(7413)는 각각 패드와 입력단 전원 전압(VDDO) 노드 또는 제1 출력 신호(out1) 노드 간 누설 전류가 발생하지 않도록 제어될 수 있다. 또한 고전압 패스부(7411) 및 접지 전압 패스부(7413)의 트랜지스터들은 신뢰성 동작 전압 범위 내에서 동작하도록 제어될 수 있다.
접지 전압 패스부(7413)는 패드를 통해 접지 전압(GND) 또는 그 보다 약간 높은 전압이 인가될 경우, 이 접지 전압 또는 그 보다 약간 높은 전압을 제1 출력 신호(out1) 노드로 전달할 수 있다.
도 13을 참조하면 고전압 보호부(741’)는 패드를 통해 입력 되는 입력 신호의 전압이 접지 전압을 포함하는 제1 전압 범위에 있는 경우 접지 전압 패스부(7413)를 통해 입력 신호 또는 접지 전압을 제1 출력 신호(out1) 노드로 전달할 수 있다. 고전압 보호부(741’)는 패드를 통해 입력 되는 입력 신호의 전압이 저전압, 즉 입력단 전원 전압(VDDO)을 포함하는 제2 전압 범위에 있는 경우 저전압 패스부(7412)를 통해 입력 신호 또는 입력단 전원 전압(VDDO)을 제1 출력 신호(out1) 노드로 전달할 수 있다. 또한 고전압 보호부(741’)는 패드를 통해 입력 되는 입력 신호의 전압이 고전압을 포함하는 제3 전압 범위에 있는 경우 고전압 패스부(7411)를 통해 입력 신호의 전압 보다 낮은 전압을 갖는 제1 출력 신호(out1)를 생성하여 제1 출력 신호(out1) 노드로 전달하거나 또는 입력단 전원 전압(VDDO)을 제1 출력 신호(out1) 노드로 전달 할 수 있다.
도 14는 도 12의 고전압 보호부를 상세하게 설명하기 위한 도면이다. 또한 도 15 및 도 16은 본 발명의 실시예에 따른 도 14의 고전압 보호부의 동작을 상세하게 설명하기 위한 도면이다.
도 14 내지 도 15를 참조하면, 패드를 통해 고전압(HV)의 입력 신호가 인가된 경우의 고전압 보호부(741’)의 동작을 나타낸다. 도 12 및 도 13을 참조하여 설명한 바와 같이 패드를 통해 고전압(HV)의 입력 신호가 인가된 경우 고전압 패스부(7411)는 고전압 보다 더 낮은 전압 또는 입력단 전원 전압(VDD0)을 제1 출력 신호(out1) 노드로 전달할 수 있다. 패드를 통해 인가되는 입력 신호의 전압 스윙(swing)이 고전압(HV)인 경우 전압 선택 신호(VSEL)는 도 8을 참조하여 설명한 바와 같이 로직 로우(logic low), 즉 0V 일 수 있다. 또한 보호 제어 신호(CIEV)는 로직 로우(logic low), 즉 0V일 수 있다.
패드를 통해 고전압(HV), 예시적으로 3.3V가 인가된 경우, 고전압 패스부(7411)의 동작은 다음과 같다. 먼저 패드에 인가된 입력 신호에 의해 제9 N형 트랜지스터(NM9)가 턴-온 되고 결과적으로 제1 출력 신호(out1)의 전압은 보호 전압, 즉 입력단 전원 전압(VDDO) 일 수 있다. 입력단 전원 전압(VDDO)은 예시적으로 1.8V 일 수 있다.
패드를 통해 고전압(HV), 예시적으로 3.3V가 인가된 경우, 접지 전압 패스부(7413)의 제4 N형 트랜지스터(NM4)는 드레인 및 소스 양단이 1.8V 또는 3.3V가 되어 턴-오프 되고, 결과적으로 패드와 제1 출력 신호(out1) 노드 간 누설 전류는 발생하지 않을 수 있다. 또한 제4 N형 트랜지스터(NM4)는 드레인-소스 간 전압차, 게이트-소스 간 전압차 및 게이스-드레인 간 전압차가 트랜지스터의 신뢰성 동작 전압 범위 내에서 동작하게 된다.
패드를 통해 고전압(HV), 예시적으로 3.3V가 인가된 경우, 저전압 패스부(7412)의 동작은 다음과 같다. 제2 P형 트랜지스터(PM2)는 턴-온 될 수 있고, 결과적으로 제1 노드(Node_1)는 고전압(HV), 즉 3.3V로 설정될 수 있다. 제1 노드(Node_1)의 전압에 의해 제3 P형 트랜지스터(PM3)는 턴-오프 될 수 있고, 결과적으로 제3 P형 트랜지스터(PM3)를 통한 패드와 제1 출력 신호(out1) 노드 간 누설 전류는 발생하지 않을 수 있다. 이때 보호 제어 신호(CIEV)는 0V이고 제5 P형 트랜지스터(PM5)는 턴-온 될 수 있다. 결과적으로 제2 노드(Node_2)의 전압이 1.8V로 설정될 수 있다. 따라서 제5 N형 트랜지스터(NM5)의 드레인 및 소스 양단이 3.3V 또는 1.8V가 되어 제5 N형 트랜지스터(NM5)는 턴-오프 될 수 있다. 제3 노드(Node_3)는 제6 P형 트랜지스터(PM6)가 턴-온 되어 1.8V로 설정될 수 있다. 다시 말해 제2 P형 트랜지스터(PM2), 제3 P형 트랜지스터(PM3) 및 제5 N형 트랜지스터(NM5)를 포함한 저전압 패스부(7412)의 트랜지스터들은 신뢰성 동작 전압 범위 내에서 동작할 수 있다. 또한 웰 제어 신호(VFWC)는 도 9 내지 도 11를 참조하여 설명한 바와 같이 3.3V로 설정될 수 있다. 결과적으로 패드와 제3 P형 트랜지스터(PM3)의 웰(well) 간 누설 전류는 발생하지 않을 수 있다.
도 12 및 도 13을 참조하여 설명한 바와 같이 패드를 통해 접지 전압의 입력 신호가 인가된 경우 접지 전압 패스부(7413)를 통해 입력 신호를 제1 출력 신호(out1)로 전달할 수 있다. 이를 상세히 설명하면 하기와 같다.
도 14 내지 도 15를 참조하면, 먼저 패드를 통해 인가되는 입력 신호의 전압 스윙이 고전압(HV) 일 경우, 패드를 통해 0V가 인가될 때의 접지 전압 패스부(7413)의 동작은 다음과 같다.
접지 전압 패스부(7413)의 제4 N형 트랜지스터(NM4)가 턴-온 되고 제1 출력 신호(out1)는 0V로 설정될 수 있다. 예시적으로 패드를 통해 패드를 통해 도 13의 제1 전압 범위에 포함되는 0.1V가 인가될 때 제1 출력 신호(out1)는 입력 신호와 같이 0.1V로 설정될 수 있다.
이 경우 고전압 패스부(7411)의 제9 N형 트랜지스터(NM9)는 턴-오프 되어 제9 N형 트랜지스터(NM9)를 통한 입력단 전원 전압(VDDO) 노드와 제1 출력 신호(out1) 노드 간 누설 전류는 발생하지 않을 수 있다.
또한 이 경우 저전압 패스부(7412)의 동작은 다음과 같다. 먼저 보호 제어 신호(CIEV)가 0V이므로 제5 P형 트랜지스터(PM5) 및 제6 P형 트랜지스터(PM6)는 턴-온 되고, 결과적으로 제2 노드(Node_2) 및 제3 노드(Node_3)는 입력단 전원 전압(VDDO), 즉 1.8V로 설정될 수 있다. 제3 노드(Node_3)의 전압에 의해 제4 P형 트랜지스터(PM4)가 턴-오프 될 수 있다. 웰 제어 신호(VFWC)는 도 9 내지 도 11를 참조하여 설명한 바와 같이 1.8V로 설정될 수 있다. 이때 패드는 0V 이므로 패드와 제3 P형 트랜지스터(PM3)의 웰(well)간 누설 전류는 발생하지 않을 수 있다.
도 14 및 도 16을 참조하면, 패드를 통해 전압 스윙이 저전압(LV)인 입력 신호가 인가된 경우의 고전압 보호부(741’)의 동작을 나타낸다. 도 12 및 도 13을 참조하여 설명한 바와 같이 패드를 통해 저전압(LV)의 입력 신호가 인가된 경우 저전압 패스부(7412)를 통해 입력 신호를 제1 출력 신호(out1)로 전달할 수 있다. 패드를 통해 인가되는 입력 신호의 전압 스윙(swing)이 저전압(LV)인 경우 전압 선택 신호(VSEL)는 도 8을 참조하여 설명한 바와 같이 로직 하이(logic high), 즉 1.8V 일 수 있다. 또한 보호 제어 신호(CIEV)는 로직 하이(logic high), 즉 1.8V 일 수 있다.
먼저 패드를 통해 저전압(LV), 즉 1.8V가 인가된 경우 저전압 패스부(7412)의 동작은 다음과 같다. 도 8 내지 도 12을 참조하여 설명한 바와 같이 패드를 통해 저전압(LV), 즉 1.8V가 인가된 경우 전압 선택 신호(VSEL)와 보호 제어 신호(CIEV)가 모두 1.8V이므로 제7 N형 트랜지스터(NM7), 제8 N형 트랜지스터(NM8) 및 제6 N형 트랜지스터(NM6)가 모두 턴-온 되고 또한 제6 P형 트랜지스터(PM6)가 턴-오프 되어 제3 노드(Node_3) 및 제2 노드(Node_2)가 0V로 설정될 수 있다. 또한 제2 P형 트랜지스터(PM2)가 턴-오프 상태이므로 제1 노드(Node_1) 또한 0V로 설정될 수 있다. 결과적으로 패드를 통해 1.8V가 인가된 경우 제3 P형 트랜지스터(PM3) 및 제4 P형 트랜지스터(PM4)를 통해 제1 출력 신호(out1)의 전압이 1.8V로 설정될 수 있다. 이 경우 도 9 내지 도 11를 참조하여 설명한 바와 같이 웰 제어 신호(VFWC)는 1.8V 또는 이 보다 약간 더 높은 전압으로 설정될 수 있다. 이때 패드는 1.8V이므로 결과적으로 패드와 제3 P형 트랜지스터(PM3)의 웰(well) 간 누설 전류는 발생하지 않을 수 있다.
패드를 통해 저전압(LV), 즉 1.8V가 인가된 경우 접지 전압 패스부(7413)의 제4 N형 트랜지스터(NM4)의 드레인 및 소스 양단이 1.8V가 되어 패드와 제1 출력 신호(out1) 노드 간 누설 전류는 발생하지 않을 수 있다. 또한 제4 N형 트랜지스터(NM4)는 신뢰성 동작 전압 범위 내에서 동작할 수 있다.
패드를 통해 저전압(LV), 즉 1.8V가 인가된 경우 고전압 패스부(7411)의 제9 N형 트랜지스터(NM9)의 드레인 및 소스 양단이 1.8V가 되어 입력단 전원 전압(VDDO)와 제1 출력 신호(out1) 노드 간 누설 전류는 발생하지 않을 수 있다. 또한 제9 N형 트랜지스터(NM9)는 신뢰성 동작 전압 범위 내에서 동작할 수 있다.
입력 신호의 전압 스윙이 저전압(LV)이고 패드를 통해 0V가 인가된 경우, 접지 전압 패스부(7413)의 동작은 다음과 같다. 먼저 제4 N형 트랜지스터(NM4)가 턴-온 되고 제1 출력 신호(out1)는 0V로 설정될 수 있다.
이 경우 고전압 패스부(7411)의 제9 N형 트랜지스터(NM9)는 턴-오프 되어 제9 N형 트랜지스터(NM9)를 통한 입력단 전원 전압(VDDO) 노드와 제1 출력 신호(out1) 노드 간 누설 전류는 발생하지 않을 수 있다.
이 경우 저전압 패스부(7412)의 동작은 다음과 같다. 전압 선택 신호(VSEL)와 보호 제어 신호(CIEV)가 모두 1.8V이므로 제7 N형 트랜지스터(NM7), 제8 N형 트랜지스터(NM8) 및 제6 N형 트랜지스터(NM6)가 턴-온 되고 제6 P형 트랜지스터(PM6)가 턴-오프 되어 제3 노드(Node_3) 및 제2 노드(Node_2)가 0V로 설정될 수 있다. 또한 제2 P형 트랜지스터(PM2)가 턴-오프 상태이므로 제1 노드(Node_1) 또한 0V로 설정될 수 있다. 이 경우 도 9 내지 도 11를 참조하여 설명한 바와 같이 웰 제어 신호(VFWC)는 1.8V로 설정될 수 있다. 이때 패드는 0V이므로 결과적으로 패드와 제3 P형 트랜지스터(PM3)의 웰(well)간 누설 전류는 발생하지 않을 수 있다.
고전압 보호부(741’)는 패드를 통해 입력 되는 신호의 전압 스윙이 고전압(HV)인 경우 이를 변환하여 입력단 전원 전압(VDDO)의 스윙을 갖는 제1 출력 신호(out1)를 생성할 수 있다. 따라서 도 12 내지 도 16을 참조하여 설명한 고전압 보호부(741’)는 도 6을 참조하여 설명한 고전압 보호부(741)와 달리 신호 반전부(742)에서 누설 전류를 발생시키지 않는다. 다시 말해 제1 출력 신호(out1)가 로직 하이(logic high)일 때, 제1 출력 신호(out1)는 입력단 전원 전압(VDDO)으로 설정되므로 신호 반전부(742)의 제1 P형 트랜지스터(PM1)을 완전히 턴-오프 시켜 누설 전류가 발생하지 않을 수 있다.
고전압 보호부(741’)는 패드를 통해 입력 되는 신호의 전압 스윙이 저전압(LV)인 경우, 저전압(LV)과 동일한 크기의 전압 스윙을 갖는 제1 출력 신호(out1)를 생성할 수 있다. 결과적으로 상술한 바와 같이 제1 출력 신호(out1)는 신호 반전부(742)의 제1 P형 트랜지스터(PM1)을 완전히 턴-오프 시켜 누설 전류가 발생하지 않을 수 있다.
도 17은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 18은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 19는 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 반도체 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 20은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
도 20을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 반도체 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(2000)의 프로토콜에 따라 호스트(2000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 100: 메모리 셀 어레이
200: 주변 회로들 300: 제어 로직

Claims (20)

  1. 패드와 연결되는 고전압 보호부를 포함하고,
    상기 고전압 보호부는 상기 패드와 출력 신호 노드에 공통으로 병렬 연결되는 저전압 패스부와 고전압 패스부를 포함하고,
    상기 저전압 패스부는 상기 패드를 통해 제1 전압 범위에 포함되는 제1 전압이 인가될 때, 상기 제1 전압을 전위 레벨 변화없이 상기 출력 신호 노드에 전달하고,
    상기 고전압 패스부는 상기 패드를 통해 상기 제1 전압 범위 보다 높은 제2 전압 범위에 포함되는 제2 전압이 인가될 때, 상기 제2 전압 보다 낮은 제3 전압을 상기 출력 신호 노드에 전달하는 것을 특징으로 하는 입력 버퍼 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 고전압 보호부는 전원 전압으로 입력단 전원 전압을 사용하고,
    상기 입력단 전원 전압은 상기 제1 전압 범위에 포함되고,
    상기 제3 전압은 상기 입력단 전원 전압과 동일한 것을 특징으로 하는 입력 버퍼 회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 고전압 보호부는 접지 전압 패스부를 포함하고,
    상기 접지 전압 패스부는 상기 패드를 통해 상기 제1 전압 범위 보다 낮은 제3 전압 범위 내에 포함되는 제4 전압이 인가될 때, 상기 제4 전압을 상기 출력 신호 노드에 전달하는 것을 특징으로 하는 입력 버퍼 회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제3 전압 범위는 접지 전압을 포함하는 것을 특징으로 하는 입력 버퍼 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 고전압 보호부는 다수의 트랜지스터들을 포함하고,
    상기 패드를 통해 상기 제2 전압이 인가될 때, 상기 다수의 트랜지스터들 각각의 드레인과 소스 간 전압차, 게이트와 드레인 간 전압차 및 게이트와 소스 간 전압차는 상기 입력단 전원 전압의 1.1배를 넘지 않는 것을 특징으로 하는 입력 버퍼 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 고전압 보호부는 웰 전압 생성부를 포함하고,
    상기 웰 전압 생성부는 상기 패드를 통해 인가되는 전압에 기초하여 상기 고전압 보호부에 포함되는 적어도 하나의 P형 트랜지스터의 웰 전압을 가변적으로 제어하는 것을 특징으로 하는 입력 버퍼 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 웰 전압 생성부에 포함되는 적어도 하나의 P형 트랜지스터의 웰 전압은 상기 패드를 통해 인가되는 상기 전압에 기초하여 가변되는 것을 특징으로 하는 입력 버퍼 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 고전압 보호부는 전압 선택 신호에 의해 제어되고,
    상기 전압 선택 신호는 상기 패드를 통해 입력되는 신호의 전압 스윙의 크기에 따라 가변되는 것을 특징으로 하는 입력 버퍼 회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 출력 신호 노드에 연결된 신호 반전부를 포함하고,
    상기 제3 전압은 상기 신호 반전부에 포함되는 P형 트랜지스터를 턴-오프 시키는 것을 특징으로 하는 입력 버퍼 회로.
  10. 패드를 통해 호스트로부터 입력 신호를 전달 받는 입력 버퍼 회로를 포함하고,
    상기 입력 버퍼 회로는 전원 전압으로 입력단 전원 전압을 사용하는 고전압 보호부 및 웰 전압 생성부를 포함하고,
    상기 고전압 보호부는 상기 입력 신호의 전압이 전원 전압 보다 높은 제1 전압인 때 상기 입력단 전원 전압을 출력하고,
    상기 웰 전압 생성부는 상기 입력 신호의 상기 전압에 기초하여 상기 고전압 보호부에 포함되는 적어도 하나의 P형 트랜지스터의 웰 전압을 가변적으로 제어하는 것을 특징으로 하는 메모리 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 고전압 보호부는 상기 입력 신호의 상기 전압이 상기 제1 전압 보다 낮은 제2 전압인 때 제1 트랜지스터를 경유하여 상기 입력 신호를 출력하는 것을 특징으로 하는 메모리 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 고전압 보호부 및 상기 웰 전압 생성부는 다수의 트랜지스터들을 포함하고,
    상기 입력 신호의 상기 전압이 상기 제1 전압인 때, 상기 다수의 트랜지스터들 각각의 드레인과 소스 간 전압차, 게이트와 드레인 간 전압차 및 게이트와 소스 간 전압차는 상기 입력단 전원 전압의 1.1배를 넘지 않는 것을 특징으로 하는 메모리 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 입력 신호의 상기 전압이 상기 제2 전압인 때 상기 고전압 보호부에 포함되는 상기 적어도 하나의 P형 트랜지스터의 상기 웰 전압은 플로팅 되는 것을 특징으로 하는 메모리 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 고전압 보호부는 상기 입력 신호의 상기 전압이 상기 제2 전압 보다 낮은 제3 전압인 때 제2 트랜지스터를 경유하여 상기 입력 신호를 출력하는 것을 특징으로 하는 메모리 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 입력 신호의 상기 전압이 상기 제1 전압인 때, 상기 제1 트랜지스터의 웰 전압은 상기 제1 전압인 것을 특징으로 하는 메모리 시스템.
  16. 패드를 통해 외부 장치로부터 입력 신호를 인가 받는 입력 버퍼 회로를 포함하고,
    상기 입력 버퍼 회로는 상기 패드와 출력 신호 노드에 공통으로 병렬 연결된 고전압 패스부, 저전압 패스부 및 접지 전압 패스부를 포함하고,
    상기 고전압 패스부는 상기 입력 신호의 전압이 제1 전압 범위에 포함될 때, 상기 제1 전압 범위보다 낮은 전위를 가지는 보호 전압을 상기 출력 신호 노드로 출력하고,
    상기 저전압 패스부는 상기 입력 신호의 전압이 상기 제1 전압 범위 보다 낮은 제2 전압 범위에 포함될 때, 상기 입력 신호를 전위 레벨 변화없이 상기 출력 신호 노드로 전달하고,
    상기 접지 전압 패스부는 상기 입력 신호의 전압이 상기 제2 전압 범위 보다 낮은 제3 전압 범위에 포함될 때, 상기 입력 신호를 상기 출력 신호 노드로 전달하는 것을 특징으로 하는 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 입력 버퍼 회로는 전원 전압으로 입력단 전원 전압을 사용하고,
    상기 보호 전압은 상기 입력단 전원 전압과 동일한 것을 특징으로 하는 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 입력 신호의 상기 전압이 상기 제1 전압 범위에 포함될 때, 상기 입력 버퍼 회로에 포함되는 트랜지스터들 각각의 드레인과 소스 간 전압차, 게이트와 드레인 간 전압차 및 게이트와 소스 간 전압차는 상기 입력단 전원 전압의 1.1배를 넘지 않는 것을 특징으로 하는 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 입력 버퍼 회로는 웰 전압 생성부를 포함하고,
    상기 웰 전압 생성부는 상기 입력 신호의 상기 전압에 기초하여 상기 저전압 패스부에 포함된 적어도 하나의 P형 트랜지스터의 웰 전압을 가변적으로 제어하는 것을 특징으로 하는 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제19항에 있어서,
    상기 저전압 패스부는 전압 선택 신호에 의해 제어되고,
    상기 전압 선택 신호는 상기 입력 신호의 전압 스윙의 크기에 따라 가변되는 것을 특징으로 하는 메모리 장치.
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