CN108932958A - 具有输入缓冲电路的半导体装置和存储器系统 - Google Patents

具有输入缓冲电路的半导体装置和存储器系统 Download PDF

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Abstract

本发明提供一种输入缓冲电路，其包括：高电压保护单元，其联接到焊盘并且包括共同联接到输出信号节点的低电压通过单元和高电压通过单元。当落入第一电压范围内的第一电压通过焊盘被施加时，低电压通过单元可以将第一电压传递到输出信号节点。当落入比第一电压范围高的第二电压范围内的第二电压通过焊盘被施加时，高电压通过单元可以将比第二电压低的第三电压传递到输出信号节点。

Description

具有输入缓冲电路的半导体装置和存储器系统
相关申请的交叉引用
本申请要求于2017年5月26日提交的申请号为10-2017-0065427的韩国专利申请的优先权，其整体通过引用并入本文。
技术领域
本公开的各个实施例总体涉及一种具有输入缓冲电路的半导体装置和电子系统。特别地，本公开的各个实施例涉及一种当高电压信号被输入到半导体装置或电子系统时，用于半导体装置或电子系统的稳定操作的输入缓冲电路。
背景技术
随着工艺技术的发展，半导体装置的电源电压(supply voltage)已经逐渐下降。然而，应用这种半导体装置的系统的电源电压通常等于或高于半导体装置的电源电压。因此，即使当输入信号具有宽电压范围时，也需要稳定地操作半导体装置的输入缓冲电路。
通常，半导体装置的输入缓冲电路表示输入缓冲器，其联接到焊盘(pad)以缓冲通过焊盘施加的外部信号。特别地，当从外部装置施加的输入信号具有高于半导体装置的输入缓冲电路的电源电压的电压时，输入缓冲电路中晶体管的可靠性可能恶化，或者可选地，在输入缓冲电路的操作期间可能发生大量的泄漏电流，从而导致半导体装置的故障。
因此，即使当具有宽电压范围的外部输入信号被接收时，也需要能够稳定操作的输入缓冲电路。
发明内容
本公开的各个实施例涉及一种具有可以提高电子系统的可靠性的输入缓冲电路的半导体装置和电子系统。
根据本公开的一个实施例，输入缓冲电路可以包括：高电压保护单元，其联接到焊盘并且包括共同联接到输出信号节点的低电压通过单元和高电压通过单元。当通过焊盘施加落入第一电压范围内的第一电压时，低电压通过单元可以将第一电压传递到输出信号节点。当通过焊盘施加落入高于第一电压范围的第二电压范围内的第二电压时，高电压通过单元可以将低于第二电压的第三电压传递到输出信号节点。
根据本公开的一个实施例，存储器系统可以包括输入缓冲电路，其被配置为通过焊盘从主机接收输入信号。输入缓冲电路可以包括使用输入级电源电压作为电源电压的高电压保护单元和阱电压(well voltage)生成单元。当输入信号的电压是高于电源电压的第一电压时，高电压保护单元可以输出输入级电源电压，并且阱电压生成单元可以基于输入信号的电压可变地控制包括在高电压保护单元中的至少一个第一类型晶体管的阱电压。
根据本公开的一个实施例，半导体装置可以包括输入缓冲电路，其被配置为通过焊盘从外部装置接收输入信号并且包括共同联接到输出信号节点的高电压通过单元、低电压通过单元和接地电压通过单元。当输入信号的电压落入第一电压范围内时，高电压通过单元可以将低于第一电压的保护电压输出到输出信号节点。当输入信号的电压落入低于第一电压范围的第二电压范围内时，低电压通过单元可以将输入信号传递到输出信号节点。当输入信号的电压落入低于第二电压范围的第三电压范围内时，接地电压通过单元可以将输入信号传递到输出信号节点。
附图说明
图1是示出根据本公开的实施例的存储器装置的示图。
图2是示出根据本公开的实施例的存储器系统的示图。
图3是示出图2的存储器控制器的示图。
图4是用于描述晶体管的可靠操作电压范围的示图。
图5是示出输入缓冲电路的框图。
图6是示出根据本公开的实施例的输入缓冲电路的示图。
图7是示出根据本公开的实施例的输入缓冲电路的示图。
图8是示出图7的控制信号生成单元的示图。
图9是示出图7的阱电压生成单元的示图。
图10和图11是用于描述图7的阱电压生成单元的操作的示图。
图12和图13是示出图7的高电压保护单元的示图。
图14是详细示出图12的高电压保护单元的示图。
图15和图16是用于描述根据本公开的实施例的图14的高电压保护单元的操作的示图。
图17是示出具有图1的存储器装置的存储器系统的实施例的示图。
图18是示出具有图1的存储器装置的存储器系统的实施例的示图。
图19是示出具有图1的存储器装置的存储器系统的实施例的示图。
图20是示出具有图1的存储器装置的存储器系统的实施例的示图。
具体实施方式
现在将参照附图在下文中更全面地描述示例性实施例；然而，它们可以以不同的形式体现并且不应当被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是彻底且完全的，并且将向本领域技术人员完全传达示例性实施例的范围。
将理解的是，当元件被称为“联接”或“连接”到另一元件时，其可以直接联接或连接到其它元件或者可以在其中存在中间元件。在本说明书中，当元件被称为“包括”或“包含”部件时，其不排除其它部件，而是可以进一步包括其它部件，除非在上下文中具体指出相反的描述。
图1是示出根据本公开的实施例的存储器装置的示图。
参照图1，存储器装置1100可以包括在其中存储数据的存储器单元阵列100。存储器装置1100还可以包括外围电路200，其执行用于将数据存储在存储器单元阵列100中的编程操作、用于输出存储的数据的读取操作以及用于擦除存储的数据的擦除操作。存储器装置1100可以包括控制逻辑300，其在存储器控制器(未示出)的控制下控制外围电路200。
存储器单元阵列100可以包括多个存储块MB1至MBk 110(其中k是正整数)。局部线(local line)LL和位线BL1至BLn(其中n是正整数)可以联接到存储块MB1至MBk 110中的每一个。例如，局部线LL可以包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多个字线。进一步地，局部线LL可以包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚拟线。此处，第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可以包括字线、漏极选择线和源极选择线以及源极线。在另一示例中，局部线LL可以进一步包括虚拟线。在又一示例中，局部线LL可以进一步包括管线。局部线LL可以分别联接到存储块MB1至MBk 110，并且位线BL1到BLn可以共同联接到存储块MB1到MBk 110。存储块MB1至MBk 110可以被实施为二维(2D)结构或三维(3D)结构。例如，具有2D结构的存储块110中的存储器单元可以被水平地布置在衬底上。例如，具有3D结构的存储块110中的存储器单元可以被竖直地堆叠在衬底上。
外围电路200可以在控制逻辑300的控制下对选择的存储块110执行编程、读取或擦除操作。例如，在控制逻辑300的控制下，外围电路200可以将验证电压和通过电压供给到第一选择线、第二选择线和字线，可以选择性地使第一选择线、第二选择线和字线放电，并且可以验证联接到从字线中选择的字线的存储器单元。例如，外围电路200可以包括电压生成电路210、行解码器220、页面缓冲器组230、列解码器240、输入/输出电路250和感测电路260。
电压生成电路210可以响应于操作信号OP_CMD生成用于编程操作、读取操作及擦除操作的各种操作电压Vop。进一步地，电压生成电路210可以响应于操作信号OP_CMD使局部线LL选择性地放电。例如，电压生成电路210可以在控制逻辑300的控制下生成编程电压、验证电压、通过电压、导通电压、读取电压、擦除电压、源极线电压等。
行解码器220可以响应于行地址RADD将操作电压Vop传递到与选择的存储块110联接的局部线LL。
页面缓冲器组230可以包括联接到位线BL1至BLn的多个页面缓冲器PB1至PBn231。页面缓冲器PB1至PBn 231可以响应于页面缓冲器控制信号PBSIGNALS而被操作。例如，页面缓冲器PB1至PBn 231可以临时存储通过位线BL1至BLn接收的数据，或者可以在读取操作或验证操作期间感测位线BL1至BLn的电压或电流。
列解码器240可以响应于列地址CADD在输入/输出电路250和页面缓冲器组230之间传递数据。例如，列解码器240可以通过数据线DL与页面缓冲器231交换数据，或者可以通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以将从存储器控制器(未示出)接收的命令CMD和地址ADD传递到控制逻辑300，或者可以与列解码器240交换数据DATA。
在读取操作或验证操作期间，感测电路260可以响应于使能位VRY_BIT<#>生成参考电流，并且可以通过将从页面缓冲器组230接收的感测电压VPB与基于参考电流生成的参考电压进行比较来输出通过信号PASS或失败信号FAIL。
控制逻辑300可以响应于命令CMD和地址ADD，通过输出操作信号OP_CMD、行地址RADD、页面缓冲器控制信号PBSIGNALS和使能位VRY_BIT<#>来控制外围电路200。进一步地，控制逻辑300可以响应于通过信号PASS或失败信号FAIL来确定验证操作是否已经通过或失败。
图2是示出根据本公开的实施例的存储器系统的示图。
参照图2，存储器系统1000可以包括在其中存储数据的存储器装置1100以及用于在主机2000的控制下控制存储器装置1100的存储器控制器1200。
主机2000可以使用诸如以下的各种通信方法中的至少一种与存储器系统1000通信：通用串行总线(USB)通信方法、串行AT附件(SATA)通信方法、串列SCSI(SAS)通信方法、高速芯片间(HSIC)通信方法、小型计算机系统接口(SCSI)通信方法、外围组件互联(PCI)通信方法、高速PCI(PCIe)通信方法、高速非易失性存储器(NVMe)通信方法、通用闪速存储器(UFS)通信方法、安全数字(SD)通信方法、多媒体卡(MMC)通信方法、嵌入式MMC(eMMC)通信方法、双列直插式存储器模块(DIMM)通信方法、寄存式DIMM(RDIMM)通信方法和负载减少的DIMM(LRDIMM)通信方法。
存储器控制器1200可以控制存储器系统1000的整体操作并且还控制主机2000和存储器装置1100之间的数据交换。例如，存储器控制器1200可以响应于来自主机2000的请求，通过控制存储器装置1100来编程或读取数据。进一步地，存储器控制器1200可以存储包括在存储器装置1100中的主存储块和子存储块的信息并且可以选择存储器装置1100，使得根据为编程操作加载的数据量而对主存储块或子存储块执行编程操作。根据实施例，存储器装置1100可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)或闪速存储器。然而，存储器装置1100不限于上述示例，并且可以包括诸如数据处理器、微控制单元、电子传感器和通信芯片的任何适当类型的半导体装置。
存储器装置1100可以在存储器控制器1200的控制下执行编程操作、写入操作、读取操作或擦除操作。
图3是示出图2的存储器控制器的示图。
参照图3，存储器控制器1200可以包括处理器710、存储器缓冲器720、错误校正码(ECC)单元730、主机接口740、缓冲器控制电路750、存储器接口760和总线770。
总线770可以提供存储器控制器1200的部件之间的通道。
处理器710可以控制存储器控制器1200的全部操作并且可以执行逻辑操作。处理器710可以通过主机接口740与外部主机2000通信，并且还可以通过存储器接口760与存储器装置1100通信。进一步地，处理器710可以通过缓冲器控制电路750与存储器缓冲器720通信。处理器710可以使用存储器缓冲器720作为工作存储器、高速缓冲存储器或缓冲器存储器来控制存储器系统1000的操作。
存储器缓冲器720可以用作处理器710的工作存储器、高速缓冲存储器或缓冲存储器。存储器缓冲器720可以存储由处理器710执行的代码和命令。存储器缓冲器720可以存储由处理器710处理的数据。存储器缓冲器720可以包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC单元730可以执行错误校正。ECC单元730可以通过存储器接口760基于待被写入到存储器装置1100的数据来执行ECC编码。ECC编码的数据可以通过存储器接口760被传递到存储器装置1100。ECC单元730可以通过存储器接口760对从存储器装置1100接收的数据执行ECC解码。在实施例中，ECC单元730可以被包括在存储器接口760中作为存储器接口760的部件。
主机接口740可以在处理器710的控制下与外部主机2000通信。主机接口740可以使用诸如以下的各种通信方法中的至少一种执行通信：通用串行总线(USB)通信方法、串行AT附件(SATA)通信方法、串列SCSI(SAS)通信方法、高速芯片间(HSIC)通信方法、小型计算机系统接口(SCSI)通信方法、外围组件互联(PCI)通信方法、高速PCI(PCIe)通信方法、高速非易失性存储器(NVMe)通信方法、通用闪速存储器(UFS)通信方法、安全数字(SD)通信方法、多媒体卡(MMC)通信方法、嵌入式MMC(eMMC)通信方法、双列直插式存储器模块(DIMM)通信方法、寄存式DIMM(RDIMM)通信方法和负载减少的DIMM(LRDIMM)通信方法。
缓冲器控制电路750可以在处理器710的控制下控制存储器缓冲器720。
存储器接口760可以在处理器710的控制下与存储器装置1100通信。存储器接口760可以通过通道将命令、地址和数据传输到存储器装置1100/从存储器装置1100接收命令、地址和数据。
作为示例，存储器控制器1200可以不包括存储器缓冲器720和缓冲器控制电路750。
作为示例，处理器710可以使用代码控制存储器控制器1200的操作。处理器710可以从设置在存储器控制器1200中的非易失性存储器装置(例如，只读存储器：ROM)加载代码。作为示例，处理器710可以通过存储器接口760从存储器装置1100加载代码。
在实施例中，存储器控制器1200的总线770可以被分类为控制总线和数据总线。数据总线可以被配置成在存储器控制器1200内传输数据，并且控制总线可以被配置成在存储器控制器1200内传输诸如命令和地址的控制信息。数据总线和控制总线可以彼此隔离，并且可以既不彼此干扰也不彼此影响。数据总线可以联接到主机接口740、缓冲器控制电路750、ECC单元730和存储器接口760。控制总线可以联接到主机接口740、处理器710、缓冲器控制电路750、存储器缓冲器720和存储器接口760。
图4是用于描述晶体管的可靠操作电压范围的示图。
参照图4，当高电压被施加到晶体管10的栅极G、漏极D和源极S时，晶体管的可靠性可能恶化。换言之，当栅极-漏极电压差Vgd、栅极-源极电压差Vgs和漏极-源极电压差Vds增加到特定电压或更高时，在晶体管10的操作期间可能发生错误。这种错误可能由晶体管10的栅极氧化物的击穿导致。
因此，晶体管10可以被控制成使得栅极-漏极电压差Vgd、栅极-源极电压差Vgs和漏极-源极电压差Vds小于或等于特定电压。在实施例中，仅当栅极-漏极电压差Vgd被控制为小于或等于比输入级电源电压略高的电压(VDDO+a1)时，可以保证晶体管10的可靠性。进一步地，仅当栅极-源极电压差Vgs和漏极-源极电压差Vds分别被控制为小于或等于VDDO+a2和VDDO+a3时，可以保证晶体管10的可靠性。此处，根据一个示例性实施例，a1、a2和a3可以是相同的值。
最近的存储器装置1100或存储器系统1000中使用的输入级电源电压VDDO通常可以是例如大约1.8V的电压。随着半导体加工技术的发展，这种电压趋于逐渐降低。输入级电源电压可以根据存储器装置1100或存储器系统1000的应用而被不同地设置。通常，上述变量a1、a2和a3中的每一个可以是对应于大约输入级电源电压VDDO的10％的电压。在实施例中，当输入级电源电压VDDO为1.8V时，a1、a2和a3可以各自为0.18V。换言之，当输入级电源电压VDDO为1.8V时，当晶体管10的栅极-漏极电压差Vgd、栅极-源极电压差Vgs和漏极-源极电压差Vds被控制为1.98V或更小时，可以保证晶体管10的操作的可靠性。
图5是用于描述输入缓冲电路的框图。
图1的输入/输出电路250或图3的主机接口740可以通过焊盘PAD从外部装置或主机2000接收信号。该信号可以是诸如命令和地址的控制信号或数据信号。通过焊盘PAD施加的输入信号的电压可以与输入级电源电压VDDO或内部电源电压VDD相同或不同。在实际的使用环境中，可以存在其中使用存储器装置1100或存储器系统1000的系统的电源电压与存储器装置1100或存储器系统1000的输入级电源电压VDDO不同的多种情况。作为示例，在输入/输出电路250或主机接口740中使用的输入级电源电压VDDO可以是1.8V，并且通过焊盘施加的输入信号可以输入有1.8V的电压摆动。输入信号具有1.8V的电压摆动的事实意味着输入信号的电压范围落入0V至1.8V的范围内。换言之，当输入信号为低时，施加0V的电压，而当输入信号为高时，施加1.8V的电压。作为另一示例，当通过焊盘施加的输入信号为高时，输入信号可以输入有高于输入级电源电压VDDO的电压。换言之，通过焊盘施加的输入信号可以输入有3.3V的电压摆动。当信号为低时，可以向焊盘施加0V的电压，而当信号为高时，可以向焊盘施加3.3V的电压。
输入信号的电压摆动的幅度可以根据存储器装置1100或存储器系统1000的应用而不同。例如，根据协议的版本，通用串行总线(USB)协议使用各种电压，使得输入信号的摆动的幅度为3.3V或1.8V。为了确保可以接收具有这种宽电压范围的输入信号的存储器装置1100或存储器系统1000的可靠性，图1的输入/输出电路250或图3的主机接口740可以包括输入缓冲电路20。输入缓冲电路20应当被设计成使得当从焊盘施加高电压时，可以保护包括在输入缓冲电路20中的晶体管的可靠性。另外，输入缓冲电路20需要被设计成使得其可适用于各种输入信号的所有电压摆动。
参照图5，输入缓冲电路20可以包括高电压保护单元741、信号反转单元742和电平转换单元743。
高电压保护单元741可以使用输入级电源电压VDDO作为电源电压。当高于输入级电源电压VDDO的电压被施加到焊盘时，高电压保护单元741可以保护包括在高电压保护单元741中的晶体管的可靠性。如以上参照图4所描述的，为了保证晶体管操作的可靠性，可以控制每个晶体管的栅极-漏极电压差Vgd、栅极-源极电压差Vgs和漏极-源极电压差Vds，使得它们被设置为特定电压或更低电压。换言之，当诸如3.3V的电压的高电压被施加到焊盘时，由于晶体管的栅极-漏极电压差Vgd、栅极-源极电压差Vgs和漏极-源极电压差Vds可以是远高于输入级电源电压VDDO(即，1.8V)的3.3V，因此在晶体管的操作期间可能发生错误。因此，如以上参照图4所描述的，当3.3V被施加到焊盘时，晶体管的栅极-漏极电压差Vgd、栅极-源极电压差Vgs和漏极-源极电压差Vds需要被控制成使得它们小于或等于1.98V。
当高电压被施加到焊盘时，高电压保护单元741可以将高电压转换成可以确保晶体管的可靠性的低电压，并且可以将低电压传递到信号反转单元742。换言之，第一输出信号out1可以是当通过焊盘施加高电压时从高电压被转换成较低电压的信号。
信号反转单元742可以使用输入级电源电压VDDO作为电源电压。信号反转单元742可以将从高电压保护单元741接收的第一输出信号out1转换为具有输入级电源电压VDDO的电压摆动的信号，并且可以将该信号传递到电平转换单元743。例如，当输入级电源电压VDDO是1.8V，并且具有3.3V的电压摆动的信号被输入到焊盘时，高电压保护单元741可以生成从输入信号被转换为具有低于3.3V的电压摆动的第一输出信号out1，并且可以将第一输出信号out1传递到信号反转单元742。第一输出信号out1的电压摆动的幅度应当处于可以确保信号反转单元742中晶体管的可靠性的水平。进一步地，信号反转单元742可以将第二输出信号out2传递到电平转换单元743，第二输出信号out2从第一输出信号out1被转换为具有输入级电源电压VDDO的电压摆动，即1.8V的电压摆动。第二输出信号out2可以是具有输入级电源电压VDDO的摆动的信号，而不管输入到焊盘的信号的电压范围。
可以要求从高电压保护单元741输出的第一输出信号out1在包括在信号反转单元742中的晶体管的操作期间不生成泄漏电流。以下对其进行详细描述。
电平转换单元743可以使用输入级电源电压VDDO和内部电源电压VDD作为电源电压。电平转换单元743可以将从信号反转单元742接收的第二输出信号out2转换为具有内部电源电压VDD的电压摆动的信号。换言之，第二输出信号out2可以是具有从0V到输入级电源电压VDDO的范围的信号，并且电平转换单元743可以将第二输出信号out2转换成具有从0V到内部电源电压VDD的范围的信号。内部电源电压VDD可以是略低于输入级电源电压VDDO的电压。例如，当输入级电源电压VDDO为1.8V时，内部电源电压VDD可以被设置为1.6V。即，当第二输出信号out2具有1.8V的电压摆动时，第三输出信号out3可以是具有1.6V的电压摆动的信号。
图6是示出根据本公开的实施例的输入缓冲电路的示图。
参照图6，输入缓冲电路20可以包括高电压保护单元741、信号反转单元742和电平转换单元743。
当通过焊盘施加高电压时，高电压保护单元741生成具有低于所施加的高电压的电压的第一输出信号out1。例如，当输入级电源电压VDDO是1.8V，并且施加到焊盘的电压是3.3V时，第一输出信号out1可以被设置为比输入级电源电压VDDO低第三N-型晶体管NM3的阈值电压的电压。例如，N型晶体管的阈值电压可以是大约0.5V。在该情况下，第一输出信号out1可以被设置为约1.3V的电压。即，第三N型晶体管NM3的栅极-漏极电压差可以是1.5V，并且其栅极-源极电压差可以是第三N型晶体管NM3的阈值电压，即0.5V。进一步地，第三N型晶体管NM3的漏极-源极电压差可以被设置为2.0V。因此，当通过焊盘施加3.3V时，第三N型晶体管NM3可能脱离其可靠的操作电压范围，并且可能发生故障。
当第一输出信号out1的电压被设置为1.3V时，信号反转单元742的第一N型晶体管NM1可以被导通。另外，当输入使能信号IE为高时，信号反转单元742的第二N型晶体管NM2可以被导通。输入使能信号IE可以在执行输入操作时被激活为高状态，并且可以在不执行输入操作时被停用为低状态。因此，第二输出信号out2可以转换为低状态，即，接地电压。此处，需要关闭第一P型晶体管PM1以防止发生泄漏电流。通常，P型晶体管的阈值电压可以小于或等于N型晶体管的阈值电压。当N型晶体管的阈值电压是0.5V，并且P型晶体管的阈值电压低于N型晶体管的阈值电压时，第一P型晶体管PM1的源极-栅极电压差为0.5V，假设第一输出信号out1的电压被设置为1.3V，因此第一P型晶体管PM1可以被导通。因此，第一P型晶体管PM1、第一N型晶体管NM1和第二N型晶体管NM2都可以被导通，因此可能生成大量的泄漏电流。这种大量的泄漏电流可能导致输入缓冲电路20的操作错误。即使当P型晶体管的阈值电压等于N型晶体管的阈值电压时，也可以使第一P型晶体管PM1微弱地导通，从而导致特定电平处的泄漏电流。
换言之，在根据图6的实施例的输入缓冲电路20中，当从焊盘施加的电压等于或大于预定电平时，施加到内部晶体管的电压可能落在其可靠的操作电压范围之外，或者可选地，在操作期间可能发生大量的泄漏电流，从而导致故障。
图7是示出根据本公开的实施例的输入缓冲电路的示图。
参照图7，输入缓冲电路20'可以包括高电压保护单元741'、信号反转单元742、电平转换单元743、阱电压生成单元744和控制信号生成单元745。
高电压保护单元741'可以使用输入级电源电压VDDO作为电源电压。高电压保护单元741'可以被配置为使得即使当3.3V的高电压被施加到焊盘时，其内部晶体管也在可靠的操作电压范围内操作。进一步地，与以上参照图6描述的高电压保护单元741不同，高电压保护单元741'可以被设计成具有防止第一输出信号out1在信号反转单元742中产生泄漏电流的电压幅度。以下详细描述高电压保护单元741'的示例性电路配置和操作。
阱电压生成单元744可以生成用于基于被施加到焊盘的输入信号的电压来可变地控制包括在高电压保护单元741'中的P型晶体管的阱电压的阱控制信号VFWC。这种可变的阱电压控制旨在防止泄漏电流在高电压保护单元741'中发生。以下详细描述阱电压生成单元744的示例性电路配置和操作。
控制信号生成单元745可以生成用于基于施加到焊盘的输入信号的电压和输入使能信号IE来可变地控制高电压保护单元741'的保护控制信号CIEV。类似地，以下详细描述控制信号生成单元745的示例性配置和操作。
由于信号反转单元742和电平转换单元743的配置可以与以上参照图5和图6描述的相同，因此将省略其详细描述。
图8是示出图7的控制信号生成单元的示图。
参照图8，输入使能信号IE可以被控制成使得当输入被使能(输入使能)时，其具有逻辑高值，并且当输入被禁用(输入禁用)时，其具有逻辑低值。当输入被使能时，可以通过焊盘施加输入信号。
电压选择信号VSEL可以被控制成使得当施加到焊盘的输入信号的电压摆动是高电压(HV)摆动时，其具有逻辑低值，并且当输入信号的电压摆动是低电压(LV)摆动时，其具有逻辑高值。例如，电压选择信号VSEL可以被控制成使得当施加到焊盘的输入信号的电压摆动的幅度为3.3V时，其具有逻辑低值，并且当输入信号的电压摆动的幅度为1.8V时，其具有逻辑高值。
控制信号生成单元745可以生成基于输入使能信号IE和电压选择信号VSEL的保护控制信号CIEV。控制信号生成单元745可以执行控制，使得在输入使能信号IE为低时，即，在输入被禁用时，不管电压选择信号VSEL如何，保护控制信号CIEV都具有逻辑低值。控制信号生成单元745可以执行控制，使得在输入使能信号IE为高时，即，在输入被使能时，根据电压选择信号VSEL，保护控制信号CIEV具有不同的值。控制信号生成单元745可以执行控制，使得当输入使能信号IE为高并且电压选择信号VSEL为低时，即当输入被使能并且施加到焊盘的输入信号的电压摆动是高电压(HV)摆动时，保护控制信号CIEV具有逻辑低值。进一步地，控制信号生成单元745可以执行控制，使得当输入使能信号IE为高并且电压选择信号VSEL为高时，即当输入被使能并且施加到焊盘的输入信号的电压摆动是低电压(LV)摆动时，保护控制信号CIEV具有逻辑高值。
图9是示出图7的阱电压生成单元的示图。进一步地，图10和图11是用于描述图9的阱电压生成单元的操作的示图。
参照图9和图10，示出了假设施加到焊盘的输入信号的电压摆动(PAD Swing)是高电压(HV)摆动的情况下，阱电压生成单元744的操作。如以上参照图8所述，当施加到焊盘的输入信号的电压摆动是高电压(HV)摆动时，电压选择信号VSEL可以具有逻辑低值(例如，0V)。首先，当通过焊盘施加逻辑低值(例如，0V)时，第七P型晶体管PM7可以被导通，并且阱控制信号VFWC可以被设置为输入级电源电压VDDO。例如，当输入级电源电压VDDO是1.8V时，如果通过焊盘施加逻辑低值(例如，0V)，则阱控制信号VFWC可以是1.8V。此处，第八P型晶体管PM8可以被关断，因此不会在焊盘与阱控制信号VFWC的节点之间通过第八P型晶体管PM8发生泄漏电流。
由于电压选择信号VSEL具有逻辑低值(例如，0V)，所以第九晶体管PM9可以被导通，并且第六节点Node_6的电压可以被设置为输入级电源电压VDDO。因此，第十N型晶体管NM10的两端的电压可以是输入级电源电压VDDO(例如，1.8V)，并且因此，第十N型晶体管NM10可以被关断。因此，不会在输入级电源电压VDDO的节点与阱控制信号VFWC的节点之间通过第十N型晶体管NM10和第九P型晶体管PM9发生泄漏电流。
当通过焊盘施加高电压HV(例如，3.3V)时，第七P型晶体管PM7被关断，而第八P型晶体管PM8被导通，因此阱控制信号VFWC可以被设置为高电压HV(例如，3.3V)。此处，由于电压选择信号VSEL具有逻辑低值(例如，0V)，所以第九P型晶体管PM9可以被导通，并且第六节点Node_6的电压可以被设置为输入级电源电压VDDO。因此，第十N型晶体管NM10可以被关断，并且因此不会通过第十N型晶体管NM10和第九P型晶体管PM9发生泄漏电流。
因此，当其电压摆动(PAD Swing)是高电压(HV)摆动的输入信号被施加到焊盘时，可以根据输入信号的电压可变地设置阱控制信号VFWC。即，当逻辑低值(例如，0V)被施加到焊盘时，阱控制信号VFWC可以被设置为输入级电源电压VDDO。当逻辑高值(例如，高电压HV)被施加到焊盘时，阱控制信号VFWC可以被设置为高电压(HV)。
参照图9和11，示出了假设施加到焊盘的输入信号的电压摆动是低电压(LV)摆动的情况下阱电压生成单元744的操作。首先，如以上参照图8所述，当施加到焊盘的输入信号的电压摆动是低电压(LV)摆动时，电压选择信号VSEL可以被设置为逻辑高值，即，输入级电源电压VDDO。首先，当通过焊盘施加逻辑低值(例如，0V)时，第七P型晶体管PM7可以被导通，并且阱控制信号VFWC可以被设置为输入级电源电压VDDO。例如，当输入级电源电压VDDO是1.8V时，如果通过焊盘施加逻辑低值(例如，0V)，则阱控制信号VFWC可以是1.8V。此处，第八P型晶体管PM8可以被关断，因此不会在焊盘与阱控制信号VFWC的节点之间通过第八P型晶体管PM8发生泄漏电流。进一步地，第九P型晶体管PM9响应于电压选择信号VSEL被关断，并且不会在输入级电源电压VDDO的节点与阱控制信号VFWC的节点之间通过第十N型晶体管NM10和第九P型晶体管PM9发生泄漏电流。
当通过焊盘施加低电压LV(例如，1.8V)时，第七P型晶体管PM7和第八P型晶体管PM8都可以被关断。进一步地，响应于电压选择信号VSEL，第九P型晶体管PM9可以被关断。因此，阱控制信号VFWC的节点可能浮置。即，如图11所示，当通过焊盘施加低电压(LV)时，阱控制信号VFWC的节点可以浮置并且可以被保持在当通过焊盘施加0V时设置的阱控制信号VFWC的电压处(例如，在1.8V处)，或者可以经由由于输入电压从0V到1.8V的转变引起的电压耦合而被设置为略高于1.8V的电压。
因此，当施加到焊盘的输入信号的电压摆动(PAD Swing)是低电压(LV)摆动时，阱控制信号VFWC可以被设置为输入级电源电压VDDO或更高电压。即，当逻辑低值(例如，0V)被施加到焊盘时，阱控制信号VFWC可以被设置为输入级电源电压VDDO，而当逻辑高值(例如，低电压LV)被施加到焊盘时，阱控制信号VFWC的节点可以浮置并且可以被保持在当通过焊盘施加0V时设置的阱控制信号VFWC的电压处(例如，在输入级电源电压VDDO处)，或者可以被设置为略高于输入级电源电压VDDO的电压。
图12和图13是示出图7的高电压保护单元的示图。
参照图12，高电压保护单元741'可以包括高电压通过单元7411、低电压通过单元7412和接地电压通过单元7413。高电压通过单元7411、低电压通过单元7412和接地电压通过单元7413可以共同联接到焊盘并且与焊盘并联，并且还可以共同联接到第一输出信号out1的节点。
当通过焊盘施加高电压(HV)时，即，当通过焊盘施加高于输入级电源电压VDDO的电压时，高电压通过单元7411可以生成具有低于高电压的电压的第一输出信号out1。此处，低电压通过单元7412和接地电压通过单元7413可以被控制成使得分别不发生焊盘和输入级电源电压VDDO的节点之间的泄漏电流以及焊盘和第一输出信号out1的节点之间的泄漏电流。进一步地，低电压通过单元7412和接地电压通过单元7413的晶体管可以被控制成使得它们在可靠的操作电压范围内操作。
当通过焊盘施加低电压(LV)时，即，当通过焊盘施加与输入级电源电压VDDO相似的电压时，低电压通过单元7412可以将该电压或输入级电源电压VDDO传递到第一输出信号out1的节点。此处，高电压通过单元7411和接地电压通过单元7413可以被控制成使得分别不发生焊盘和输入级电源电压VDDO的节点之间的泄漏电流以及焊盘和第一输出信号out1的节点之间的泄漏电流。进一步地，高电压通过单元7411和接地电压通过单元7413的晶体管可以被控制成使得它们在可靠的操作电压范围内操作。
当接地电压GND或略高于接地电压的电压通过焊盘施加时，接地电压通过单元7413可以将接地电压或略高的电压传递到第一输出信号out1的节点。
参照图13，当通过焊盘施加的输入信号的电压落入包括接地电压的第一电压范围内时，高电压保护单元741'可以通过接地电压通过单元7413将输入信号或接地电压传递到第一输出信号out1的节点。当通过焊盘施加的输入信号的电压落入包括低电压(例如，输入级电源电压VDDO)的第二电压范围内时，高电压保护单元741'可以经由低电压通过单元7412将输入信号或输入级电源电压VDDO传递到第一输出信号out1的节点。进一步地，当通过焊盘施加的输入信号的电压落入包括高电压的第三电压范围内时，高电压保护单元741'可以通过高电压通过单元7411生成具有低于输入信号的电压的电压的第一输出信号out1，并且可以将第一输出信号out1传递到第一输出信号out1的节点或者可以将输入级电源电压VDDO传递到第一输出信号out1的节点。
图14是用于描述图12的高电压保护单元的示例性配置的示图。图15和图16是用于描述根据本公开的实施例的图14的高电压保护单元的操作的示图。
参照图14和图15，示出了假设通过焊盘施加高电压(HV)输入信号的情况下的高电压保护单元741'的操作。如以上参照图12和图13描述的，当通过焊盘施加高电压(HV)输入信号时，高电压通过单元7411可以将低于高电压的电压或输入级电源电压VDDO传递到第一输出信号out1的节点。如以上参照图8所述，当通过焊盘施加的输入信号的电压摆动是高电压(HV)摆动时，电压选择信号VSEL可以具有逻辑低值(例如，0V)。进一步地，保护控制信号CIEV可以具有逻辑低值(例如，0V)。
下面描述当通过焊盘施加高电压HV(例如，3.3V)时高电压通过单元7411的操作。首先，第九N型晶体管NM9可以响应于施加到焊盘的输入信号而导通，因此，第一输出信号out1的电压可以是保护电压，即，输入级电源电压VDDO。输入级电源电压VDDO可以为例如1.8V。
当通过焊盘施加高电压HV(例如，3.3V)时，接地电压通过单元7413的第四N型晶体管NM4的漏极和源极的电压分别为1.8V或3.3V，并且因此第四N型晶体管NM4可以被关断。因此，焊盘和第一输出信号out1的节点之间的泄漏电流不会发生。进一步地，第四N型晶体管NM4可以被操作成使得其漏极-源极电压差、栅极-源极电压差以及栅极-漏极电压差落入晶体管的可靠的操作电压范围内。
下面描述当通过焊盘施加高电压HV(例如，3.3V)时低电压通过单元7412的操作。第二P型晶体管PM2可以被导通，因此，第一节点Node_1可以被设置为高电压HV(例如，3.3V)。第三P型晶体管PM3可以响应于第一节点Node_1的电压而关断，从而防止在焊盘与第一输出信号out1的节点之间通过第三P型晶体管PM3发生泄漏电流。在该情况下，保护控制信号CIEV可以是0V，并且第五P型晶体管PM5可以被导通。因此，第二节点Node_2的电压可以被设置为1.8V。因此，第五N型晶体管NM5的漏极的电压和源极的电压可以分别是3.3V或1.8V，并且然后第五N型晶体管NM5可以被关断。因为第六P型晶体管PM6被导通，因此第三节点Node_3可以被设置为1.8V。换言之，包括第二P型晶体管PM2、第三P型晶体管PM3和第五N型晶体管NM5的低电压通过单元7412的晶体管可以在可靠的操作电压范围内操作。进一步地，如以上参照图9至图11所描述的，阱控制信号VFWC可以被设置为3.3V。因此，不会在焊盘和第三P型晶体管PM3的阱之间发生泄漏电流。
如以上参照图12和13所述，当通过焊盘在接地电压处施加输入信号时，输入信号可以通过接地电压通过单元7413被传递作为第一输出信号out1。以下详细描述该操作。
参照图14和图15，当通过焊盘施加的输入信号的电压摆动是高电压(HV)摆动时，下面描述假设通过焊盘施加0V的情况下接地电压通过单元7413的操作。
接地电压通过单元7413的第四N型晶体管NM4可以被导通，并且第一输出信号out1可以被设置为0V。例如，当通过焊盘施加落在图13的第一电压范围内的0.1V时，第一输出信号out1可以被设置为类似于输入信号的0.1V。
在这种情况下，高电压通过单元7411的第九N型晶体管NM9可以被关断，因此不会在输入级电源电压VDDO的节点与第一输出信号out1的节点之间通过第九N型晶体管NM9发生泄漏电流。
下面描述在这种情况下低电压通过单元7412的操作。由于保护控制信号CIEV为0V，第五P型晶体管PM5与第六P型晶体管PM6被导通，因此第二节点Node_2与第三节点Node_3可以被设置为输入级电源电压VDDO(例如，1.8V)。响应于第三节点Node_3的电压，第四P型晶体管PM4可以被关断。如以上参照图9至图11所描述的，阱控制信号VFWC可以被设置为1.8V。此处，由于焊盘的电压是0V，因此不会在焊盘和第三P型晶体管PM3的阱之间发生泄漏电流。
参照图14和图16，示出了假设通过焊盘施加具有低电压(LV)摆动的输入信号的情况下的高电压保护单元741'的操作。如以上参照图12和图13所述，当通过焊盘施加低电压(LV)输入信号时，输入信号可以通过低电压通过单元7412被传递作为第一输出信号out1。如以上参照图8所述，当通过焊盘施加的输入信号的电压摆动是低电压(LV)摆动时，电压选择信号VSEL可以是逻辑高值(例如，1.8V)。进一步地，保护控制信号CIEV可以是逻辑高值(例如，1.8V)。
首先，下面描述假设通过焊盘施加低电压LV(例如，1.8V)的情况下的低电压通过单元7412的操作。如上面参照图8至图12所描述的，当通过焊盘施加低电压LV(例如，1.8V)时，电压选择信号VSEL和保护控制信号CIEV的电压均为1.8V。因此，第七N型晶体管NM7、第八N型晶体管NM8以及第六N型晶体管NM6被导通，第六P型晶体管PM6被关断，因此第三节点Node_3的电压和第二节点Node_2的电压可以被设置为0V。进一步地，由于第二P型晶体管PM2被关断，因此第一节点Node_1也可以被设置为0V。因此，当通过焊盘施加1.8V时，第一输出信号out1的电压可以通过第三P型晶体管PM3和第四P型晶体管PM4被设置为1.8V。在这种情况下，如上面参照图9至图11所描述的，阱控制信号VFWC可以被设置为1.8V或者略高于1.8V的电压。此处，由于焊盘的电压是1.8V，因此不会在焊盘和第三P型晶体管PM3的阱之间发生泄漏电流。
当通过焊盘施加低电压LV(例如1.8V)时，接地电压通过单元7413的第四N型晶体管NM4的漏极和源极的电压均是1.8V，并且因此不会在焊盘和第一输出信号out1的节点之间发生泄漏电流。进一步地，第四N型晶体管NM4可以在可靠的操作电压范围内操作。
当通过焊盘施加低电压LV(例如1.8V)时，高电压通过单元7411的第九N型晶体管NM9的漏极和源极的电压均是1.8V，因此不会在输入级电源电压VDDO的节点和第一输出信号out1的节点之间发生泄漏电流。进一步地，第九N型晶体管NM9可以在可靠的操作电压范围内操作。
下面将描述假设输入信号的电压摆动是低电压(LV)摆动并且通过焊盘施加0V的情况下接地电压通过单元7413的操作。第四N型晶体管NM4可以被导通，并且第一输出信号out1可以被设置为0V。
此处，高电压通过单元7411的第九N型晶体管NM9可以被关断，因此不会在输入级电源电压VDDO的节点与第一输出信号out1的节点之间通过第九N型晶体管NM9发生泄漏电流。
下面描述在这种情况下低电压通过单元7412的操作。由于电压选择信号VSEL和保护控制信号CIEV的电压均是1.8V，因此第七N型晶体管NM7、第八N型晶体管NM8以及第六N型晶体管NM6可以被导通，第六P型晶体管PM6可以被关断，并且因此第三节点Node_3的电压和第二节点Node_2的电压可以被设置为0V。进一步地，由于第二P型晶体管PM2处于关断状态，因此第一节点Node_1的电压也可以被设置为0V。在这种情况下，如上面参照图9和图11所描述的，阱控制信号VFWC可以被设置为1.8V。由于焊盘的电压是0V，因此不会在焊盘和第三P型晶体管PM3的阱之间发生泄漏电流。
当通过焊盘施加的输入信号的电压摆动是高电压(HV)摆动时，高电压保护单元741'可以转换输入信号以生成具有输入级电源电压VDDO的摆动的第一输出信号out1。因此，与以上参照图6描述的高电压保护单元741不同，上面参照图12至图16描述的高电压保护单元741'不在信号反转单元742中产生泄漏电流。换言之，当第一输出信号out1处于逻辑高时，第一输出信号out1被设置为输入级电源电压VDDO。因此，信号反转单元742的第一P型晶体管PM1被完全关断，这可以有助于防止泄漏电流。
当通过焊盘施加的输入信号的电压摆动是低电压(LV)摆动时，高电压保护单元741'可以生成具有电压摆动的第一输出信号out1，其幅度与低电压(LV)的幅度相同。因此，如上所述，第一输出信号out1可以完全关断信号反转单元742的第一P型晶体管PM1，从而防止泄漏电流。
图17是示出包括图1所示的存储器装置的存储器系统的实施例的示图。
参照图17，存储器系统30000可以被实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可以包括存储器装置1100和能够控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以在处理器3100的控制下控制存储器装置1100的数据存取操作，例如，编程操作、擦除操作或读取操作。
在存储器装置1100中编程的数据可以在存储器控制器1200的控制下通过显示器3200输出。
无线电收发器3300可以通过天线ANT发送和接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号改变为可以在处理器3100中处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号并且将处理的信号传输到存储器控制器1200或显示器3200。存储器控制器1200可以将由处理器3100处理的信号编程到存储器装置1100。此外，无线电收发器3300可以将从处理器3100输出的信号改变为无线电信号，并且通过天线ANT将改变的无线电信号输出到外部装置。输入装置3400可以用于输入用于控制处理器3100的操作的控制信号或者待由处理器3100处理的数据。输入装置3400可以被实施为诸如触摸板或计算机鼠标、小键盘或键盘的点击装置。处理器3100可以控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据通过显示器3200被输出。
在实施例中，能够控制存储器装置1100的操作的存储器控制器1200可以被实施为处理器3100的一部分或与处理器3100单独提供的芯片。
图18是示出包括图1所示的存储器装置的存储器系统的实施例的示图。
参照图18，存储器系统40000可以被实施为个人计算机、平板PC、电子书、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可以包括存储器装置1100和能够控制存储器装置1100的数据处理操作的存储器控制器1200。
处理器4100可以根据从输入装置4200输入的数据通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可以被实施为诸如触摸板或计算机鼠标、小键盘或键盘的点击装置。
处理器4100可以控制存储器系统40000的整体操作并且控制存储器控制器1200的操作。在实施例中，能够控制存储器装置1100的操作的存储器控制器1200可以被实施为处理器4100的一部分或与处理器4100分开提供的芯片。
图19是示出包括图1所示的存储器装置的存储器系统的实施例的示图。
参照图19，存储器系统50000可以被实施为例如数码相机的图像处理装置、设置有数码相机的便携式电话、设置有数码相机的智能手机或设置有数码相机的平板PC。
存储器系统50000可以包括存储器装置1100和能够控制存储器装置1100的例如编程操作、擦除操作或读取操作的数据处理操作的存储器控制器1200。
存储器系统50000的图像传感器5200可以将光学图像转换为数字信号。转换的数字信号可以被传输到处理器5100或存储器控制器1200。在处理器5100的控制下，转换的数字信号可通过显示器5300输出，或通过存储器控制器1200存储在存储器装置1100中。存储在存储器装置1100中的数据可以在处理器5100或存储器控制器1200的控制下通过显示器5300输出。
在实施例中，能够控制存储器装置1100的操作的存储器控制器1200可以被实施为处理器5100的一部分或与处理器5100分开提供的芯片。
图20是示出包括图1所示的存储器装置的存储器系统的实施例的示图。
参照图20，存储器系统70000可以被实现为存储卡或智能卡。存储器系统70000可以包括存储器装置1100，存储器控制器1200和卡接口7100。
存储器控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。在实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是不限于此。
卡接口7100可以根据主机2000的协议来接口连接主机2000和存储器控制器1200之间的数据交换。在实施例中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。此处，卡接口可以指能够支持由主机60000使用的协议的硬件、安装在硬件中的软件或者信号传输方法。
本公开可以提供存储器系统的输入缓冲电路和输入缓冲电路的操作方法，即使对于具有比输入级电源电压高的电压的输入信号，该输入缓冲电路也可以稳定地操作，从而提高存储器系统的信号输入操作的可靠性。
本文已经公开实施例的示例，并且虽然采用特定术语，但是它们仅被用于和解释为通用和描述性的含义，而不是为了限制的目的。在一些情况下，如从提交本申请起对于本领域普通技术人员显而易见的是，结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他它实施例描述的特征、特性和/或元件结合使用，除非另有具体说明。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种输入缓冲电路，其包括：
高电压保护单元，其联接到焊盘并且包括共同联接到输出信号节点的低电压通过单元和高电压通过单元，
其中所述低电压通过单元被配置成当落入第一电压范围内的第一电压通过所述焊盘被施加时，将所述第一电压传递到所述输出信号节点，以及
其中所述高电压通过单元被配置成当落入比所述第一电压范围高的第二电压范围内的第二电压通过所述焊盘被施加时，将比所述第二电压低的第三电压传递到所述输出信号节点。
2.根据权利要求1所述的输入缓冲电路，其中：
所述高电压保护单元使用输入级电源电压作为电源电压，
所述输入级电源电压落入所述第一电压范围内，以及
所述第三电压与所述输入级电源电压相同。
3.根据权利要求2所述的输入缓冲电路，其中：
所述高电压保护单元进一步包括接地电压通过单元，以及
所述接地电压通过单元被配置成当落入比所述第一电压范围低的第三电压范围内的第四电压通过所述焊盘被施加时，将所述第四电压传递到所述输出信号节点。
4.根据权利要求3所述的输入缓冲电路，其中所述第三电压范围包括接地电压。
5.根据权利要求2所述的输入缓冲电路，其中：
所述高电压保护单元进一步包括多个晶体管，以及
当所述第二电压通过所述焊盘被施加时，所述多个晶体管中的每一个的漏极-源极电压差、栅极-漏极电压差以及栅极-源极电压差不超过输入级电源电压的1.1倍。
6.根据权利要求2所述的输入缓冲电路，其进一步包括阱电压生成单元，
其中所述阱电压生成单元被配置成基于通过所述焊盘被施加的电压可变地控制包括在所述高电压保护单元中的至少一个第一类型晶体管的阱电压。
7.根据权利要求6所述的输入缓冲电路，其中包括在所述阱电压生成单元中的至少一个第一类型晶体管的所述阱电压基于通过所述焊盘施加的所述电压而变化。
8.根据权利要求2所述的输入缓冲电路，其中：
所述高电压保护单元响应于电压选择信号被控制，以及
所述电压选择信号根据经所述焊盘施加的信号的电压摆动的幅度而变化。
9.根据权利要求2所述的输入缓冲电路，其进一步包括联接到所述输出信号节点的信号反转单元，
其中所述信号反转单元包括被配置成响应于所述第三电压而关断的第一类型晶体管。
10.一种存储器系统，其包括：
输入缓冲电路，被配置成通过焊盘从主机接收输入信号，
其中所述输入缓冲电路包括使用输入级电源电压作为电源电压的高电压保护单元和阱电压生成单元，
其中当所述输入信号的电压是比所述电源电压高的第一电压时，所述高电压保护单元输出所述输入级电源电压，以及
所述阱电压生成单元基于所述输入信号的电压可变地控制包括在所述高电压保护单元中的至少一个第一类型晶体管的阱电压。
11.根据权利要求10所述的存储器系统，其中当所述输入信号的电压是比所述第一电压低的第二电压时，所述高电压保护单元经由第一晶体管输出所述输入信号。
12.根据权利要求11所述的存储器系统，其中：
所述高电压保护单元和所述阱电压生成单元中的每一个包括多个晶体管，以及
当所述输入信号的电压是所述第一电压时，所述多个晶体管中的每一个的漏极-源极电压差、栅极-漏极电压差以及栅极-源极电压差不超过输入级电源电压的1.1倍。
13.根据权利要求11所述的存储器系统，其中当所述输入信号的电压是所述第二电压时，包括在所述高电压保护单元中的至少一个P型晶体管的阱浮置。
14.根据权利要求11所述的存储器系统，其中所述高电压保护单元被配置成当所述输入信号的电压是比所述第二电压低的第三电压时，经由第二晶体管输出所述输入信号。
15.根据权利要求13所述的存储器系统，其中当所述输入信号的电压是所述第一电压时，所述第一晶体管的阱电压是所述第一电压。
16.一种半导体装置，其包括：
输入缓冲电路，其被配置为通过焊盘从外部装置接收输入信号并且包括共同联接到输出信号节点的高电压通过单元、低电压通过单元和接地电压通过单元，
其中所述高电压通过单元被配置成当所述输入信号的电压落入第一电压范围内时，将比所述第一电压低的保护电压输出到所述输出信号节点，
其中所述低电压通过单元被配置成当所述输入信号的电压落入比所述第一电压范围低的第二电压范围内时，将所述输入信号传递到所述输出信号节点，以及
其中所述接地电压通过单元被配置成当所述输入信号的电压落入比所述第二电压范围低的第三电压范围内时，将所述输入信号传递到所述输出信号节点。
17.根据权利要求16所述的半导体装置，其中：
所述输入缓冲电路使用输入级电源电压作为电源电压，以及
所述保护电压与所述输入级电源电压相同。
18.根据权利要求17所述的半导体装置，其中当所述输入信号的电压落入所述第一电压范围时，包括在所述输入缓冲电路中的晶体管中的每一个的漏极-源极电压差、栅极-漏极电压差以及栅极-源极电压差不超过所述输入级电源电压的1.1倍。
19.根据权利要求16所述的半导体装置，其中：
所述输入缓冲电路进一步包括阱电压生成单元，以及
所述阱电压生成单元被配置成基于所述输入信号的电压可变地控制包括在所述低电压通过单元中的至少一个第一类型晶体管的阱电压。
20.根据权利要求19所述的半导体装置，其中：
所述低电压通过单元响应于电压选择信号被控制，以及
所述电压选择信号根据所述输入信号的电压摆动的幅度而变化。
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