CN110544496B - 数据输出缓冲器和具有该数据输出缓冲器的存储装置 - Google Patents

数据输出缓冲器和具有该数据输出缓冲器的存储装置 Download PDF

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Abstract

数据输出缓冲器和具有该数据输出缓冲器的存储装置。本公开涉及一种数据输出缓冲器和具有该数据输出缓冲器的存储装置。该数据输出缓冲器包括：上拉主驱动器，该上拉主驱动器联接在电源端子和输出端子之间，所述上拉主驱动器被配置为输出高电平的数据；以及下拉主驱动器，该下拉主驱动器联接在所述输出端子和接地端子之间，所述下拉主驱动器被配置为输出低电平的数据，其中，所述上拉主驱动器包括：主上拉晶体管，该主上拉晶体管是第一类型的；以及多个第一微调晶体管，所述多个第一微调晶体管中的每一个是第二类型的。

Description

数据输出缓冲器和具有该数据输出缓冲器的存储装置
技术领域
本发明的各个实施方式涉及数据输出缓冲器和具有该数据输出缓冲器的存储装置。具体地，这些实施方式涉及一种包括上拉主驱动器和下拉主驱动器的数据输出缓冲器。
背景技术
存储装置可以存储数据并且输出所存储的数据。存储装置可以是在电源被阻断或断开时丢失所存储的数据的易失性存储装置，或者是即使在电源被阻断或断开时也保留所存储的数据的非易失性存储装置。存储装置可以包括：存储单元阵列，其存储数据；外围电路，其执行包括编程操作、读取操作和擦除操作的各种操作；以及控制逻辑，其控制外围电路。
存储控制器可以控制主机和存储装置之间的数据通信。
存储装置可以通过通道与存储控制器通信。例如，包括在存储装置中的外围电路当中的数据输出缓冲器可以输出经由通道从存储装置读取的数据。
发明内容
各个实施方式涉及一种能够减小电容的数据输出缓冲器和包括该数据输出缓冲器的存储装置。
根据一个实施方式，一种数据输出缓冲器可以包括：上拉主驱动器，该上拉主驱动器联接在电源端子和输出端子之间，所述上拉主驱动器被配置为输出高电平的数据；以及下拉主驱动器，该下拉主驱动器联接在所述输出端子和接地端子之间，所述下拉主驱动器被配置为输出低电平的数据，其中，所述上拉主驱动器包括：主上拉晶体管，该主上拉晶体管是第一类型的；以及多个第一微调(trim)晶体管，所述多个第一微调晶体管中的每一个是第二类型的。
根据一个实施方式，一种存储装置可以包括：存储单元阵列，所述存储单元阵列被配置为存储数据；外围电路，所述外围电路被配置为对所述存储单元阵列执行编程操作、读取操作、擦除操作或输出操作；以及控制逻辑，所述控制逻辑被配置为响应于从存储控制器接收到的命令而控制所述外围电路，其中，所述外围电路包括：上拉主驱动器，所述上拉主驱动器包括第一类型的晶体管和第二类型的晶体管，并且被配置为在所述输出操作期间根据所述控制逻辑的控制将高电平的数据输出到所述存储控制器；以及下拉主驱动器，所述下拉主驱动器包括所述第二类型的晶体管，并且被配置为在所述输出操作期间根据所述控制逻辑的控制将低电平的数据输出到所述存储控制器。
根据一个实施方式，一种数据输出缓冲器可以包括：上拉驱动器，所述上拉驱动器被配置为将数据上拉；以及下拉驱动器，所述下拉驱动器被配置为将数据下拉，其中，所述上拉驱动器包括：PMOS晶体管，所述PMOS晶体管被配置为将数据上拉；以及一个或更多个NMOS晶体管，所述一个或更多个NMOS晶体管被配置为响应于分别与所述一个或更多个NMOS晶体管对应的上拉微调码而加重或去加重(de-emphasize)数据的上拉，并且其中，所述下拉驱动器包括：主晶体管，所述主晶体管被配置为将数据下拉；以及一个或更多个微调晶体管，所述一个或更多个微调晶体管被配置为响应于分别与所述一个或更多个微调晶体管对应的下拉微调码而加重或去加重数据的下拉。
附图说明
图1是例示根据本公开的一个实施方式的存储系统的图；
图2是例示诸如图1中所示的存储装置这样的存储装置的图；
图3是例示诸如图2中所示的控制逻辑这样的控制逻辑的图；
图4是例示根据本公开的一个实施方式的数据输出缓冲器的图；
图5是例示根据本公开的一个实施方式的诸如图4中所示的上拉预驱动器这样的上拉预驱动器的图；
图6是例示根据本公开的一个实施方式的诸如图5中所示的上拉微调电路这样的上拉微调电路的图；
图7是例示诸如图4中所示的下拉预驱动器这样的下拉预驱动器的图；
图8是例示根据本公开的一个实施方式的诸如图7中所示的下拉微调电路这样的下拉微调电路的图；
图9是例示诸如图4中所示的上拉主驱动器的图；
图10是例示根据本公开的另一实施方式的诸如图4中所示的上拉主驱动器这样的上拉主驱动器的图；
图11是例示诸如图4中所示的下拉主驱动器这样的下拉主驱动器的图；
图12是例示根据本公开的另一实施方式的诸如图4中所示的下拉主驱动器这样的下拉主驱动器的图；
图13是例示包括图2中所示的存储装置的存储系统的另一实施方式的图；
图14是例示包括图2中所示的存储装置的存储系统的另一实施方式的图；
图15是例示包括图2中所示的存储装置的存储系统的另一实施方式的图；以及
图16是例示包括图2中所示的存储装置的存储系统的另一实施方式的图。
具体实施方式
现在将参照附图更充分地描述各个实施方式。然而，本发明的元件和特征可以与本文所公开的不同地配置或布置。因此，本发明不限于本文所阐述的实施方式。相反，提供这些实施方式是为了使本公开变得彻底和完整，并且向本领域技术人员充分地传达实施方式的范围。在整个说明书中，对“一个实施方式”、“另一实施方式”等的引用不一定仅涉及一个实施方式，并且对任何这种短语的不同引用不一定涉及相同的实施方式。
应当理解，当一个元件被称为“联接”或“连接”到特定元件时，它可以直接联接或连接到该特定元件，或者可以按照在它们之间具有一个或更多个中间元件的方式间接联接或连接到该特定元件。根据两个元件是直接还是间接地连接或联接，元件之间的通信可以是有线的或无线的，除非特别说明或上下文另有说明。在说明书中，当元件被称为“包括”或“包含”组件时，除非特别说明或上下文另有说明，否则这种开放式短语不排除存在或添加一个或更多个其它组件。
图1是例示存储系统1000的图。
参照图1，电子系统10000可以包括存储系统1000和控制存储系统1000的主机2000。
存储系统1000可以包括：存储装置1100，其存储数据；缓冲存储器1300，其临时地存储用于存储系统1000的操作的数据；以及存储控制器1200，其响应于主机2000的控制而控制存储装置1100和缓冲存储器1300。
主机2000可以使用诸如以下各种通信方法中的至少一种与存储系统1000通信：通用串行总线(USB)、串行AT附件(SATA)、串行连接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、快速PCI(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式内存模块(DIMM)、寄存器型DIMM(RDIMM)和负载减小DIMM(LRDIMM)。
存储装置1100可以包括在电源被阻断或中断时丢失所存储的数据的易失性存储装置或者即使在电源被阻断或中断时也保留所存储的数据的非易失性存储装置。存储控制器1200可以控制存储装置1100执行编程操作、读取操作或擦除操作。例如，在编程操作期间，存储装置1100可以从存储控制器1200接收命令、地址和数据，并且执行编程操作。在读取操作期间，存储装置1100可以从存储控制器1200接收命令和地址，并且将读取数据输出到存储控制器1200。存储装置1100可以包括用于输入数据和输出数据的输入/输出电路。
存储控制器1200可以控制存储系统1000的总体操作并且控制主机2000和存储装置1100之间的数据交换。例如，存储控制器1200可以响应于来自主机2000的请求而控制存储装置1100编程数据、读取数据或擦除数据。此外，存储控制器1200可以从主机2000接收数据和逻辑地址，并且将逻辑地址转换为指示存储数据的区域的物理地址。此外，存储控制器1200可以将配置逻辑地址和物理地址之间的映射关系的逻辑-物理地址映射表存储在缓冲存储器1300中。
缓冲存储器1300可以用作存储控制器1200的操作存储器或高速缓冲存储器，并且除了存储上述信息之外，缓冲存储器1300还可以存储在存储系统1000中使用的系统数据。根据实施方式，缓冲存储器1300可以包括双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)或Rambus动态随机存取存储器(RDRAM)。
图2是例示存储装置(例如，图1中所示的存储装置1100)的图。
参照图2，存储装置1100可以是易失性存储装置或非易失性存储装置。虽然图2示出了作为实施方式的非易失性存储装置，但是本发明不限于此。
存储装置1100可以包括存储数据的存储单元阵列100。存储装置1100可以包括外围电路200，外围电路200被配置为执行用于将数据存储在存储单元阵列100中的编程操作、用于读取所存储的数据的读取操作、用于擦除所存储的数据的擦除操作或者用于输出所读取的数据的输出操作。存储装置1100可以包括控制逻辑300，控制逻辑300被配置为响应于图1中所示的存储控制器1200的控制而控制外围电路200。
存储单元阵列100可以包括多个存储块。存储块可以存储用户数据和用于执行存储装置1100的操作的各种类型的信息。存储块可以具有二维结构或三维结构。后一种结构提供更高的集成度。二维存储块可以具有与基板平行布置的存储单元，而三维存储块可以具有在与基板垂直的方向上堆叠的存储单元。
控制逻辑300可以控制外围电路200执行编程操作、读取操作和擦除操作。例如，外围电路200可以包括电压产生电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250和电流感测电路260。
电压产生电路210可以响应于操作码V_CODE而产生用于执行编程操作、读取操作和擦除操作的各种操作电压Vop。电压产生电路210响应于控制逻辑300而产生的操作电压Vop的示例可以包括编程电压、验证电压、通过电压、读取电压和擦除电压。
行解码器220可以响应于行地址RADD而将操作电压Vop传送到存储单元阵列的存储块当中的与所选存储块联接的局部线LL。局部线LL可以包括局部字线、局部漏极选择线和局部源极选择线。此外，局部线LL可以包括联接到存储块的各种线(诸如源线)。
页缓冲器组230可以联接到与存储单元阵列100的存储块联接的位线BL1至BLI。页缓冲器组230可以包括分别联接到位线BL1至BLI的多个页缓冲器PB1至PBI。页缓冲器PB1至PBI可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，在读取操作或验证操作期间，页缓冲器PB1至PBI可以临时存储通过位线BL1至BLI接收到的数据，或者可以分别感测位线BL1至BLI中的电压或电流。
列解码器240可以响应于列地址CADD而在输入/输出电路250与页缓冲器组230之间传送数据。例如，列解码器240可以通过数据线DL与页缓冲器PB1至PBI交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以通过输入/输出焊盘DQ从图1中所示的存储控制器1200接收命令CMD、地址ADD和数据，并且通过输入/输出焊盘DQ将所读取的数据输出到存储控制器1200。例如，输入/输出电路250可以将来自图1中所示的存储控制器1200的命令CMD和地址ADD传送到控制逻辑300，或者可以与列解码器240交换数据DATA。此外，当不输出数据时，可以激活或启用第一阻塞信号V_BL1和第二阻塞信号V_BL2，并且输入/输出电路250可以响应于第一阻塞信号V_BL1和第二阻塞信号V_BL2而阻断电流或电压泄漏。根据输入/输出电路250的配置，第一阻塞信号V_BL1和第二阻塞信号V_BL2可以由控制逻辑300输出。例如，当输入/输出电路250包括低压晶体管时，可以使用第一阻塞信号V_BL1和第二阻塞信号V_BL2。
在读取操作或验证操作期间，电流感测电路260可以响应于可允许比特VRY_BIT<#>而生成参考电流，并且将从页缓冲器组230接收的感测电压VPB与由参考电流产生的参考电压进行比较，以输出通过信号PASS或失败信号FAIL。
控制逻辑300可以响应于通过焊盘CE#、WE#、RE#、ALE、CLE和WP#接收到的信号而接收命令CMD和地址ADD。控制逻辑300可以通过响应于命令CMD和地址ADD而输出操作码V_CODE、行地址RADD、页缓冲器控制信号PBSIGNALS和可允许比特VRY_BIT<#>来控制外围电路200。控制逻辑300可以响应于通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。此外，控制逻辑300可以响应于接收到的命令而输出第一阻塞信号V_BL1和第二阻塞信号V_BL2。例如，控制逻辑300可以在接收到数据输出命令时激活或启用第一阻塞信号V_BL1和第二阻塞信号V_BL2，并且可以在不输出数据的情况下接收到与存储装置1100的内部操作相关联的命令时停用或禁用第一阻塞信号V_BL1和第二阻塞信号V_BL2。
图3是例示控制逻辑(例如，图2中所示的控制逻辑300)的图。
参照图3，控制逻辑300可以包括操作(OP)控制器310和命令(CMD)检测器320。
CMD检测器320可以确定从图1的存储控制器1200接收到的命令CMD的类型并且将关于检测结果的信息与命令CMD一起传送到OP控制器310。例如，来自存储控制器1200的命令CMD可以包括用于图1的存储装置1100的内部操作的命令(内部操作命令)和用于输出内部操作的结果数据的命令(输出命令)。例如，内部操作命令可以包括编程命令、读取命令和擦除命令，并且输出命令可以是输出响应于读取命令而执行的读取操作的结果数据的命令。
当OP控制器310检测到从CMD检测器320接收的命令是内部操作命令时，OP控制器310可以输出操作信号(V_CODE、PBSIGNALS和VRY_BIT<#>)以执行所接收的命令。当执行内部操作时，OP控制器310可以停用或禁用第一阻塞信号V_BL1和第二阻塞信号V_BL2。当检测到从CMD检测器320接收的命令是输出命令时，OP控制器310可以输出操作信号(V_CODE、PBSIGNALS和VRY_BIT<#>)当中的用于输出操作的信号，并且使第一阻塞信号V_BL1和第二阻塞信号V_BL2在数据被输出时保持激活或启用。
可以根据构成输入/输出电路250的晶体管去除CMD检测器320。例如，当输入/输出电路250包括低压晶体管时，CMD检测器320可以被包括在控制逻辑300中。然而，当输入/输出电路250包括正常晶体管时，可以去除CMD检测器320。低压晶体管可以通过比正常晶体管低的电压而导通。
当控制逻辑300不包括CMD检测器320时，从主机2000接收的命令CMD可以被直接输入到OP控制器310，并且OP控制器310可以响应于输入命令而输出操作信号(V_CODE、PBSIGNALS和VRY_BIT<#>)。CMD检测器320可以不输出第一阻塞信号V_BL1和第二阻塞信号V_BL2。
图4是例示根据一个实施方式的数据输出缓冲器500的图。
参照图4，图2中所示的输入/输出电路250可以包括用于输出数据的数据输出缓冲器500。
数据输出缓冲器500可以将通过图2的列线CL接收到的数据DATA进行放大，并且通过输入/输出焊盘DQ输出放大后的数据DATA。数据输出缓冲器500可以包括上拉预驱动器510、下拉预驱动器520、上拉主驱动器530和下拉主驱动器540。
上拉预驱动器510可以根据接收到的数据DATA输出上拉主数据PU_MD和上拉微调码PUTR<k:1>。在保持接收到的数据DATA的摆动宽度同时，可以输出接收到的数据DATA的反相数据作为上拉主数据PU_MD。例如，上拉预驱动器510可以在接收到的数据DATA为高电平时输出低电平上拉主数据PU_MD，并且可以在接收到的数据DATA为低电平时输出高电平上拉主数据PU_MD。措辞低电平和高电平分别指低电平或高电平的主题数据。
上拉微调码PUTR<k:1>可以包括用于根据接收到的数据DATA校正上拉主数据PU_MD的码。例如，当接收到的数据DATA的摆动宽度小于参考宽度时，可以输出用于增加摆动宽度的码，而当接收到的数据DATA的摆动宽度大于参考宽度时，可以输出用于减小摆动宽度的码。上拉微调码PUTR<k:1>可以以反转形式输出。上拉微调码PUTR<k:1>可以由“0”比特和“1”比特中的任一个或两者组成。由于校正分辨率随着上拉微调码PUTR<k:1>中所包括的比特的数目增加而增加，因此可以更精细地校正上拉主数据PU_MD。然而，由于根据上拉微调码PUTR<k:1>导通或截止的晶体管的数目随着上拉微调码PUTR<k:1>中的比特的数目增加而增加，因此可以在考虑到数据输出缓冲器500的尺寸的情况下设置上拉微调码PUTR<k:1>的比特的数目。
下拉预驱动器520可以根据接收到的数据DATA输出下拉主数据PD_MD和下拉微调码PDTR<k:1>。在保持接收到的数据DATA的摆动宽度的同时，可以输出接收到的数据DATA的反相数据作为下拉主数据PD_MD。例如，下拉预驱动器520可以在接收到的数据DATA为低电平时输出高电平下拉主数据PD_MD，并且可以在接收到的数据DATA为高电平时输出低电平下拉主数据PD_MD。
下拉微调码PDTR<k:1>可以包括用于根据接收到的数据DATA校正下拉主数据PD_MD的码。例如，当接收到的数据DATA的摆动宽度小于参考宽度时，可以输出用于增加摆动宽度的码，而当接收到的数据DATA的摆动宽度大于参考宽度时，可以输出用于减小摆动宽度的码。下拉微调码PDTR<k:1>可以由“0”比特和“1”比特中的任一个或两者组成。下拉微调码PDTR<k:1>的比特的数目可以取决于数据输出缓冲器500的尺寸。
上拉主驱动器530可以响应于上拉主数据PU_MD和上拉微调码PUTR<k:1>而将高电平数据输出到输入/输出焊盘DQ。例如，上拉主驱动器530可以在接收到低电平上拉主数据PU_MD时将高电平数据输出到输入/输出焊盘DQ。当接收到高电平上拉主数据PU_MD时，上拉主驱动器530可以不输出数据。当上拉主驱动器530不输出数据时，上拉主驱动器530的输出节点可以被浮置。
下拉主驱动器540可以响应于下拉主数据PD_MD和下拉微调码PDTR<k:1>而将低电平数据输出到输入/输出焊盘DQ。例如，下拉主驱动器540可以在接收到高电平下拉主数据PD_MD时将低电平数据输出到输入/输出焊盘DQ。例如，当接收到低电平下拉主数据PD_MD时，下拉主驱动器540可以不输出数据。当下拉主驱动器540不输出数据时，下拉主驱动器540的输出节点可以被浮置。
图5是例示图4中所示的上拉预驱动器510的图。
参照图5，上拉预驱动器510可以包括上拉(PU)主电路511和上拉(PU)微调电路512。
PU主电路511可以将接收到的数据DATA反相并输出上拉主数据PU_MD。例如，PU主电路511可以在接收到高电平数据DATA时输出低电平上拉主数据PU_MD，并且可以在接收到低电平数据DATA时输出高电平上拉主数据PU_MD。此外，PU主电路511可以通过反映接收到的数据DATA的摆动宽度来将上拉主数据PU_MD的摆动宽度保持为与接收到的数据DATA的摆动宽度相同。
PU微调电路512可以输出用于根据接收到的数据DATA校正上拉主数据PU_MD的上拉微调码PUTR<k:1>。例如，PU微调电路512可以输出上拉微调码PUTR<k:1>，以在摆动宽度小于参考宽度时增加接收到的数据DATA的摆动宽度，并且可以输出上拉微调码PUTR<k:1>，以在摆动宽度大于参考宽度时减小接收到的数据DATA的摆动宽度。此外，PU微调电路512可以根据接收到的数据DATA的摆动宽度与参考宽度之间的差来控制上拉微调码PUTR<k:1>中所包括的“0”比特和“1”比特的数目。例如，PU微调电路512可以通过根据接收到的数据DATA将“0”比特和“1”比特组合来输出上拉微调码PUTR<k:1>。
图6是例示根据本公开的一个实施方式的上拉(PU)微调电路(例如，图5中所示的上拉(PU)微调电路512)的图。
参照图6，PU微调电路512可以包括微调电路512a和上拉(PU)反转电路512b。
微调电路512a可以接收数据DATA并且输出用于校正接收到的数据DATA的子码SCM<k:1>。子码SCM<k:1>可以包括多个比特。
上拉反转电路512b可以将子码SCM<k:1>反转并且输出反转后的子码作为上拉微调码PUTR<k:1>。例如，当输出具有值“001011...”的子码SCM<k:1>时，通过将子码SCM<k:1>的值“001011...”反转，上拉微调码PUTR<k:1>可以被输出为“110100...”。在图4中所示的上拉主驱动器530中的晶体管当中的响应于上拉微调码PUTR<k:1>而操作的晶体管可以是NMOS晶体管，而不是PMOS晶体管。换句话说，当响应于上拉微调码PUTR<k:1>而操作的晶体管是PMOS晶体管时，子码SCM<k:1>可以被直接传送到上拉主驱动器530。然而，根据本实施方式，由于响应于上拉微调码PUTR<k:1>而操作的晶体管是NMOS晶体管，所以子码SCM<k:1>的反转版本可以作为上拉微调码PUTR<k:1>被传送到上拉主驱动器530。当上拉主数据PU_MD具有高电平时，上拉主驱动器530将不输出数据，因此微调电路512a可以输出全为1的子码SCM<k:1>，而PU反转电路512b可以输出全为0的上拉微调码PUTR<k:1>。
图7是例示图4中所示的下拉预驱动器520的图。
参照图7，下拉预驱动器520可以包括下拉(PD)主电路521和下拉(PD)微调电路522。
PD主电路521可以使接收到的数据DATA反相并且输出下拉主数据PD_MD。例如，PD主电路521可以在接收到高电平数据DATA时输出低电平下拉主数据PD_MD，并且可以在接收到低电平数据DATA时输出高电平下拉主数据PD_MD。此外，PD主电路521可以通过直接反映接收到的数据DATA的摆动宽度来将下拉主数据PD_MD的摆动宽度保持为与接收到的数据DATA的摆动宽度相同。
PD微调电路522可以输出用于根据接收到的数据DATA校正下拉主数据PD_MD的下拉微调码PDTR<k:1>。例如，PD微调电路522可以输出下拉微调码PDTR<k:1>，以在摆动宽度小于参考宽度时增加接收到的数据DATA的摆动宽度，并且可以输出下拉微调码PDTR<k:1>，以在摆动宽度大于参考宽度时减小接收到的数据DATA的摆动宽度。此外，PD微调电路522可以根据接收到的数据DATA的摆动宽度和参考宽度之间的差来控制下拉微调码PDTR<k:1>中所包括的“0”比特和“1”比特的数目。例如，PD微调电路522可以通过根据接收到的数据DATA将“0”比特和“1”比特组合来输出下拉微调码PDTR<k:1>。
图8是例示图7中所示的PD微调电路522的实施方式的图。
参照图8，PD微调电路522可以接收数据DATA并且输出用于校正接收到的数据DATA的下拉微调码PDTR<k:1>。下拉微调码PDTR<k:1>可以包括多个比特。例如，当下拉微调码PDTR<k:1>被输出为“010011...”时，码“010011...”可以被输出到图4中所示的下拉主驱动器540。
换句话说，PD微调电路522可以执行与图6的微调电路512a相同的功能。PD微调电路522可以被配置为对用于生成数据的最小电压电平进行校正，并且微调电路512a可以被配置为对用于生成数据的最大电压电平进行校正。
图9是例示图4中所示的上拉主驱动器530的图。
参照图9，上拉主驱动器530可以包括上拉晶体管531。上拉晶体管531可以联接在电源VCC端子和输入/输出焊盘DQ之间。
上拉晶体管531可以包括主上拉数据输出电路MPUDO和上拉微调输出电路PUTRO。
主上拉数据输出电路MPUDO可以包括响应于上拉主数据PU_MD而导通或截止的主上拉晶体管MPUTR。主上拉晶体管MPUTR可以是第一类型的晶体管，例如PMOS晶体管。因此，当接收到低电平上拉主数据PU_MD时，主上拉晶体管MPUTR可以导通以将电源VCC端子和输入/输出焊盘DQ联接，使得可以输出高电平数据H_DATA。当接收到高电平上拉主数据PU_MD时，主上拉晶体管MPUTR可以截止，使得上拉主驱动器530的输出节点可以被浮置。为此，包括在上拉微调输出电路PUTRO中的所有晶体管都必定截止。
上拉微调输出电路PUTRO可以由第二类型(例如，NMOS)晶体管组成。例如，上拉微调输出电路PUTRO可以包括第一微调晶体管N1至第k微调晶体管Nk。第一微调晶体管N1至第k微调晶体管Nk可以并联联接在电源VCC端子和输入/输出焊盘DQ之间。换句话说，主上拉晶体管MPUTR和第一微调晶体管N1至第k微调晶体管Nk可以并联联接在电源VCC端子和输入/输出焊盘DQ之间。第一微调晶体管N1至第k微调晶体管Nk全部可以是NMOS晶体管。NMOS晶体管可以响应于比PMOS晶体管低的导通电压而导通。换句话说，响应于相同的导通电压，NMOS晶体管可以允许比PMOS晶体管更大量的电流流动。因此，当第一微调晶体管N1至第k微调晶体管Nk全部是NMOS晶体管时，上拉微调输出电路PUTRO的整体尺寸可以减小。此外，由于第一微调晶体管N1至第k微调晶体管Nk可以在低电压下操作，因此可以减小在上拉微调输出电路PUTRO中出现的电容。
第一微调晶体管N1至第k微调晶体管Nk可以响应于上拉微调码PUTR<k:1>中所包括的相应比特而导通或截止。例如，当第一上拉微调码PUTR<1>为“1”时，第一微调晶体管N1可以导通，而当第一上拉微调码PUTR<1>为“0”时，第一微调晶体管N1可以截止。当导通的NMOS晶体管的数目增加时，可以执行加重功能。另一方面，当导通的NMOS晶体管的数目减少时，可以执行去加重功能。
第一微调晶体管N1至第k微调晶体管Nk可以具有相同或不同的尺寸。例如，当第一微调晶体管N1至第k微调晶体管Nk具有相同的尺寸时，导通的NMOS晶体管的数目随着上拉微调码PUTR<k:1>中所包括的“1”比特的数目增加而增加，因此流过上拉主驱动器530的电流的量可以增加。另一方面，当上拉微调码PUTR<k:1>中所包括的“0”比特的数目增加时，导通的NMOS晶体管的数目可以减少。结果，流过上拉主驱动器530的电流的量可以减少。根据另一实施方式，当第一微调晶体管N1至第k微调晶体管Nk具有不同的尺寸时，流过上拉主驱动器530的电流的量可以在大尺寸晶体管导通时增加，并且流过上拉主驱动器530的电流的量可以在小尺寸晶体管导通时减少。因此，图5的PU微调电路512可以被设计为使得可以在考虑到第一微调晶体管N1至第k微调晶体管Nk的尺寸的情况下输出上拉微调码PUTR<k:1>。
如上所述，当主上拉晶体管MPUTR是PMOS晶体管并且上拉微调输出电路PUTRO由NMOS晶体管组成时，可以通过PMOS晶体管输出具有全摆幅的输出信号，可以通过NMOS晶体管减小上拉主驱动器530的尺寸，并且还可以减小电容。例如，当上拉主驱动器530全部包括NMOS晶体管时，可以输出具有比PMOS晶体管窄的摆动宽度的输出信号。因此，根据该实施方式，响应于上拉主数据PU_MD而操作的主上拉晶体管MPUTR可以是PMOS晶体管，而用于校正输出信号的第一微调晶体管N1至第k微调晶体管Nk可以是NMOS晶体管。
图10是例示图4中所示的上拉主驱动器530的另一实施方式的图。
参照图10，为了进一步减小上拉主驱动器530的尺寸和电容，如图9所示的主上拉晶体管MPUTR和第一微调晶体管N1至第k微调晶体管Nk可以是低压晶体管。
例如，包括在上拉主驱动器530'中的主上拉晶体管MPUTR可以是低压主上拉晶体管L_MPUTR，并且第一微调晶体管N1至第k微调晶体管Nk可以是低压第一微调晶体管L_N1至第k微调晶体管L_Nk。低压晶体管可以具有比正常晶体管小的尺寸并且响应于更低的电压而操作。然而，当低压晶体管截止时，可能发生电流泄漏。因此，可以进一步包括第一阻塞晶体管TR_BL1以阻止低压晶体管的电流泄漏。
第一阻塞晶体管TR_BL1可以联接在电源VCC端子和上拉晶体管531之间，并且可以是正常晶体管而不是低压晶体管。例如，第一阻塞晶体管TR_BL1可以是正常PMOS晶体管。第一阻塞晶体管TR_BL1可以响应于从图2的控制逻辑300输出的第一阻塞信号V_BL1而导通或截止。控制逻辑300可以在不执行输出操作时将第一阻塞信号V_BL1停用或禁用为高电平，并且可以在执行输出操作时将第一阻塞信号V_BL1激活或启用为低电平。因此，第一阻塞晶体管TR_BL1可以在不执行输出操作时保持截止，并且可以在执行输出操作时保持导通。
图11是例示图4中所示的下拉主驱动器540的图。
参照图11，下拉主驱动器540可以包括下拉晶体管541。下拉晶体管541可以串联联接在输入/输出焊盘DQ和接地VSS端子之间。例如，下拉晶体管541可以联接在接地VSS端子和输入/输出焊盘DQ之间。下拉晶体管541可以直接联接到接地VSS端子并且执行加重功能或去加重功能。
下拉晶体管541可以包括主下拉数据输出电路MPDDO和下拉微调输出电路PDTRO。
主下拉数据输出电路MPDDO可以包括响应于下拉主数据PD_MD而导通或截止的主下拉晶体管MPDTR。主下拉晶体管MPDTR可以是第二类型晶体管，例如NMOS晶体管。因此，当接收到高电平下拉主数据PD_MD时，主下拉晶体管MPDTR可以导通以将接地VSS端子和输入/输出焊盘DQ联接，使得可以输出低电平数据L_DATA。当接收到低电平下拉主数据PD_MD时，主下拉晶体管MPDTR可以截止，使得下拉主驱动器540的输出节点可以被浮置。为此，包括在下拉微调输出电路PDTRO中的所有晶体管都必定截止。
下拉微调输出电路PDTRO可以由第二类型(例如，NMOS)晶体管组成。例如，下拉微调输出电路PDTRO可以包括第一微调晶体管N1至第k微调晶体管Nk。由于包括在下拉微调输出电路PDTRO中的第一微调晶体管N1至第k微调晶体管Nk在物理上与包括在上拉微调输出电路PUTRO中的第一微调晶体管N1至第k微调晶体管Nk不同，所以参照图11描述的第一微调晶体管N1至第k微调晶体管Nk可以被包括在下拉微调输出电路PDTRO中。
第一微调晶体管N1至第k微调晶体管Nk可以并联联接在输入/输出焊盘DQ和接地VSS端子之间。换句话说，主下拉晶体管MPDTR和第一微调晶体管N1至第k微调晶体管Nk可以并联联接在输入/输出焊盘DQ和接地VSS端子之间。第一微调晶体管至第k微调晶体管全部可以是NMOS晶体管。
第一微调晶体管N1至第k微调晶体管Nk可以响应于下拉微调码PDTR<k:1>中所包括的相应比特而导通或截止。例如，当第一下拉微调码PDTR<1>为“1”时，第一微调晶体管N1可以导通，而当第一下拉微调码PDTR<1>为“0”时，第一微调晶体管N1可以截止。当导通的NMOS晶体管的数目增加时，可以执行加重功能。另一方面，当导通的NMOS晶体管的数目减少时，可以执行去加重功能。
第一微调晶体管N1至第k微调晶体管Nk可以具有相同或不同的尺寸。例如，当第一微调晶体管N1至第k微调晶体管Nk具有相同的尺寸时，导通的NMOS晶体管的数目随着下拉微调码PDTR<k:1>中所包括的“1”比特的数目增加而增加，因此流过下拉主驱动器540的电流的量可以增加。另一方面，当下拉微调码PDTR<k:1>中所包括的“0”比特的数目增加时，导通的NMOS晶体管的数目可以减少。结果，流过下拉主驱动器540的电流的量可以减少。根据另一实施方式，当第一微调晶体管N1至第k微调晶体管Nk具有不同的尺寸时，流过下拉主驱动器540的电流的量可以在大尺寸晶体管导通时增加，并且流过下拉主驱动器540的电流的量可以在小尺寸晶体管导通时减少。因此，图7的PD微调电路522可以被设计为使得可以在考虑到第一微调晶体管N1至第k微调晶体管Nk的尺寸的情况下输出下拉微调码PDTR<k:1>。
图12是例示图4中所示的下拉主驱动器540的另一实施方式的图。
参照图12，为了进一步减小下拉主驱动器540的尺寸和电容，如图11所示的主下拉晶体管MPDTR和第一微调晶体管N1至第k微调晶体管Nk可以是低压晶体管。
例如，包括在下拉主驱动器540'中的主下拉晶体管MPDTR可以是低压主下拉晶体管L_MPDTR，并且第一微调晶体管N1至第k微调晶体管Nk可以是低压第一微调晶体管L_N1至第k微调晶体管L_Nk。低压晶体管可以具有比正常晶体管小的尺寸并且响应于低电压而操作。然而，当低压晶体管截止时，可能发生电流泄漏。因此，可以进一步包括第二阻塞晶体管TR_BL2以阻止低压晶体管的电流泄漏。
第二阻塞晶体管TR_BL2可以联接在接地VSS端子和下拉晶体管541之间，并且是正常晶体管而不是低压晶体管。例如，第二阻塞晶体管TR_BL2可以是正常NMOS晶体管。第二阻塞晶体管TR_BL2可以响应于从图2的控制逻辑300输出的第二阻塞信号V_BL2而导通或截止。控制逻辑300可以在不执行输出操作时将第二阻塞信号V_BL2停用或禁用为低电平，并且可以在执行输出操作时将第二阻塞信号V_BL2激活或启用为高电平。因此，第二阻塞晶体管TR_BL2可以在不执行输出操作时保持截止，并且可以在执行输出操作时保持导通。
图13是例示包括图2中所示的存储装置1100的存储系统30000的另一实施方式的图。
参照图13，存储系统30000可以被实现在蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信设备中。
存储系统30000可以包括存储装置1100和控制存储装置1100的操作的存储控制器1200。存储控制器1200可以响应于主机2000的控制而控制存储装置1100的数据访问操作，例如，存储装置1100的编程操作、擦除操作或读取操作。
存储控制器1200可以控制编程到存储装置1100中的数据通过显示器3200输出。
无线电收发器3300可以通过天线ANT交换无线电信号。例如，无线电收发器3300可以将通过天线ANT接收到的无线电信号转换为能够由主机2000处理的信号。因此，主机2000可以处理从无线电收发器3300输出的信号，并且将处理后的信号传送到存储控制器1200或显示器3200。存储控制器1200可以将由主机2000处理后的信号传送到存储装置1100中。此外，无线电收发器3300可以将从主机2000输出的信号转换为无线电信号，并且通过天线ANT将无线电信号输出到外部设备。用于控制主机2000的操作的控制信号或将由主机2000处理的数据可以由输入装置3400来输入，并且输入装置3400可以包括诸如触摸板和计算机鼠标这样的定点装置、键盘或小键盘。主机2000可以控制显示器3200的操作，使得从存储控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据可以通过显示器3200输出。
图14是例示包括图2中所示的存储装置1100的存储系统40000的另一实施方式的图。
参照图14，存储系统40000可以被提供为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储系统40000可以包括存储装置1100和控制存储装置1100的数据处理操作的存储控制器1200。
主机2000可以根据通过输入装置4200输入的数据，通过显示器4300来输出存储在存储装置1100中的数据。输入装置4200的示例包括诸如触摸板或计算机鼠标这样的定点装置、键盘或小键盘。
主机2000可以控制存储系统40000的总体操作并且控制存储控制器1200的操作。
图15是例示包括图2中所示的存储装置1100的存储系统50000的另一实施方式的图。
参照图15，存储系统50000可以被实现在图像处理器中，例如，数码相机、附有数码相机的蜂窝电话、附有数码相机的智能手机或附有数码相机的台式PC。
存储系统50000可以包括存储装置1100和存储控制器1200，存储控制器1200控制存储装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)。
存储系统50000的图像传感器5200可以将光学图像转换为数字信号，并且经转换的数字信号可以被传送到主机2000。响应于主机2000的控制，经转换的数字信号可以通过显示器5300输出或者通过存储控制器1200存储在存储装置1100中。此外，存储在存储装置1100中的数据可以根据主机2000的控制通过显示器5300输出。
图16是例示包括图2中所示的存储装置1100的存储系统30000的另一实施方式的图。
参照图16，存储系统30000可以包括主机2000和存储卡70000。
存储卡70000可以被实现在智能卡中。存储卡70000可以包括存储装置1100、存储控制器1200和卡接口7100。
存储控制器1200可以控制存储装置1100和卡接口7100之间的数据交换。卡接口7100可以是但不限于安全数字(SD)卡接口或多媒体卡(MMC)接口。此外，卡接口7100可以根据主机2000的协议在主机2000和存储控制器1200之间进行接口数据交换。根据实施方式，卡接口7100可以支持通用串行总线(USB)协议和/或芯片间(IC)-USB协议。卡接口7100可以是指支持主机2000所使用的协议的硬件、安装在硬件上的软件或信号传输方法。
根据本公开的实施方式，可以减小数据输出缓冲器的电容和尺寸。
对于本领域技术人员将显而易见的是，可以在不脱离本发明的精神或范围的情况下对本发明的上述实施方式进行各种修改。因此，本发明旨在涵盖落入所附的权利要求及其等同物的范围内的所有这些修改。
相关申请的交叉引用
本申请要求于2018年5月29日提交的韩国专利申请No.10-2018-0061373，该韩国专利申请通过引用全部并入本文中。

Claims (28)

1.一种数据输出缓冲器，该数据输出缓冲器包括：
上拉主驱动器，该上拉主驱动器联接在电源端子和输出端子之间，所述上拉主驱动器被配置为输出高电平的数据；以及
下拉主驱动器，该下拉主驱动器联接在所述输出端子和接地端子之间，所述下拉主驱动器被配置为输出低电平的数据，
其中，所述上拉主驱动器包括：
主上拉晶体管，该主上拉晶体管是第一类型的，所述主上拉晶体管响应于上拉主数据而操作；以及
多个第一微调晶体管，所述多个第一微调晶体管中的每一个是第二类型的，所述多个第一微调晶体管分别响应于上拉微调码而操作。
2.根据权利要求1所述的数据输出缓冲器，
其中，所述第一类型的晶体管是PMOS晶体管，并且
其中，所述第二类型的晶体管是NMOS晶体管。
3.根据权利要求1所述的数据输出缓冲器，其中，所述主上拉晶体管和所述多个第一微调晶体管并联联接在所述电源端子和所述输出端子之间。
4.根据权利要求3所述的数据输出缓冲器，
其中，所述主上拉晶体管响应于所述上拉主数据而输出高电平的数据，并且
其中，所述多个第一微调晶体管分别响应于所述上拉微调码而对所述高电平的数据进行校正。
5.根据权利要求4所述的数据输出缓冲器，其中，所述多个第一微调晶体管在所述主上拉晶体管截止时全部截止。
6.根据权利要求3所述的数据输出缓冲器，
其中，所述主上拉晶体管包括低压PMOS晶体管，并且
其中，所述多个第一微调晶体管包括低压NMOS晶体管。
7.根据权利要求6所述的数据输出缓冲器，该数据输出缓冲器还包括阻塞晶体管，该阻塞晶体管联接在所述上拉主驱动器和所述电源端子之间，并且被配置为响应于阻塞信号而阻断电流路径。
8.根据权利要求7所述的数据输出缓冲器，其中，所述阻塞晶体管包括非低压PMOS晶体管。
9.根据权利要求1所述的数据输出缓冲器，其中，所述下拉主驱动器包括：
主下拉晶体管，该主下拉晶体管是所述第二类型的；以及
多个第二微调晶体管，所述多个第二微调晶体管中的每一个是所述第二类型的。
10.根据权利要求9所述的数据输出缓冲器，其中，所述主下拉晶体管和所述多个第二微调晶体管并联联接在所述输出端子和所述接地端子之间。
11.根据权利要求10所述的数据输出缓冲器，
其中，所述主下拉晶体管响应于下拉主数据而输出低电平的数据，并且
其中，所述多个第二微调晶体管分别响应于下拉微调码而对所述低电平的数据进行校正。
12.根据权利要求11所述的数据输出缓冲器，其中，所述多个第二微调晶体管在所述主下拉晶体管截止时全部截止。
13.根据权利要求9所述的数据输出缓冲器，其中，所述主下拉晶体管和所述多个第二微调晶体管包括低压NMOS晶体管。
14.根据权利要求13所述的数据输出缓冲器，该数据输出缓冲器还包括阻塞晶体管，该阻塞晶体管联接在所述下拉主驱动器和所述接地端子之间，并且被配置为响应于阻塞信号而阻断电流路径。
15.根据权利要求14所述的数据输出缓冲器，其中，所述阻塞晶体管包括非低压NMOS晶体管。
16.一种存储装置，该存储装置包括：
存储单元阵列，该存储单元阵列被配置为存储数据；
外围电路，该外围电路被配置为对所述存储单元阵列执行编程操作、读取操作、擦除操作或输出操作；以及
控制逻辑，该控制逻辑被配置为响应于从存储控制器接收到的命令而控制所述外围电路，
其中，所述外围电路包括：
上拉主驱动器，该上拉主驱动器包括第一类型的主上拉晶体管以及分别为第二类型的多个第一微调晶体管，并且被配置为在所述输出操作期间根据所述控制逻辑的控制将高电平的数据输出到所述存储控制器，其中，所述主上拉晶体管响应于上拉主数据而操作，并且所述多个第一微调晶体管分别响应于上拉微调码而操作；以及
下拉主驱动器，该下拉主驱动器包括所述第二类型的晶体管，并且被配置为在所述输出操作期间根据所述控制逻辑的控制将低电平的数据输出到所述存储控制器。
17.根据权利要求16所述的存储装置，其中，所述主上拉晶体管和所述多个第一微调晶体管并联联接在电源端子和输出端子之间。
18.根据权利要求17所述的存储装置，
其中，所述主上拉晶体管响应于所述上拉主数据而输出高电平的数据，并且
其中，所述多个第一微调晶体管分别响应于所述上拉微调码而对所述高电平的数据进行校正。
19.根据权利要求16所述的存储装置，其中，所述下拉主驱动器包括：
主下拉晶体管，所述主下拉晶体管是所述第二类型的；以及
多个第二微调晶体管，所述多个第二微调晶体管中的每一个是所述第二类型的。
20.根据权利要求19所述的存储装置，其中，所述主下拉晶体管和所述多个第二微调晶体管并联联接在接地端子和输出端子之间。
21.根据权利要求20所述的存储装置，
其中，所述主下拉晶体管响应于下拉主数据而输出低电平的数据，并且
其中，所述多个第二微调晶体管分别响应于下拉微调码而对所述低电平的数据进行校正。
22.根据权利要求16所述的存储装置，该存储装置还包括第一阻塞晶体管和第二阻塞晶体管，该第一阻塞晶体管和该第二阻塞晶体管被分别配置为选择性地激活所述上拉主驱动器和所述下拉主驱动器。
23.根据权利要求22所述的存储装置，其中，所述第一阻塞晶体管联接在电源端子和所述上拉主驱动器之间，并且根据所述控制逻辑的控制来形成电流路径或阻断电流路径。
24.根据权利要求22所述的存储装置，其中，所述第二阻塞晶体管联接在接地端子和所述下拉主驱动器之间，并且根据所述控制逻辑的控制来形成电流路径或阻断电流路径。
25.根据权利要求22所述的存储装置，其中，所述控制逻辑包括：
命令检测器，该命令检测器被配置为检测从所述存储控制器接收到的命令是内部操作命令还是输出命令，并且输出关于检测结果的信息以及所述命令；以及
操作控制器，该操作控制器被配置为响应于从所述命令检测器接收到的所述命令和所述关于检测结果的信息而输出用于分别控制所述第一阻塞晶体管和所述第二阻塞晶体管的第一阻塞信号和第二阻塞信号。
26.根据权利要求25所述的存储装置，其中，所述命令检测器被配置为：
当从所述存储控制器接收到的命令是所述输出命令时，启用所述第一阻塞信号和所述第二阻塞信号，使得所述上拉主驱动器和所述下拉主驱动器二者被停用，并且
当从所述存储控制器接收到的命令是所述内部操作命令时，禁用所述第一阻塞信号和所述第二阻塞信号，使得所述上拉主驱动器和所述下拉主驱动器二者被激活。
27.根据权利要求26所述的存储装置，其中，所述上拉主驱动器的输出节点和所述下拉主驱动器的输出节点在所述第一阻塞信号和所述第二阻塞信号被启用时浮置。
28.一种数据输出缓冲器，该数据输出缓冲器包括：
上拉驱动器，该上拉驱动器被配置为将数据上拉；以及
下拉驱动器，该下拉驱动器被配置为将数据下拉，
其中，所述上拉驱动器包括：
PMOS晶体管，该PMOS晶体管被配置为将数据上拉；以及
一个或更多个NMOS晶体管，所述一个或更多个NMOS晶体管被配置为响应于分别与所述一个或更多个NMOS晶体管对应的上拉微调码而加重或去加重数据的上拉，并且
其中，所述下拉驱动器包括：
主晶体管，该主晶体管被配置为将数据下拉；以及
一个或更多个微调晶体管，所述一个或更多个微调晶体管被配置为响应于分别与所述一个或更多个微调晶体管对应的下拉微调码而加重或去加重数据的下拉。
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