KR100332455B1 - 반도체 장치의 가변 임피던스 콘트롤회로 및 오프 칩 드라이버회로와 가변 임피던스 콘트롤 방법 - Google Patents
반도체 장치의 가변 임피던스 콘트롤회로 및 오프 칩 드라이버회로와 가변 임피던스 콘트롤 방법 Download PDFInfo
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Abstract
전원전압의 변동에 따른 임피던스 부정합을 방지 또는 최소화할 수 있는 반도체 장치의 가변 임피던스 콘트롤회로 및 오프 칩 드라이버와 가변 임피던스 콘트롤 방법이 개시된다. 회로적으로, 임피던스 콘트롤을 위한 업/다운 카운팅 신호에 응답하는 어레이 구동부와, 상기 어레이 구동부에 의해 제어되는 임피던스 매칭용 트랜지스터 어레이를 가지는 반도체 장치의 가변 임피던스 콘트롤회로에 있어서, 상기 어레이 구동부는 제1전원전압과 제2전원전압에 의해 내부의 각 소자들이 구별적으로 동작하고, 상기 트랜지스터 어레이는 상기 제2전원전압에 의해 내부의 각 소자들이 동작하는 구조를 가짐에 의해 전원전압의 변동에 무관하게 임피던스 매칭동작이 수행되어 반도체 장치의 퍼포먼스가 향상된다.
Description
본 발명은 반도체 장치의 데이터 출력분야에 관한 것으로, 특히 반도체 장치의 데이터 출력단에 위치되어 내부 데이터를 외부로 제공하는 오프 칩 드라이버회로의 가변 임피던스 콘트롤에 관한 것이다.
마이크로컴퓨터들, 메모리들, 및 게이트 어레이들 등과 같은 다양한 반도체 장치들(devices)은 퍼스널 컴퓨터들 및 워크스테이션들과 같은 다양한 전기적 제품(electrical products)내로 합체되어진다. 대부분의 경우에, 상기 반도체 장치들은 외부(outside world)로 또는 외부로부터 데이터를 전송하기 위한 핀과 내부 데이터를 외부로 제공하는 출력버퍼회로(드라이버회로)를 포함한다. 반도체 장치가 전기적 제품내로 합체될 경우에 핀은 탑재기판상의 프린티드 와이어링(printed wiring)등과 같은 전송라인에 연결되어진다. 이 핀은 탑재기판상에 존재하는 플로팅 캐패시턴스 또는 부하캐패시턴스(파라스틱 캐패시턴스)를 충전 및 방전하는 것이 요구되어진다. 이 경우 출력신호가 최적으로 전송되기 위해서는 출력임피던스와 전송라인의 임피던스간에 매칭이 이루어져야 한다.
한편, 전기적 제품의 동작스피드가 고속화됨에 따라 반도체 장치들간에 인터페이스되는 신호의 스윙폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스 매칭(miss matching, 부정합)에 따른 출력신호의 반사도 크리티컬(critical)해진다. 상기 임피던스 미스 매칭은 외부 노이즈나 전원전압의 변동, 동작 온도의 변화, 제조공정의 변화등에 기인하여 발생된다. 임피던스 미스 매칭이 발생되면 반도체 장치로부터 출력되는 출력신호는 왜곡될 수 있다. 따라서, 어떤 반도체 장치가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일 또는 입력 레벨의 판단미스등의 문제들이야기될 수 있다.
통상적으로, 일부의 반도체 메모리 장치는 외부의 반도체 소자와의 임피던스 미스 매칭문제를 해결하기 위해 가변 임피던스 콘트롤 스킴을 수행하는 것으로 알려져 있다. 예컨대 HSTL(High Speed Transceiver Logic)인터페이스의 경우는 1개의 엑스트라(extra)핀을 사용해서 약 35 내지 70오옴(Ω)사양내에서 원하는 출력임피던스 값을 갖도록 콘트롤 하는 방식이 사용되어진다. 그러한 가변 임피던스 콘트롤 방식이 채용된 반도체 메모리 장치에서 메모리 어레이를 구동하기 위한 메인 파워 즉 전원전압 VDD과 가변 임피던스 콘트롤 회로 및 오프칩 드라이버를 구동하는데 필요한 출력전원전압 VDDQ은 서로 다른 전압레벨로 구별되어 있으며, 가변 임피던스 콘트롤 회로 및 오프칩 드라이버내의 구동부의 전원은 전원전압 VDD으로 제공하는 경우가 많은데, 그에 따른 문제점들이 있어왔다. 그러한 문제점들중의 주된 문제점은 후술되는 본 발명의 실시예내에서의 설명에 의해 보다 명확해질 것이지만, 임피던스 콘트롤 회로 및 오프칩 드라이버가 상기 전원전압 VDD의 변동에 영향을 심하게 받아 임피던스 미스 매칭(부정합)을 유발시키는 문제이다.
따라서, 상기 전원전압 VDD의 변동에 무관하게, 임피던스 콘트롤 회로 및 오프칩 드라이버가 임피던스 매칭을 빠르게 행하고 유지할 수 있도록 해주는 기술이 요구된다.
본 발명의 목적은 상기한 문제점을 해소할 수 있는 반도체 장치의 출력회로를 제공함에 있다.
본 발명의 다른 목적은 전원전압의 변동에 따른 임피던스 부정합을 방지 또는 최소화할 수 있는 반도체 장치의 가변 임피던스 콘트롤회로 및 오프 칩 드라이버와 가변 임피던스 콘트롤 방법을 제공함에 있다.
상기한 목적들 및 타의 목적을 달성하기 위한 본 발명에 따라, 임피던스 콘트롤을 위한 업/다운 카운팅 신호에 응답하는 어레이 구동부와, 상기 어레이 구동부에 의해 제어되는 임피던스 매칭용 트랜지스터 어레이를 가지는 반도체 장치의 가변 임피던스 콘트롤회로에 있어서, 상기 어레이 구동부는 제1전원전압과 제2전원전압에 의해 내부의 각 소자들이 구별적으로 동작하고, 상기 트랜지스터 어레이는 상기 제2전원전압에 의해 내부의 각 소자들이 동작하는 구조를 가짐을 특징으로 한다.
또한, 출력버퍼내에 위치되며 임피던스 제어코드 데이터에 응답하는 어레이 구동부와, 상기 어레이 구동부에 의해 제어되는 트랜지스터 어레이를 가지는 반도체 장치의 오프 칩 드라이브회로에 있어서, 상기 어레이 구동부는 제1전원전압과 제2전원전압에 의해 내부의 각 소자들이 구별적으로 동작하고, 상기 트랜지스터 어레이는 상기 제2전원전압에 의해 내부의 각 트랜지스터 소자들이 동작하는 구조를 구비함을 특징으로 한다.
방법적으로, 임피던스 콘트롤을 위한 업/다운 카운팅 신호에 응답하는 어레이 구동부와, 상기 어레이 구동부에 의해 제어되는 임피던스 매칭용 트랜지스터 어레이를 가지는 반도체 장치의 가변 임피던스 콘트롤 방법은, 상기 어레이 구동부의내부 각소자들에 제1전원전압과 제2전원전압을 구별적으로 인가하는 단계와; 상기 트랜지스터 어레이의 내부 각 소자들에 상기 제2전원전압을 인가하는 단계를 가지고, 출력 임피던스를 외부 반도체 소자의 임피던스와 매칭하는 가변 임피던스 콘트롤을 수행하는 것을 특징으로 한다.
상기한 구성에 의해, 반도체 장치의 가변 임피던스 콘트롤회로 및 오프칩 드라이버가 동작하므로 외부 반도체 소자와의 인터페이스시 임피던스 부정합이 방지 또는 최소화된다.
도 1은 본 발명이 적용되는 반도체 장치의 가변 임피던스 콘트롤회로 및 오프 칩 드라이버회로의 블록도
도 2는 도 1중 ZQ 검출기(100)내의 일부 블록들에 관련된 컨벤셔날 기술의 세부회로도
도 3은 본 발명의 실시예에 따른 것으로서, 도 1중 ZQ 검출기(100)내의 일부 블록들의 세부회로도
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목(note)하여야 한다.
먼저, 본 발명에 대한 보다 철저한 이해를 위해 아직 미공개 상태라고 추정되는 컨벤셔날 기술을 도 1 및 도 2를 참조하여 설명한다. 도 1을 참조하면, 본 발명이 적용되는 반도체 장치의 가변 임피던스 콘트롤회로 및 오프 칩 드라이버회로의 블록도가 도시된다. 도면에서 가변 임피던스 콘트롤 회로는 ZQ검출기(100), 비교기(110), 업/다운 카운터(120), 상위코드 셀렉터(130), ZQ 드라이버(140)를 포함한다. 오프 칩 드라이버회로는 DOUT버퍼(150)내의 어레이 구동부 및 오프 칩 드라이버(160)로 구성된다.
도 1을 참조하여, 통상적인 임피던스 매칭 과정을 설명한다. 상기 도 1에서의 임피던스 콘트롤 방식은 HSTL인터페이스의 경우에 엑스트라 핀을 사용해서 약 35 내지 70오옴(Ω)사양내에서 원하는 출력임피던스 값을 갖도록 하는 스킴이다. 먼저, 장치 임피던스 값의 약 5배정도가 되는 저항값 RZQ을 가지는 매칭용 외부저항(50)이 ZQ검출기(100)내의 엑스트라 패드 ZQPAD(40)에 연결되고, 피채널 및 엔채널 모오스 트랜지스터(PMOS,NMOS)가 어레이로 구성되어 노드 NO1에서의 기준전압(REFIO)의 레벨은 하프 출력전원전압 (VDDQ/2)레벨로 미리 설정된다. 비교기(110)는 상기 노드 NO1의 기준전압(REFIO)레벨과 노드 NO2에서의 패드전압(VZQ)레벨을 비교하고 비교결과로서 업다운 신호(U/D)를 출력한다. 업/다운 카운터(120)는 상기 업다운 신호(U/D)에 응답하여 증감 카운팅을 하고 피채널 및 엔채널 모오스 트랜지스터(PMOS,NMOS)를 턴온 또는 턴오프 하기 위한 제어코드 데이터(CTQx)를 출력한다. 상기 기준전압(REFIO)레벨과 패드전압(VZQ)레벨이 동일해질 때 까지 상기 업/다운 카운터(120)는 상기 제어코드 데이터(CTQx)를 증가시키거나 감소시킨다. 이에 따라, PMOS 어레이 (10-1,10-2)내의 선택된 PMOS트랜지스터와 NMOS 어레이 (20-1)내의 선택된 NMOS트랜지스터가 턴온 또는 턴오프되어 상기 기준전압(REFIO)레벨과 패드전압(VZQ)레벨은 서로 동일해진다. 이 때, 상기 기준전압(REFIO)레벨과 패드전압(VZQ)레벨은 각기 VDDQ/2레벨로 되어 있으므로, PMOS어레이(10-2)의 턴온 저항값과 상기 외부저항(50)의 저항값 (RZQ)이 같아지게 된다. 따라서, 이 때 턴온으로 결정된 PMOS 어레이 (10-1)내의 PMOS트랜지스터 및 NMOS 어레이 (20-1)내의 NMOS트랜지스터와 동일하게 오프 칩 드라이버(160)내의 트랜지스터들도 턴온되어 출력임피던스는 매칭되어진다. 상기 PMOS 어레이 (10-1)와 NMOS 어레이 (20-1)의 트랜지스터들과 동일한 개수로 오프 칩 드라이버(160)내의 트랜지스터들도 턴온될 수 있는 것은, 상기 PMOS 어레이 (10-1)와 오프 칩 드라이버(160)내의 PMOS 어레이 (10-3)의 내부 구성이 서로 동일하고, 상기 NMOS 어레이 (20-1)와 NMOS 어레이 (20-2)의 내부 구성이 서로 동일하기 때문이며, 상위코드 셀렉터(130), ZQ 드라이버(140), 및 DOUT버퍼(150)의 기능이 그에 따라 수행되기 때문이다. 상기 상위코드 셀렉터(130)는 임피던스 매칭이 이루어졌을 때 수신되는 복수개의 제어코드 데이터(CTQx)중 상위 제어코드 데이터(CTQx)를 선택한다. ZQ 드라이버(140)는 오프 칩 드라이버(160)가 하이 임피던스 상태일 때 상기 선택된 제어코드 데이터(CTQx)에 응답하여 임피던스 제어코드 데이터(CZQx)를 생성하여 DOUT버퍼(150)에 제공한다. 따라서, 이전의 임피던스 제어코드 데이터(CZQx)는 새롭게 갱신된다. 갱신된 임피던스 제어코드 데이터(CZQx)는 그 제어코드 데이터에 대응되는 DOUT버퍼(150)만을 인에이블되게 한다. 상기 DOUT버퍼(150)는 메모리 셀 데이터인 DLATB, DLAT를 받아 풀업 출력 데이터(DOUx)와 풀다운 출력 데이터(DODx)를 생성하고 이를 오프 칩 드라이버(160)에 출력하여 PMOS 어레이 (10-3)와 NMOS 어레이 (20-2)중에서 대응되는 트랜지스터들이 턴온되게 한다. 따라서, 최종적인 출력 데이터는 오프 칩 드라이버(160)내의 선택된 트랜지스터들로부터 출력패드 (DQ)를 통해 외부로 제공된다. 이 때 출력되는 상기 출력 데이터의 출력 임피던스 값은 상기한 가변 임피던스 콘트롤에 의해 외부 반도체 장치의 임피던스 값과 같게 되어 임피던스 매칭이 이루어지므로 상기 출력 데이터는 왜곡(distortion)없이 전달될 수 있게 된다.
그러나, 상기 도 1에서 ZQ검출기(30)내의 어레이 구동부(30) 및 DOUT버퍼(150)내의 미도시된 어레이 구동부(30)가 사용하는 동작전압이, PMOS 어레이 (10-1, 10-2, 10-3)와 NMOS 어레이 (20-1, 20-2)가 사용하는 동작전압과 서로 다르게 되어 있어 임피던스 콘트롤에 다소 문제가 있다. 이에 대한 것을 보다 구체적으로 설명하기 위해 도 2를 참조한다.
도 2는 도 1중 ZQ 검출기(100)내의 일부 블록들에 관련된 컨벤셔날 기술의 세부회로도이다. 도면에서, 어레이 구동부(30)내의 하나의 어레이 구동부(30-1)는 전원전압 VDD을 동작전원으로서 사용하는 3개의 씨모오스 인버터(IN1,IN2,IN3)로 이루어져 있고, 상기 인버터들 (IN1,IN2,IN3)은 각기 하나의 피채널 모오스 전계효과 트랜지스터(PMOSFET)와 엔채널 모오스 전계효과 트랜지스터(NMOSFET)로 구성되어 있다. 상기 인버터 (IN1,IN3)의 입력신호는 상기 제어코드 데이터(CTQx)중의 하나를 구성하는 제어코드 데이터 신호(CTQ1)이다. 인버터 (IN2,IN3)의 출력신호는 각기 피모오스 구동제어신호(CTQP1)와 엔모오스 구동제어신호(CTQN1)이며, 이는 각기 PMOS 어레이(10-1)내의 대응되는 피모오스 트랜지스터(P1)의 게이트 단자 및 NMOS 어레이(20-1)내의 대응되는 엔모오스의 트랜지스터(N1)의 게이트 단자에 제공된다. 한편, 도 2내에서 도 1의 PMOS 어레이(10-1)는, 소오스단자들이 공통으로 제2전원전압, 즉 출력전원전압 VDDQ(약 1.5볼트)에 연결되어 있고, 드레인단자들이 공통으로 상기 기준전압단 (REFIO)에 연결되며, 각기 서로 다른 게이트 길이을 가지고 있는 복수의 피모오스 트랜지스터(P1, P2, ...., P6)로 이루어져 있다. 상기 피모오스 트랜지스터(P1, P2, ...., P5)의 게이트 단자에는 피모오스 구동제어신호(CTQP1, CTQP2, ....,CTQP5)가 각기 대응되어 인가된다. 상기 피모오스 구동제어신호(CTQP2, CTQP3, ..,CTQP5)는 어레이 구동부(30-1)와 동일한 구성으로 되어 있는 타의 어레이 구동부들로부터 제공되는 신호들이다. 유사하게, NMOS 어레이(20-1)는, 소오스단자들이 공통으로 제2 접지전압, 즉 출력전원전압 VSSQ에 연결되어 있고, 드레인단자들이 공통으로 상기 기준전압단 (REFIO)에 연결되며, 각기 서로 다른 게이트 길이을 가지고 있는 복수의 엔모오스 트랜지스터(N1, N2, ...., N6)로 이루어져 있다. 상기 엔모오스 트랜지스터(N1, N2, ...., N5)의 게이트 단자에는 엔모오스 구동제어신호(CTQN1, CTQN2, ....,CTQN5)가 각기 대응되어 인가된다. 상기 엔모오스 구동제어신호(CTQN2, CTQN3, ..,CTQN5)는 어레이 구동부(30-1)와 동일한 구성으로 되어 있는 타의 어레이 구동부들로부터 제공되는 신호들이다. 도 1에서 PMOS 어레이(10-2, 10-3)의 세부구성은 도 2에서 설명된 상기 PMOS 어레이(10-1)의 구성과 동일하며, NMOS 어레이(20-2)의 세부구성도 상기 NMOS 어레이(20-1)의 구성과 동일하다.
상기한 바와 같은 도 2의 구성에서, ZQ검출기(30)내의 어레이 구동부(30-1)내의 3개의 씨모오스 인버터(IN1,IN2,IN3)가 사용하는 동작전압은 제1전원전압 즉, VDD(약 3.3볼트 또는 2.5볼트)인데 비해, PMOS 어레이 (10-1)내의 피모오스 트랜지스터(P1, P2, ...., P6)가 사용하는 동작전압은 상기 제2전원전압 VDDQ(약 1,5볼트)이다. 또한, DOUT버퍼(150)내의 미도시된 어레이 구동부(30)가 사용하는 동작전압도 제1전원전압 VDD(약 3.3볼트 또는 2.5볼트)인데 비해, PMOS 어레이 (10-2, 10-3)가 사용하는 동작전압은 제2전원전압 VDDQ(약 1,5볼트)이다. 이와 같이 되어 있는 경우에 피모오스 트랜지스터(P1, P2, ...., P6)의 각각의 게이트-소오스간 전압(Vgsp1,2-6)절대치는 최대로 상기 제2전원전압 VDDQ이 되고, 엔모오스 트랜지스터(N1, N2, ...., N6)의 각각의 게이트-소오스간 전압(Vgsn1,2-6)은 최대로 상기 제1전원전압 VDD이 된다. 따라서, 제1전원전압 VDD의 변동이 있는 경우에는 엔모오스 트랜지스터(N1, N2, ...., N6)의 게이트-소오스간 전압이 변하게 되어 상기 기준전압단 (REFIO)의 전압레벨이 변해버린다. 이에 따라서, 도 1에서 보여지는 패드전압(VZQ)레벨도 변하게 되고 PMOS 어레이(10-2)의 턴온저항값과 외부저항(50)의 값이 동일하지 않게 된다. 결국, 전원전압 VDD의 변동이 있을 경우에 임피던스 매칭되었던 상태가 미스매칭 상태로 변해버리므로, 출력신호의 왜곡이 발생되어 전송에러가 유발될 수 있는 것이다.
상기한 바와 같이 컨벤셔날 기술에서는 임피던스 콘트롤 회로 및 오프칩 드라이버가 상기 전원전압 VDD의 변동에 영향을 직접적으로 받으므로 임피던스 미스 매칭이 유발되는 경우가 빈번하였다. 따라서, 본 발명의 실시예에서는 상기한 문제점을 주로(mainly) 해결하기 위해 도 3과 같이 구성을 창작하기에 이르렀다. 한편, '오프 칩 드라이버'라는 용어는 갈비(Galbi)외 다수에게 특허허여된 미국특허 5,440,258에서도 사용되고 있으므로 본 실시예에서도 특별한 정의없이 사용키로 하며 반도체 소자내에서 그 기능 및 구체적인 작용에 대하여는 그 것을 참조하라.
도 3은 본 발명의 실시예에 따른 것으로서, 도 1중 ZQ 검출기(100)내의 일부블록들의 세부회로도이다. 도 3을 참조하면, 내부의 회로구성소자들은 도 2의 그 것과 동일하나, 어레이 구동부(30-2)내의 인버터들(IN2,IN3)의 동작전압을 제2전원전압 (VDDQ)으로 연결한 구성이 특이한 사항이다. 따라서, 전체적으로, 어레이 구동부(30-2) 및 도 1의 DOUT 버퍼(150)내의 어레이 구동부는 제1전원전압과 제2전원전압에 의해 내부의 각 소자들이 구별적으로 동작하고, 상기 트랜지스터 어레이들(10-1,10-2, 10-3)는 상기 제2전원전압에 의해 내부의 각 소자들이 동작하는 구조를 가진다. 비록, 도 3의 구성에서 개선된 사항이 도 2의 구성에 비추어 미미해 보일 수 도 있으나 도 2에서의 문제점을 해결하려는 노력과 창작의지 및 실시의 결과로서 도 3의 구성이 회로소자의 추가없이 도출된 것임을 주목하여야 한다.
도 3의 구성과 같이 되어 있는 경우에 피모오스 트랜지스터(P1, P2, ...., P6)의 각각의 게이트-소오스간 전압(Vgsp1,2-6)절대치가 최대로 상기 제2전원전압 VDDQ이 되고, 엔모오스 트랜지스터(N1, N2, ...., N6)의 각각의 게이트-소오스간 전압(Vgsn1,2-6)도 최대로 상기 제2전원전압 VDDQ이 된다. 따라서, 제1전원전압 VDD의 변동이 있더라도 어레이(20-1)는 제1전원전압 VDD의 변동에 의존하지 아니하는 독립적인 구성이 되므로 엔모오스 트랜지스터(N1, N2, ...., N6)의 게이트-소오스간 전압은 영향을 직접적으로 받지 않는다. 따라서, 제1전원전압 VDD의 변동이 있더라도 상기 기준전압단 (REFIO)의 전압레벨은 쉽게 변하지 않는다. 이에 따라서, 도 1에서 보여지는 패드전압(VZQ)레벨도 변하지 않게 되고 PMOS 어레이(10-2)의 턴온저항값과 외부저항(50)의 값이 동일한 상태를 유지하게 된다. 결국, 전원전압 VDD의 변동이 있을 경우에도 임피던스 매칭이 유지되므로, 출력신호의 전송에러는 방지 또는 최소화될 수 있는 것이다.
상기한 바와 같이 임피던스 콘트롤 회로 및 오프칩 드라이버가 상기 전원전압 VDD의 변동에 영향을 직접적으로 받지 않으므로 전원전압 VDD의 변동이 있더라도 임피던스 미스 매칭이 유발되는 경우는 방지 또는 최소화되어 반도체 메모리 디바이스의 출력동작은 안정화된다.
상술한 바와 같이, 본 발명의 실시예는 도면을 기준으로 예를들어 기술되었지만 이에 한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 어레이 구동부내의 인버터 대신에 타의 논리소자 예컨대 앤드나 낸드 게이트들을 사용할 수 있으며 트랜지스터 어레이의 내부 구성을 달리하거나 동일 내지 유사한 기능을 구사하는 타의 회로소자로써 어레이를 대치할 수 있음은 물론이다.
상술한 바와 같이 본 발명에 따르면, 반도체 장치 또는 스태이틱 램등과 같은 반도체 메모리 장치내의 임피던스 콘트롤 회로 및 오프칩 드라이버가 인가되는 전원전압 VDD의 변동에 영향을 직접적으로 받지 않으므로 전원전압 VDD의 변동이 있더라도 임피던스 미스 매칭이 유발되는 경우가 방지 또는 최소화되어 결국 반도체 장치 또는 반도체 메모리 장치의 데이터 출력동작이 안정화되는 효과가 있다. 또한, 별도의 회로 소자를 추가함이 없이도 반도체 장치의 출력임피던스를 전원전압의 변동에 둔감하게 매칭시킬 수 있으므로 퍼포먼스가 개선되어지며 전력의 소비가 감소되는 부가적 이점이 얻어진다.
Claims (9)
- 임피던스 콘트롤을 위한 업/다운 카운팅 신호에 응답하는 어레이 구동부와, 상기 어레이 구동부에 의해 제어되는 임피던스 매칭용 트랜지스터 어레이를 가지는 반도체 장치의 가변 임피던스 콘트롤회로에 있어서:상기 어레이 구동부는 제1전원전압과 제2전원전압에 의해 내부의 각 소자들이 구별적으로 동작하고, 상기 임피던스 매칭용 트랜지스터 어레이는 상기 제2전원전압에 의해 내부의 각 소자들이 동작하는 구조를 가짐을 특징으로 하는 회로.
- 제1항에 있어서, 상기 제1전원전압은 상기 제2전원전압보다 높은 레벨의 전압임을 특징으로 하는 회로.
- 제1항에 있어서, 상기 어레이 구동부는 씨모오스 인버터들로 이루어져 있으며 상기 트랜지스터 어레이를 직접적으로 구동하는 인버터들에 상기 제2전원전압이 동작전압으로서 제공됨을 특징으로 하는 회로.
- 제1항에 있어서, 상기 트랜지스터 어레이는 서로 다른 게이트 길이를 가지는복수의 피모오스 트랜지스터로 이루어진 피모오스 어레이와, 서로 다른 게이트 길이를 가지는 복수의 엔모오스 트랜지스터로 이루어진 엔모오스 어레이로 구성됨을 특징으로 하는 회로.
- 출력버퍼내에 위치되며 임피던스 제어코드 데이터에 응답하는 어레이 구동부와, 상기 어레이 구동부에 의해 제어되는 임피던스 매칭용 트랜지스터 어레이를 가지는 반도체 장치의 오프 칩 드라이브회로에 있어서:상기 어레이 구동부는 제1전원전압과 제2전원전압에 의해 내부의 각 소자들이 구별적으로 동작하고, 상기 임피던스 매칭용 트랜지스터 어레이는 상기 제2전원전압에 의해 내부의 각 트랜지스터 소자들이 동작하는 구조를 구비함을 특징으로 하는 회로.
- 제5항에 있어서, 상기 제1전원전압은 상기 제2전원전압보다 높은 레벨의 전압임을 특징으로 하는 회로.
- 제5항에 있어서, 상기 어레이 구동부는 씨모오스 인버터들로 이루어져 있으며 상기 트랜지스터 어레이를 직접적으로 구동하는 인버터들에 상기 제2전원전압이 동작전압으로서 제공됨을 특징으로 하는 회로.
- 제5항에 있어서, 상기 트랜지스터 어레이는 복수의 피모오스 트랜지스터로 이루어진 피모오스 어레이와, 복수의 엔모오스 트랜지스터로 이루어진 엔모오스 어레이로 구성됨을 특징으로 하는 회로.
- 임피던스 콘트롤을 위한 업/다운 카운팅 신호에 응답하는 어레이 구동부와, 상기 어레이 구동부에 의해 제어되는 임피던스 매칭용 트랜지스터 어레이를 가지는 반도체 장치의 가변 임피던스 콘트롤 방법에 있어서:상기 어레이 구동부의 내부 각소자들에 제1전원전압과 제2전원전압을 구별적으로 인가하는 단계와;상기 임피던스 매칭용 트랜지스터 어레이의 내부 각 소자들에 상기 제2전원전압을 인가하는 단계를 가지고,출력 임피던스를 외부 반도체 소자의 임피던스와 매칭하는 가변 임피던스 콘트롤을 수행하는 것을 특징으로 하는 방법.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148721B2 (en) | 2003-08-19 | 2006-12-12 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device capable of controlling impedance |
| KR101174846B1 (ko) | 2007-08-17 | 2012-08-20 | 삼성전자주식회사 | 레벨 시프터 및 이를 이용한 오프 칩 드라이버를 구비하는반도체 장치 |
| US10679684B2 (en) | 2018-05-29 | 2020-06-09 | SK Hynix Inc. | Data output buffer having pull-up main driver and memory device having the data output buffer |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636821B2 (en) * | 2001-07-03 | 2003-10-21 | International Business Machines Corporation | Output driver impedance calibration circuit |
| US6657906B2 (en) * | 2001-11-28 | 2003-12-02 | Micron Technology, Inc. | Active termination circuit and method for controlling the impedance of external integrated circuit terminals |
| US6876224B2 (en) * | 2002-11-05 | 2005-04-05 | Hewlett-Packard Development Company, L.P. | Method and apparatus for high speed bus having adjustable, symmetrical, edge-rate controlled, waveforms |
| US6894529B1 (en) | 2003-07-09 | 2005-05-17 | Integrated Device Technology, Inc. | Impedance-matched output driver circuits having linear characteristics and enhanced coarse and fine tuning control |
| KR100500921B1 (ko) * | 2003-08-25 | 2005-07-14 | 주식회사 하이닉스반도체 | 데이터 출력드라이버의 임피던스를 조정할 수 있는 반도체메모리 장치 |
| US7019553B2 (en) * | 2003-12-01 | 2006-03-28 | Micron Technology, Inc. | Method and circuit for off chip driver control, and memory device using same |
| US20050127967A1 (en) * | 2003-12-10 | 2005-06-16 | Allen Andrew R. | Method and apparatus for controlling slew |
| KR100610007B1 (ko) * | 2004-06-14 | 2006-08-08 | 삼성전자주식회사 | 임피던스 랜지 시프팅 기능을 갖는 반도체 장치의프로그래머블 임피던스 콘트롤 회로 및 그에 따른임피던스 랜지 시프팅 방법 |
| KR100743623B1 (ko) * | 2004-12-22 | 2007-07-27 | 주식회사 하이닉스반도체 | 반도체 장치의 전류 구동 제어장치 |
| US7218155B1 (en) * | 2005-01-20 | 2007-05-15 | Altera Corporation | Techniques for controlling on-chip termination resistance using voltage range detection |
| US7215579B2 (en) | 2005-02-18 | 2007-05-08 | Micron Technology, Inc. | System and method for mode register control of data bus operating mode and impedance |
| KR100702838B1 (ko) * | 2005-05-09 | 2007-04-03 | 삼성전자주식회사 | 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로 및그에 따른 임피던스 콘트롤 방법 |
| KR100772533B1 (ko) * | 2006-09-27 | 2007-11-01 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 회로 및 그의 구동 방법 |
| US7411407B2 (en) * | 2006-10-13 | 2008-08-12 | Agilent Technologies, Inc. | Testing target resistances in circuit assemblies |
| US7656209B2 (en) * | 2006-11-03 | 2010-02-02 | Micron Technology, Inc. | Output slew rate control |
| US7902875B2 (en) | 2006-11-03 | 2011-03-08 | Micron Technology, Inc. | Output slew rate control |
| US7646229B2 (en) * | 2006-11-03 | 2010-01-12 | Micron Technology, Inc. | Method of output slew rate control |
| KR100942955B1 (ko) * | 2008-07-14 | 2010-02-17 | 주식회사 하이닉스반도체 | 터미네이션 저항회로 |
| US8985850B1 (en) * | 2009-10-30 | 2015-03-24 | Cypress Semiconductor Corporation | Adaptive gate driver strength control |
| JP2011124683A (ja) * | 2009-12-09 | 2011-06-23 | Toshiba Corp | 出力バッファ回路、入力バッファ回路、及び入出力バッファ回路 |
| KR20160056618A (ko) | 2014-11-12 | 2016-05-20 | 삼성전자주식회사 | 온다이 터미네이션 회로 및 온다이 터미네이션 방법 |
| KR20170061418A (ko) | 2015-11-26 | 2017-06-05 | 삼성전자주식회사 | 스트레스 인가 모드를 갖는 캘리브레이션 회로 및 이를 포함하는 메모리 장치 |
| US10135443B1 (en) | 2017-08-03 | 2018-11-20 | Bae Systems Information And Electronic Systems Integration Inc. | Extended voltage range coldspare tolerant off chip driver |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07212211A (ja) * | 1994-01-13 | 1995-08-11 | Fujitsu Ltd | 出力バッファ回路 |
| US5703496A (en) * | 1995-09-26 | 1997-12-30 | Intel Corporation | Method and apparatus for limiting the slew rate of output drivers by selectively programming the threshold voltage of flash cells connected thereto |
| US5638007A (en) * | 1995-09-26 | 1997-06-10 | Intel Corporation | Method and apparatus for limiting the slew rate of output drivers of an integrated circuit by using programmable flash cells |
| US5592104A (en) * | 1995-12-13 | 1997-01-07 | Lsi Logic Corporation | Output buffer having transmission gate and isolated supply terminals |
| JP2000040369A (ja) * | 1998-07-23 | 2000-02-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1999
- 1999-08-09 KR KR1019990032546A patent/KR100332455B1/ko not_active IP Right Cessation
-
2000
- 2000-08-09 US US09/635,294 patent/US6456124B1/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148721B2 (en) | 2003-08-19 | 2006-12-12 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuit device capable of controlling impedance |
| DE102004041023B4 (de) * | 2003-08-19 | 2011-04-07 | Samsung Electronics Co., Ltd., Suwon | Integrierte Schaltung und zugehöriger Halbleiterspeicherbaustein |
| KR101174846B1 (ko) | 2007-08-17 | 2012-08-20 | 삼성전자주식회사 | 레벨 시프터 및 이를 이용한 오프 칩 드라이버를 구비하는반도체 장치 |
| US10679684B2 (en) | 2018-05-29 | 2020-06-09 | SK Hynix Inc. | Data output buffer having pull-up main driver and memory device having the data output buffer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010017170A (ko) | 2001-03-05 |
| US6456124B1 (en) | 2002-09-24 |
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