KR100702838B1 - 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로 및그에 따른 임피던스 콘트롤 방법 - Google Patents
반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로 및그에 따른 임피던스 콘트롤 방법 Download PDFInfo
- Publication number
- KR100702838B1 KR100702838B1 KR1020050038407A KR20050038407A KR100702838B1 KR 100702838 B1 KR100702838 B1 KR 100702838B1 KR 1020050038407 A KR1020050038407 A KR 1020050038407A KR 20050038407 A KR20050038407 A KR 20050038407A KR 100702838 B1 KR100702838 B1 KR 100702838B1
- Authority
- KR
- South Korea
- Prior art keywords
- output
- impedance
- data
- pull
- control
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0278—Arrangements for impedance matching
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0005—Modifications of input or output impedance
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Abstract
Description
Claims (14)
- 삭제
- 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로에 있어서:인가되는 제어 코드 데이터에 의해 생성된 어레이 구동 제어신호의 상태에 따라 선택적으로 구동되어 출력 패드를 통해 임피던스 업데이트된 출력 데이터가 출력되도록 하는 복수의 트랜지스터들을 포함하는 임피던스 매칭용 어레이 유닛과;상기 출력 데이터의 소스 데이터가 되는 내부 데이터의 상태가 천이될 시에 일정 타임 구간동안 상기 트랜지스터들의 구동이 금지되도록 하는 제어신호를 생성하여 상기 임피던스 매칭용 어레이 유닛에 인가하는 업데이트 금지 제어부를 구비하며;상기 업데이트 금지 제어부는,상기 내부 데이터에 응답하여 상기 제어신호를 생성하는 쇼트펄스 발생부와;상기 쇼트펄스 발생부와 연결되며, 파워 리셋이 되고 나서 데이터 입력이 최초로 천이되기 이전까지 상기 임피던스 매칭용 트랜지스터 어레이의 임피던스 업데이트 동작이 강제적으로 수행되도록 하는 초기 업데이트부를 구비함을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로.
- 제2항에 있어서, 상기 임피던스 매칭용 어레이 유닛은,각기 대응적으로 수신되는 제어 코드 데이터를 전달 제어신호에 응답하여 각기 래치하고 이를 내부 데이터와 각기 논리 게이팅함에 의해 어레이 구동 제어신호를 각기 생성하는 풀업 및 풀다운 구동 제어신호 생성부와;상기 출력 패드에 공통으로 연결된 복수의 트랜지스터를 가지며, 임피던스 매칭된 출력 데이터가 상기 출력 패드를 통해 제공되도록 하기 위해 상기 트랜지스터들이 각기 생성된 상기 어레이 구동 제어신호의 상태에 따라 선택적으로 구동되도록 구성되어 있는 풀업 및 풀다운 임피던스 매칭용 트랜지스터 어레이를 구비함을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로.
- 삭제
- 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로에 있어서,임피던스 매칭을 위한 제어 코드 데이터와 상기 제어 코드 데이터의 래치를 위한 전달 제어신호와 상기 반도체 장치의 내부회로로부터 출력되는 내부 데이터를 수신하여 복수의 어레이 구동 제어신호를 생성하는 구동 제어신호 생성부와;출력 패드에 공통으로 연결되며 상기 어레이 구동 제어신호의 상태에 따라 선택적으로 구동되어 상기 출력 패드를 통해 임피던스 매칭된 출력 데이터가 출력되도록 하는 복수의 트랜지스터를 포함하는 임피던스 매칭용 트랜지스터 어레이와;상기 내부 데이터의 천이 시에 일정 타임 구간동안 상기 트랜지스터들의 구동이 금지되도록 하는 상기 전달 제어신호를 상기 구동 제어신호 생성부로 출력하는 업데이트 금지 제어부를 구비하며;상기 업데이트 금지 제어부는,상기 내부 데이터에 응답하여 상기 전달 제어신호를 생성하는 쇼트펄스 발생부와;상기 쇼트펄스 발생부와 연결되며, 파워 리셋이 되고 나서 데이터 입력이 최초로 천이되기 이전까지 상기 임피던스 매칭용 트랜지스터 어레이의 임피던스 업데이트 동작이 강제적으로 수행되도록 하는 초기 업데이트부를 구비함을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로.
- 삭제
- 삭제
- 내부회로와, 상기 내부회로에 의해 제공된 출력 데이터를 구동하고 상기 구동된 출력 데이터를 출력 단으로 전달하기 위한 임피던스 콘트롤러블 출력 구동회로를 갖는 반도체 장치에서, 상기 임피던스 콘트롤러블 출력 구동회로는,상기 출력 단에 연결되며, 상기 출력 데이터가 제1 상태의 데이터 입력으로서 인가될 때 임피던스 콘트롤을 위한 제어코드 데이터에 응답하는 제1 트랜지스터 어레이부와;상기 출력 단에 연결되며, 상기 출력 데이터가 제2 상태의 데이터 입력으로서 인가될 때 임피던스 콘트롤을 위한 제어코드 데이터에 응답하는 제2 트랜지스터 어레이부와;상기 데이터 입력의 천이 시에 일정 타임 구간동안 상기 제1,2 트랜지스터 어레이부의 임피던스 업데이트 동작이 금지되도록 하고, 상기 일정 타임 구간이 경과한 이후에는 임피던스 업데이트 동작이 수행되도록 하며, 파워 리셋이 되고 나서 데이터 입력이 최초로 천이되기 이전에 상기 제1,2 트랜지스터 어레이부의 임피던스 업데이트 동작이 강제적으로 수행되도록 하는 스타트 업 설정부를 포함하는 업데이트 금지 제어부를 구비함을 특징으로 하는 반도체 장치.
- 삭제
- 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로에 있어서:인가되는 풀업 제어 코드 데이터에 의해 생성된 풀업 어레이 구동 제어신호의 상태에 따라 선택적으로 구동되어 출력 패드를 통해 임피던스 업데이트된 출력 데이터가 출력되도록 하는 복수의 피형 모오스 트랜지스터들을 포함하는 풀업 어레이 유닛과;인가되는 풀다운 제어 코드 데이터에 의해 생성된 풀다운 어레이 구동 제어신호의 상태에 따라 선택적으로 구동되어 출력 패드를 통해 임피던스 업데이트된 출력 데이터가 출력되도록 하는 복수의 엔형 모오스 트랜지스터들을 포함하는 풀다운 어레이 유닛과;상기 출력 데이터의 소스 데이터가 되는 내부 데이터의 상태가 천이될 시에 일정 타임 구간동안 상기 트랜지스터들의 구동이 금지되도록 하는 제어신호를 생성하여 상기 풀업 및 풀다운 어레이 유닛에 인가하는 업데이트 금지 제어부를 구비하며;상기 풀업 어레이 유닛의 단위 유닛은,상기 제어신호에 응답하여 풀업용 제어코드 데이터를 전송하기 위한 패스 트랜지스터와, 상기 패스 트랜지스터의 출력에 연결되어 풀업용 제어코드 데이터를 래치하는 래치와, 상기 래치의 출력과 상기 데이터 입력을 수신하여 노아 응답을 생성하기 위한 노아 게이트와, 상기 노아 게이트의 출력을 인버팅하기 위한 인버터와, 상기 인버터의 출력인 상기 어레이 구동 제어신호의 상태에 응답하여 구동되는 피형 모오스 트랜지스터와, 상기 피형 모오스 트랜지스터와 상기 출력 패드사이에 연결된 저항으로 구성됨을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로.
- 제10항에 있어서, 상기 풀다운 어레이 유닛의 단위 유닛은, 상기 제어신호에 응답하여 풀다운용 제어코드 데이터를 전송하기 위한 패스 트랜지스터와, 상기 패스 트랜지스터의 출력에 연결되어 풀다운용 제어코드 데이터를 래치하는 래치와, 상기 래치의 출력과 상기 데이터 입력을 수신하여 낸드 응답을 생성하기 위한 낸드 게이트와, 상기 낸드 게이트의 출력을 인버팅하기 위한 인버터와, 상기 인버터의 출력인 상기 어레이 구동 제어신호의 상태에 응답하여 구동되는 엔형 모오스 트랜지스터와, 상기 엔형 모오스 트랜지스터와 상기 출력 패드사이에 연결된 저항으로 구성됨을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로.
- 제11항에 있어서, 상기 업데이트 금지 제어부는,상기 내부 데이터에 응답하여 상기 제어신호를 생성하는 쇼트펄스 발생부와;상기 쇼트펄스 발생부와 연결되며, 파워 리셋이 되고 나서 데이터 입력이 최초로 천이되기 이전까지 상기 임피던스 매칭용 트랜지스터 어레이의 임피던스 업데이트 동작이 강제적으로 수행되도록 하는 초기 업데이트부를 구비함을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로.
- 반도체 장치에서의 임피던스 콘트롤러블 출력 구동방법에 있어서:출력 패드를 통해 임피던스 업데이트된 출력 데이터가 출력되도록 하는 복수의 트랜지스터들을 포함하는 임피던스 매칭용 어레이 유닛을 준비하는 단계와;파워 리셋이 되고 나서 데이터 입력이 최초로 천이되기 이전까지의 구간에서는 상기 임피던스 매칭용 어레이 유닛의 임피던스 업데이트 동작이 강제적으로 수행되도록 하기 위해 제어 코드 데이터를 래치하기 위한 샘플링 클럭을 상기 임피던스 매칭용 어레이 유닛으로 인가하는 단계와;상기 데이터 입력이 천이된 이후의 구간에서는 데이터의 천이가 있은 후 일정 타임 딜레이 이후에 상기 임피던스 매칭용 어레이 유닛의 임피던스 업데이트 동작이 수행되도록 하기 위해 제어 코드 데이터를 래치하기 위한 샘플링 클럭을 상기 임피던스 매칭용 어레이 유닛으로 인가하는 단계를 구비함을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동방법.
- 제13항에 있어서, 상기 임피던스 업데이트 동작이 강제적으로 수행되도록 하는 것은 파워업 리셋신호에 응답하여 샘플링 클럭을 생성하는 스타트 업 설정부임을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동방법.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050038407A KR100702838B1 (ko) | 2005-05-09 | 2005-05-09 | 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로 및그에 따른 임피던스 콘트롤 방법 |
JP2006117167A JP5008054B2 (ja) | 2005-05-09 | 2006-04-20 | 出力駆動回路及び出力駆動方法 |
US11/417,969 US7385414B2 (en) | 2005-05-09 | 2006-05-04 | Impedance controllable ouput drive circuit in semiconductor device and impedance control method therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050038407A KR100702838B1 (ko) | 2005-05-09 | 2005-05-09 | 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로 및그에 따른 임피던스 콘트롤 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060116060A KR20060116060A (ko) | 2006-11-14 |
KR100702838B1 true KR100702838B1 (ko) | 2007-04-03 |
Family
ID=37393487
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050038407A KR100702838B1 (ko) | 2005-05-09 | 2005-05-09 | 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로 및그에 따른 임피던스 콘트롤 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7385414B2 (ko) |
JP (1) | JP5008054B2 (ko) |
KR (1) | KR100702838B1 (ko) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100862316B1 (ko) * | 2007-03-08 | 2008-10-13 | 주식회사 하이닉스반도체 | 반도체 메모리장치, 반도체 메모리장치의 zq캘리브래이션동작 제어회로 및 반도체 메모리장치의 zq캘리브래이션방법 |
KR100900083B1 (ko) * | 2007-07-25 | 2009-06-01 | 고려대학교 산학협력단 | 복수의 트랜지스터 저항을 이용한 전류원 |
KR100907012B1 (ko) | 2007-12-27 | 2009-07-08 | 주식회사 하이닉스반도체 | 반도체 장치의 데이터 출력 드라이빙 회로 |
JP5017145B2 (ja) * | 2008-02-26 | 2012-09-05 | キヤノン株式会社 | 撮像装置及び当該装置におけるインピーダンス整合方法 |
KR100895384B1 (ko) * | 2008-03-17 | 2009-04-29 | 주식회사 하이닉스반도체 | 반도체 장치의 드라이버 |
KR101069733B1 (ko) | 2010-07-02 | 2011-10-04 | 주식회사 하이닉스반도체 | 임피던스 조정 회로 |
KR101166643B1 (ko) * | 2010-09-07 | 2012-07-23 | 에스케이하이닉스 주식회사 | 데이터 출력 회로 |
US9490805B2 (en) * | 2014-09-02 | 2016-11-08 | Integrated Device Technology, Inc. | Low power driver with programmable output impedance |
US9419588B1 (en) | 2015-02-21 | 2016-08-16 | Integrated Device Technology, Inc. | Output driver having output impedance adaptable to supply voltage and method of use |
US9407268B1 (en) | 2015-04-29 | 2016-08-02 | Integrated Device Technology, Inc. | Low voltage differential signaling (LVDS) driver with differential output signal amplitude regulation |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1127132A (ja) * | 1997-07-01 | 1999-01-29 | Hitachi Ltd | インピーダンスマッチング回路および半導体記憶装置 |
KR19990054402A (ko) * | 1997-12-26 | 1999-07-15 | 윤종용 | 임피던스 조절이 가능한 출력 구동 회로를 갖는 반도체 장치 |
KR20010017170A (ko) * | 1999-08-09 | 2001-03-05 | 윤종용 | 반도체 장치의 가변 임피던스 콘트롤회로 및 오프 칩 드라이버회로와 가변 임피던스 콘트롤 방법 |
KR20010022326A (ko) * | 1997-07-29 | 2001-03-15 | 피터 엔. 데트킨 | 임피던스 제어 회로 |
KR20010026462A (ko) * | 1999-09-07 | 2001-04-06 | 윤종용 | 반도체 장치의 프로그래머블 임피던스 콘트롤 출력회로 및 프로그래머블 임피던스 콘트롤 방법 |
KR20020041121A (ko) * | 2000-11-27 | 2002-06-01 | 윤종용 | 프로그래머블 임피던스 제어회로 |
JP2004032070A (ja) * | 2002-06-21 | 2004-01-29 | Nec Corp | 半導体集積回路のインピーダンス制御方法およびインピーダンス制御回路 |
KR20050034758A (ko) * | 2002-09-03 | 2005-04-14 | 더 리전트 오브 더 유니버시티 오브 캘리포니아 | 전력 소모 감소를 위한 이벤트 구동의 동적 논리 회로 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6118310A (en) * | 1998-11-04 | 2000-09-12 | Agilent Technologies | Digitally controlled output driver and method for impedance matching |
JP3560836B2 (ja) * | 1998-12-14 | 2004-09-02 | 株式会社東芝 | 半導体装置 |
US6366139B1 (en) | 1999-06-07 | 2002-04-02 | Sun Microsystems, Inc. | Method for an output driver with improved impedance control |
KR100356576B1 (ko) * | 2000-09-15 | 2002-10-18 | 삼성전자 주식회사 | 프로그래머블 온 칩 터미네이션 동작을 갖는 프로그래머블데이터 출력회로 및 그 제어방법 |
JP3670563B2 (ja) * | 2000-09-18 | 2005-07-13 | 株式会社東芝 | 半導体装置 |
KR100410536B1 (ko) * | 2001-02-05 | 2003-12-18 | 삼성전자주식회사 | 터미네이션 회로의 임피던스 업데이트 장치 및 방법 |
JP2003008425A (ja) * | 2001-06-26 | 2003-01-10 | Toshiba Corp | 半導体装置 |
JP3626452B2 (ja) * | 2001-12-27 | 2005-03-09 | 株式会社東芝 | 半導体装置 |
US7019553B2 (en) * | 2003-12-01 | 2006-03-28 | Micron Technology, Inc. | Method and circuit for off chip driver control, and memory device using same |
-
2005
- 2005-05-09 KR KR1020050038407A patent/KR100702838B1/ko active IP Right Grant
-
2006
- 2006-04-20 JP JP2006117167A patent/JP5008054B2/ja active Active
- 2006-05-04 US US11/417,969 patent/US7385414B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1127132A (ja) * | 1997-07-01 | 1999-01-29 | Hitachi Ltd | インピーダンスマッチング回路および半導体記憶装置 |
KR20010022326A (ko) * | 1997-07-29 | 2001-03-15 | 피터 엔. 데트킨 | 임피던스 제어 회로 |
KR19990054402A (ko) * | 1997-12-26 | 1999-07-15 | 윤종용 | 임피던스 조절이 가능한 출력 구동 회로를 갖는 반도체 장치 |
KR20010017170A (ko) * | 1999-08-09 | 2001-03-05 | 윤종용 | 반도체 장치의 가변 임피던스 콘트롤회로 및 오프 칩 드라이버회로와 가변 임피던스 콘트롤 방법 |
KR20010026462A (ko) * | 1999-09-07 | 2001-04-06 | 윤종용 | 반도체 장치의 프로그래머블 임피던스 콘트롤 출력회로 및 프로그래머블 임피던스 콘트롤 방법 |
KR20020041121A (ko) * | 2000-11-27 | 2002-06-01 | 윤종용 | 프로그래머블 임피던스 제어회로 |
JP2004032070A (ja) * | 2002-06-21 | 2004-01-29 | Nec Corp | 半導体集積回路のインピーダンス制御方法およびインピーダンス制御回路 |
KR20050034758A (ko) * | 2002-09-03 | 2005-04-14 | 더 리전트 오브 더 유니버시티 오브 캘리포니아 | 전력 소모 감소를 위한 이벤트 구동의 동적 논리 회로 |
Also Published As
Publication number | Publication date |
---|---|
US7385414B2 (en) | 2008-06-10 |
KR20060116060A (ko) | 2006-11-14 |
US20060250157A1 (en) | 2006-11-09 |
JP5008054B2 (ja) | 2012-08-22 |
JP2006319965A (ja) | 2006-11-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100702838B1 (ko) | 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로 및그에 따른 임피던스 콘트롤 방법 | |
KR100468728B1 (ko) | 반도체 집적회로의 온-칩 터미네이터, 그 제어 회로 및 그제어 방법 | |
US5732027A (en) | Memory having selectable output strength | |
KR100583636B1 (ko) | 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치 | |
US7034565B2 (en) | On-die termination circuit and method for reducing on-chip DC current, and memory system including memory device having the same | |
KR100670699B1 (ko) | 온 다이 터미네이션 회로를 갖는 반도체메모리소자 | |
KR100780646B1 (ko) | 온 다이 터미네이션 장치 및 이를 포함하는 반도체장치. | |
CN101779373A (zh) | 用于输入/输出缓冲器的动态阻抗控制 | |
US6760857B1 (en) | System having both externally and internally generated clock signals being asserted on the same clock pin in normal and test modes of operation respectively | |
KR100605601B1 (ko) | 스위칭 노이즈를 감소시킨 온다이 터미네이션 회로를구비한 반도체 메모리 장치 | |
KR101006090B1 (ko) | 반도체 메모리 장치 | |
US6674304B1 (en) | Output buffer circuit and method of operation | |
KR20050118328A (ko) | 임피던스 랜지 시프팅 기능을 갖는 반도체 장치의프로그래머블 임피던스 콘트롤 회로 및 그에 따른임피던스 랜지 시프팅 방법 | |
US7091744B2 (en) | Input termination circuits and methods for terminating inputs | |
KR20080018779A (ko) | 온 다이 터미네이션 장치. | |
US8004314B2 (en) | Semiconductor device | |
US5917335A (en) | Output voltage controlled impedance output buffer | |
US5852372A (en) | Apparatus and method for signal handling on GTL-type buses | |
US6232797B1 (en) | Integrated circuit devices having data buffer control circuitry therein that accounts for clock irregularities | |
US8330588B2 (en) | Fast repeater latch | |
US6275088B1 (en) | Method and apparatus for dynamic impedance clamping of a digital signal delivered over a transmission line | |
TWI733630B (zh) | 輸出入模組 | |
KR100844932B1 (ko) | 온 다이 터미네이션 회로를 갖는 반도체메모리소자 | |
KR102310508B1 (ko) | 임피던스 조절 회로 및 이를 포함하는 집적 회로 | |
US11798635B2 (en) | Semiconductor integrated circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130228 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20140228 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20150302 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20170228 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20180228 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20190228 Year of fee payment: 13 |
|
FPAY | Annual fee payment |
Payment date: 20200228 Year of fee payment: 14 |