KR20060116060A - 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로 및그에 따른 임피던스 콘트롤 방법 - Google Patents

반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로 및그에 따른 임피던스 콘트롤 방법 Download PDF

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Abstract

본 발명은 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로를 개시한다. 데이터의 천이가 일어나는 구간에서 발생될 수 있는 임피던스 매칭 에러를 방지하고 초기동작 시에 트레이닝 시퀀스 없이도 임피던스 업데이트가 곧바로 이루어지도록 하기 위하여, 본 발명에 따른 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로는, 인가되는 제어 코드 데이터에 의해 생성된 어레이 구동 제어신호의 상태에 따라 선택적으로 구동되어 출력 패드를 통해 임피던스 업데이트된 출력 데이터가 출력되도록 하는 복수의 트랜지스터들을 포함하는 임피던스 매칭용 어레이 유닛과; 상기 출력 데이터의 소스 데이터가 되는 내부 데이터의 상태가 천이될 시에 일정 타임 구간동안 상기 트랜지스터들의 구동이 금지되도록 하는 제어신호를 생성하여 상기 임피던스 매칭용 어레이 유닛에 인가하는 업데이트 금지 제어부를 구비한다. 본 발명에 따르면 데이터의 천이가 일어나는 구간에서 발생될 수 있는 임피던스 매칭 에러가 방지되고 초기동작 시에 트레이닝 시퀀스 없이도 임피던스 업데이트가 곧바로 이루어지기 때문에 첫 번째 데이터의 전송부터 신뢰성을 갖게 되는 효과가 있다.
반도체 장치, 임피던스 매칭, 프로그래머블 콘트롤, 임피던스 업데이트

Description

반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로 및 그에 따른 임피던스 콘트롤 방법{Impedance controllable output driving circuit in semiconductor device and impedance control method therefore}
도 1a 및 도 1b는 전형적인 프로그래머블 임피던스 콘트롤 회로의 예시도
도 2는 통상적인 임피던스 콘트롤러블 출력 구동회로의 블록도
도 3은 도 2중 풀업 및 풀다운 유닛의 예를 보인 구체회로도
도 4는 본 발명의 실시예에 따른 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로를 보여주는 블록도
도 5는 도 4중 풀업 및 풀다운 유닛의 예를 보인 구체회로도
도 6은 도 4중 풀업 제어부 및 풀다운 제어부의 구체적 실시예를 보인 회로도
도 7은 도 6에 관련된 동작 타이밍도
본 발명은 반도체 장치의 임피던스 콘트롤 분야에 관한 것으로, 특히 PVT (공정, 전압, 온도)변동을 체크하여 임피던스 매칭을 자동으로 행하는 임피던스 콘트롤러블 출력 구동회로 및 그에 따른 임피던스 콘트롤 방법에 관한 것이다.
전형적으로, 반도체 장치들은 외부(outside world)로 또는 외부로부터의 데이터를 전송하기 위한 핀들과, 내부 데이터를 외부로 제공하는 데이터 출력회로(데이터 출력버퍼 및 드라이버 회로)를 포함하고 있다. 반도체 장치가 전기적 제품내로 합체될 경우에 상기 핀들은 탑재기판상의 프린티드 와이어링(printed wiring)등과 같은 전송라인에 연결되어진다. 이 핀들은 탑재 기판상에 존재하는 플로팅 캐패시턴스 또는 부하 캐패시턴스(파라스틱 캐패시턴스)를 충전 및 방전할 것이 요구되어진다. 이 경우 출력 구동회로에 대하여 출력 임피던스(ZQ)콘트롤을 행하여 출력 임피던스와 전송라인의 임피던스간에 매칭이 이루어지면 출력 신호가 최적으로 전송되어진다.
전기적 제품의 동작스피드가 고속화됨에 따라 반도체 장치들간에 인터페이스되는 신호의 스윙폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스 매칭(miss matching, 부정합)에 따른 출력신호의 반사도 크리티컬(critical)해진다. 따라서, 반도체 장치 중 일부의 반도체 메모리 장치는 외부의 반도체 소자와의 입/출력 임피던스 매칭을 수행하기 위해 프로그래머블 임피던스 콘트롤 스킴을 수행해 왔다. 그러한 프로그래머블 임피던스 콘트롤을 수행하는 프로그래머블 임피던스 콘트롤(이하 PIC) 회로의 예는 미국특허등록 번호 U.S.P. No. 6,307,424호에 개시되어 있다.
상기 임피던스 콘트롤의 수행에 있어서, HSTL(High Speed Transceiver Logic)인터페이스를 예를 들 경우에, 1개의 엑스트라(extra)핀을 사용해서 약 수십오옴(Ω)사양내에서 원하는 출력임피던스 값을 갖도록 콘트롤하는 방식이 주로 사용되어진다. 그러한 방식이 채용된 반도체 메모리 장치에서 전원전압의 변동, 동작 온도의 변화, 제조공정의 변화등에 기인하여 원하는 출력임피던스 값을 설계된 대로 정확히 제대로 얻는 것이 어렵게 되는 경우가 많은데, 이를 해결하기 위해 임피던스 값을 적응적으로 보정하는 것이 필요하게 된다.
그러한 임피던스 콘트롤 방법에 관한 선행기술들 중의 하나는 미국특허등록 번호 U.S.P. No. 6,466,487호에 개시되어 있다. 도 1a 및 도 1b는 상기 미국특허등록 번호 U.S.P. No. 6,466,487호에 개시되어 있는 전형적인 프로그래머블 임피던스 콘트롤 회로의 예로서, 복수의 트랜지스터(transistor)어레이로 구성된 출력 구동회로의 PVT 변동을 모니터링 하여 임피던스 업데이트를 행하는 것이 나타나 있다.
도 1a에서, ZQ 패드를 통하여 PVT 변동이 검출되면, 카운터들(224,225)에 의해 업/다운 카운팅 데이터가 생성된다. 상기 카운팅 데이터를 도 1b의 레지스터들(51,53)를 통해 수신하는 업데이트 콘트롤러(52)는 임피던스 업데이트를 위한 제어코드 데이터를 출력 구동회로(1)에 전송한다. 이와 같이 디지털 코드(digital code)화된 제어코드 데이터를 전송하여 임피던스 콘트롤을 행할 경우에, 업데이트 콘트롤러(52)에 의해 새롭게 전송된 제어코드가 임피던스 미스매칭을 유발하여 데이터 전송에 악영향을 끼칠 수가 있다. 그러므로, 이를 방지하기 위해서는 데이터 의 천이(transition)가 일어나지 않는 구간에서 임피던스 제어 코드의 업데이트가 수행되어야 한다.
도 2는 통상적인 임피던스 콘트롤러블 출력 구동회로의 블록도로서, 도 1b의 출력 버퍼(1)내의 풀업 트랜지스터 그룹(1a), 풀다운 트랜지스터 그룹(1b), 및 입출력 패드(20)에 도 2의 풀업 유닛들(10-14), 풀다운 유닛들(20-24), 및 출력 패드(30)가 각기 대응될 수 있는 구성으로서 나타나 있다.
임피던스 콘트롤드 출력 드라이버(impedance controlled output driver)의 블록구성을 나타낸 도 2를 참조하면, 복수의 풀업 유닛들(10-14)과 복수의 풀다운 유닛들(20-24)은 출력 패드(30)에 공통으로 연결되어 있다. P[n:0]은 풀업(pull-up) 유닛들(10-14)의 임피던스(impedance)를 조절하기 위한 제어 코드 데이터이고 N[n:0]은 풀다운(pull-down) 유닛들(20-24)의 임피던스를 조절하기 위한 제어 코드 데이터이다. 상기 P[n:0], N[n:0]은 PVT 변동에 따라서 하이에서 로우 또는 로우에서 하이로 변하게 되고 각각의 제어 코드 데이터는 대응되는 풀업 유닛과 풀다운 유닛에 할당된다. 이에 따라 풀업 유닛과 풀다운 유닛의 턴온(turn-on)되는 트랜지스터 어레이(transistor array)의 개수가 조정되어 임피던스(impedance)가 업데이트된다.
여기서, 풀업(Pull-up)과 풀다운(pull-dn)의 임피던스를 콘트롤하는 제어 코드는 데이터 입력(DinB)의 값에 의존되어 풀업 또는 풀다운 유닛중의 하나에 대한 업데이트가 수행된다. 예를 들어 데이터 입력(DinB)이 '1(또는 하이)'이면 출력 패드(30)에 나타나는 출력 데이터는 '0(또는 로우)'의 값이 출력되므로 풀다운용 제 어 코드는 업데이트 되지 않고 풀업용 제어코드가 업데이트된다. 반대로 데이터 입력(DinB)이 '0'이면 출력 데이터가 '1'이므로 풀다운용 임피던스 코드가 업데이트된다. 상기 풀업 유닛들과 풀다운 유닛들의 세부회로는 도 3에 나타나 있다.
도 3은 도 2중 풀업 및 풀다운 유닛의 구성 예를 보인 구체회로도로서, 예를 들어 하나의 풀업 유닛(10a)과 하나의 풀다운 유닛(20a)에 대한 세부 구성을 나타내고 있다. 도 3을 참조하면, 풀업 유닛(10a)은, 패스 트랜지스터(P1)와, 2개의 인버터(IN2,IN3)로 구성된 래치(L1)와, 노아 게이트(NOR1)와, 인버터(IN4)와, 피형 모오스 트랜지스터(PM1)와, 그리고 출력 패드(30)에 연결된 저항(R1)으로 구성된다. 한편, 풀다운 유닛(20a)은, 패스 트랜지스터(P2)와, 2개의 인버터(IN11,IN12)로 구성된 래치(L2)와, 낸드 게이트(NAN1)와, 인버터(IN13)와, 엔형 모오스 트랜지스터(NM1)와, 그리고 상기 출력 패드(30)에 연결된 저항(R2)으로 구성된다.
도 3에서, 데이터 입력(DinB)이 '1'인 경우에는 풀업 유닛(10a)내의 패스 트랜지스터(P1)가 턴온되어 대응적으로 인가되는 풀업 제어 코드(P_CODE)가 래치(L1)에 업데이트되고 엔형 모오스 트랜지스터(NM1)의 턴온에 의해 출력 데이터는 '0'으로서 출력된다. 데이터 입력(DinB)이 '0'인 경우에는 풀다운 유닛(20a)내의 패스 트랜지스터(P2)가 턴온되어 풀다운 제어 코드(N_CODE)가 래치(L2)에 업데이트되고 피형 모오스 트랜지스터(PM1)의 턴온에 의해 출력 데이터는 '1'로서 출력된다.
여기서, 도 2 및 3에서 보여지는 회로의 문제점은 데이터가 천이(transition)하는 타임 구간에서 풀업 코드와 풀다운 코드가 동시에 업데이트되거나 이전 코드에서 다음 코드로 변할 때 이상한 코드의 중간 값이 전달 될 수 있다 는 것이다. 이로 인해서 순간적으로 원하지 않는 임피던스를 갖기 때문에 반도체 장치로부터 출력되는 출력신호는 왜곡되거나 노이즈가 발생될 수 있다. 따라서, 어떤 반도체 장치가 상기 왜곡되거나 노이즈 발생된 출력신호를 수신할 경우 셋업/홀드 페일 또는 입력 레벨의 판단미스 등의 문제들이 야기될 수 있다.
결국, PVT 변동에 따라 임피던스 업데이트를 행할 경우에, 데이터의 천이가 일어나는 구간에서 발생될 수 있는 임피던스 매칭 에러를 방지하는 기술이 요구된다. 또한, 초기동작 시에 트레이닝 시퀀스 없이도 임피던스 업데이트가 곧바로 이루어지도록 하는 개선된 기술도 아울러 요망된다.
본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 반도체 장치의 임피던스 콘트롤러블 출력 구동회로를 제공함에 있다.
본 발명의 다른 목적은 PVT변동을 체크하여 임피던스 매칭을 자동으로 행하는 임피던스 콘트롤러블 출력 구동회로 및 그에 따른 임피던스 콘트롤 방법을 제공함에 있다.
본 발명의 또 다른 목적은 PVT 변동에 따라 임피던스 업데이트를 행할 경우에, 데이터의 천이가 일어나는 구간에서 발생될 수 있는 임피던스 매칭 에러를 방지할 수 있는 반도체 장치의 임피던스 콘트롤러블 출력 구동회로 및 그에 따른 임피던스 콘트롤 방법을 제공함에 있다.
본 발명의 또 다른 목적은 초기동작 시에 트레이닝 시퀀스 없이도 임피던스 업데이트를 정확히 행할 수 있는 임피던스 콘트롤러블 출력 구동회로 및 그에 따른 임피던스 콘트롤 방법을 제공함에 있다.
상기한 목적들 및 타의 목적을 달성하기 위한 본 발명의 예시적 구체화(embodiment)에 따라, 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로는, 인가되는 제어 코드 데이터에 의해 생성된 어레이 구동 제어신호의 상태에 따라 선택적으로 구동되어 출력 패드를 통해 임피던스 업데이트된 출력 데이터가 출력되도록 하는 복수의 트랜지스터들을 포함하는 임피던스 매칭용 어레이 유닛과; 상기 출력 데이터의 소스 데이터가 되는 내부 데이터의 상태가 천이될 시에 일정 타임 구간동안 상기 트랜지스터들의 구동이 금지되도록 하는 제어신호를 생성하여 상기 임피던스 매칭용 어레이 유닛에 인가하는 업데이트 금지 제어부를 구비한다.
바람직하기로, 상기 업데이트 금지 제어부는, 상기 내부 데이터에 응답하여 상기 제어신호를 생성하는 쇼트펄스 발생부와; 상기 쇼트펄스 발생부와 연결되며, 파워 리셋이 되고 나서 데이터 입력이 최초로 천이되기 이전까지 상기 임피던스 매칭용 어레이 유닛의 임피던스 업데이트 동작이 강제적으로 수행되도록 하는 초기 업데이트부를 구비할 수 있다.
또한, 상기 임피던스 매칭용 어레이 유닛은, 각기 대응적으로 수신되는 제어 코드 데이터를 전달 제어신호에 응답하여 각기 래치하고 이를 내부 데이터와 각기 논리 게이팅함에 의해 어레이 구동 제어신호를 각기 생성하는 풀업 및 풀다운 구동 제어신호 생성부와; 상기 출력 패드에 공통으로 연결된 복수의 트랜지스터를 가지며, 임피던스 매칭된 출력 데이터가 상기 출력 패드를 통해 제공되도록 하기 위해 상기 트랜지스터들이 각기 생성된 상기 어레이 구동 제어신호의 상태에 따라 선택적으로 구동되도록 구성되어 있는 풀업 및 풀다운 임피던스 매칭용 트랜지스터 어레이를 구비할 수 있다.
본 발명의 또다른 구체화에 따라, 반도체 장치에서의 임피던스 콘트롤러블 출력 구동방법은, 출력 패드를 통해 임피던스 업데이트된 출력 데이터가 출력되도록 하는 복수의 트랜지스터들을 포함하는 임피던스 매칭용 어레이 유닛을 준비하는 단계와; 파워 리셋이 되고 나서 데이터 입력이 최초로 천이되기 이전까지의 구간에서는 상기 임피던스 매칭용 어레이 유닛의 임피던스 업데이트 동작이 강제적으로 수행되도록 하기 위해 제어 코드 데이터를 래치하기 위한 샘플링 클럭을 상기 임피던스 매칭용 어레이 유닛으로 인가하는 단계와; 상기 데이터 입력이 천이된 이후의 구간에서는 데이터의 천이가 있은 후 일정 타임 딜레이 이후에 상기 임피던스 매칭용 어레이 유닛의 임피던스 업데이트 동작이 수행되도록 하기 위해 제어 코드 데이터를 래치하기 위한 샘플링 클럭을 상기 임피던스 매칭용 어레이 유닛으로 인가하는 단계를 구비함을 특징으로 한다.
상기한 본 발명의 구성에 따르면 데이터의 천이가 일어나는 구간에서 발생될 수 있는 임피던스 매칭 에러가 방지되고 초기동작 시에 트레이닝 시퀀스 없이도 임피던스 업데이트가 곧바로 이루어지기 때문에 첫 번째 데이터의 전송부터 신뢰성을 갖게 된다.
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목(note)하여야 한다.
먼저, 도 4는 본 발명의 실시예에 따른 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로를 보여준다. 도 4를 참조하면, 풀업 유닛들(PU1-PUn: 100-140)과, 풀다운 유닛들(PD1-PDn: 200-240)과, 풀업 제어부(300)와, 그리고 풀다운 제어부(400)로 이루어진 연결 구성이 나타나있다. 여기서, 상기 풀업 유닛들(PU1-PUn: 100-140)과 상기 풀다운 유닛들(PD1-PDn: 200-240)은 상기 임피던스 매칭용 어레이 유닛에 대응된다. 즉, 상기 임피던스 매칭용 어레이 유닛은, 도 5에서도 보여지는 바와 같이, 인가되는 제어 코드 데이터(P[0:n], N[0:n])에 의해 생성된 어레이 구동 제어신호(AC_UP,AC_DN)의 상태에 따라 선택적으로 구동되어 출력 패드(30)를 통해 임피던스 업데이트된 출력 데이터가 출력되도록 하는 복수의 트랜지스터들(PM1-PMn,NM1-NMn)을 포함한다. 또한, 상기 풀업 제어부(300)와 상기 풀다운 제어부(400)는 상기 업데이트 금지 제어부에 대응된다. 즉, 상기 업데이트 금지 제어부는, 상기 출력 데이터의 소스 데이터가 되는 내부 데이터의 상태가 천이될 시에 일정 타임 구간동안 상기 복수의 트랜지스터들(PM1-PMn,NM1-NMn)의 구동이 금지되도록 하는 제어신호(UPON,DNON)를 생성하여 상기 임피던스 매칭용 어레이 유닛에 인가한다.
도 4의 경우에도 도 2와 유사하게, 복수의 풀업 유닛들(100-140)과 복수의 풀다운 유닛들(200-240)은 출력 패드(30)에 공통으로 연결되어 있다. P[n:0]은 풀업(pull-up) 유닛들(100-140)의 임피던스(impedance)를 조절하기 위한 제어 코드 데이터이고 N[n:0]은 풀다운(pull-down) 유닛들(200-240)의 임피던스를 조절하기 위한 제어 코드 데이터이다. 상기 P[n:0], N[n:0]은 PVT 변동에 따라서 하이에서 로우 또는 로우에서 하이로 변하게 되고 각각의 제어 코드 데이터는 대응되는 풀업 유닛과 풀다운 유닛에 할당된다. 이에 따라 풀업 유닛과 풀다운 유닛의 턴온(turn-on)되는 트랜지스터 어레이(transistor array)의 개수가 조정된다.
도 4에서, 반도체 장치의 내부회로로부터 출력되는 내부 데이터인 상기 데이터 입력(DinB)이 '1'인 경우에 출력 패드(30)에는 '0'의 값이 출력되므로, 풀다운용 제어 코드(N[n:0])는 업데이트 되지 않고 풀업용 제어 코드(P[n:0])가 업데이트된다. 반대로 데이터 입력(DinB)이 '0'이면 출력 데이터가 '1'이므로 풀다운용 제어 코드(N[n:0])가 업데이트된다.
도 5는 도 4중 풀업 및 풀다운 유닛의 예를 보인 구체회로도이다. 도면을 참조하면, 예를 들어 하나의 풀업 유닛(100a)과 하나의 풀다운 유닛(200a)에 대한 세부 구성을 나타내고 있다.
도 5를 참조하면, 풀업 유닛(100a)은, 패스 제어신호(UPON)에 응답하여 풀업용 제어코드 데이터(P[0:n])를 전송하기 위한 패스 트랜지스터(P1)와, 2개의 인버터(IN2,IN3)로 구성되어 상기 풀업용 제어코드 데이터(P[0:n])를 래치하는 래치(L1)와, 상기 래치(L1)의 출력과 상기 데이터 입력(DinB)을 수신하여 노아 응답을 생성하기 위한 노아 게이트(NOR1)와, 상기 노아 게이트(NOR1)의 출력을 인버팅하기 위한 인버터(IN4)와, 상기 인버터(IN4)의 출력인 상기 어레이 구동 제어신호(AC_UP)의 상태에 응답하여 구동되는 피형 모오스 트랜지스터(PM1)와, 상기 피형 모오스 트랜지스터(PM1)와 상기 출력 패드(30)사이에 연결된 저항(R1)으로 구성된다. 여기서, 상기 피형 모오스 트랜지스터(PM1)와 상기 출력 패드(30)사이에 연결된 저항(R1)이 임피던스 매칭용 트랜지스터 어레이에 속한다고 할 경우에, 상기 패스 트랜지스터(P1), 래치(L1), 노아 게이트(NOR1), 및 인버터(IN4)는 상기 어레이 구동 제어신호를 생성하는 구동 제어신호 생성부에 대응된다.
한편, 풀다운 유닛(200a)은, 패스 제어신호(DNON)에 응답하여 풀다운용 제어코드 데이터(N[0:n])를 전송하기 위한 패스 트랜지스터(P2)와, 2개의 인버터(IN11,IN12)로 구성되어 상기 풀다운용 제어코드 데이터(N[0:n])를 래치하는 래치(L2)와, 상기 래치(L2)의 출력과 상기 데이터 입력(DinB)을 수신하여 낸드 응답을 생성하기 위한 낸드 게이트(NAN1)와, 상기 낸드 게이트(NAN1)의 출력을 인버팅하기 위한 인버터(IN13)와, 상기 인버터(IN13)의 출력인 상기 어레이 구동 제어신호(AC_DN)의 상태에 응답하여 구동되는 엔형 모오스 트랜지스터(NM1)와, 상기 엔형 모오스 트랜지스터(NM1)와 상기 출력 패드(30)사이에 연결된 저항(R2)으로 구성된다.
도 5의 경우에는 도 3의 회로구성과 달리, 패스 게이트들(P1,P2)의 패스 제어신호가 상기 풀업 제어부(300)와 상기 풀다운 제어부(400)에서 생성된 제어신호(UPON,DNON)가 됨을 알 수 있다. 도 5에서 풀업 유닛(100a)은 데이터 입력(DinB)이 '0'일 때 출력 데이터 '1'을 구동하기 위해 동작한다. 이 때 사용되는 임피던스 제어 코드 데이터(P_CODE)는 샘플링 클럭인 상기 제어신호(UPON)에 의해서 상기 패스 트랜지스터(P1)를 통과하여 상기 래치(L1)에 저장된 제어 코드 데이터가 된다. 여기서, 상기 제어신호(UPON)는 풀다운 유닛(200a)이 인에이블되는 동안에 로우로서 발생된다.
상기 풀다운 유닛(200a)은 데이터 입력(DinB)이 '1'일 때 출력 데이터 '0'을 구동하기 위해 동작한다. 임피던스 제어 코드 데이터(N_CODE)는 상기 풀업 유닛(100a)이 인에이블(enable)되는 동안에 하이로서 발생되는 제어신호(DNON)에 의해 패스 트랜지스터(P2)를 통과하여 래치(L2)에 저장되고, 데이터 입력(DinB)이 '1'일 때 출력 데이터 '0'을 구동하기 위해 사용된다.
업데이트 금지 제어부로서, 상기 제어신호(UPON,DNON)를 생성하는 풀업 제어부(300) 및 풀다운 제어부(400)의 구체적 회로는 도 6에 보여진다. 도 4중 풀업 제어부 및 풀다운 제어부의 구체적 실시예를 보여주는 도 6을 참조하면, 풀업 제어부(300)는, 3개의 인버터들(IN10-IN12)과 낸드 게이트(NAN3)로 이루어진 쇼트 펄스 발생기(SPG2)와, 낸드 게이트(NAN4)와, 출력용 인버터들(IN13,IN14)과, 풀업용 초기 업데이트부(311)를 구성하는 인버터들(IN15-IN17)과, 그리고 모오스 트랜지스터들(PM10,NM11)로 구성된다. 한편, 풀다운 제어부(400)는, 4개의 인버터들(IN1-IN4)과 낸드 게이트(NAN1)로 이루어진 쇼트 펄스 발생기(SPG1)와, 낸드 게이트(NAN2)와, 출력용 인버터들(IN5,IN6)과, 풀 다운용 초기 업데이트부(311)를 구성하는 인버터들(IN7-IN9)과, 그리고 모오스 트랜지스터들(PM1,NM1)로 구성된다.
상기 쇼트 펄스 발생기들(SPG1,SPG2)로 구성된 쇼트펄스 발생부는 상기 내부 데이터(DinB)에 응답하여 상기 제어신호(DNON,UPON)를 생성한다. 상기 초기 업데이트부(311,411)는 상기 대응되는 쇼트펄스 발생기들과 연결되며, 파워 리셋이 되고 나서 데이터 입력(DinB)이 최초로 천이되기 이전까지 상기 임피던스 매칭용 어레이 유닛의 임피던스 업데이트 동작이 강제적으로 수행되도록 하는 역할을 함에 의해, 초기에 데이터 트레이닝 시퀀스(data training sequence)없이도 곧바로 임피던스(impedance)의 매칭이 달성된다.
도 7은 도 6에 관련된 동작 타이밍도이다. 도 7에 표시된 파형신호들은 도 6에 대응되는 신호들로써 나타나 있다.
이하에서는 도 7을 동작 타이밍도를 참조하여 도 6의 제어신호 발생동작이 설명될 것이다. 이에 따라, 도 5의 풀업 및 풀다운 유닛의 동작이 이해되어 도 4의 전체회로 동작이 이해될 수 있을 것이다.
도 6에서, 풀다운 제어회로(400)는 풀다운용 임피던스 제어 코드 데이터(N[0:n])를 샘플링하기 위한 제어신호(DNON) 즉, 도 5의 패스 트랜지스터(P2)에 인가되는 전송 선택신호를 발생하는 역할을 한다. 상기 제어신호(DNON)는 도 7의 타이밍에서 보여지는 바와 같이, 데이터 입력(DinB)이 '1'에서 '0'으로 천이될 경우에 일정량의 딜레이(D2)를 갖는 펄스 형태의 신호로서 생성된다. 여기서, 데이터 입력 파형내에 표시된 데이터 "0" 또는 "1"은 반전되지 않은 데이터(Din)를 가리키고 있으므로, 상기 데이터 입력(DinB)의 논리 레벨과는 반대로 나타나 있다. 도 6내의 쇼트 펄스 발생기(SPG1)에 의해 구현되는 상기 일정량의 딜레이(D2)에 의해, 데이터의 천이가 일어나는 구간에서 발생될 수 있는 임피던스 매칭 에러가 방지된다. 즉, 상기 딜레이(D2)구간에서는 도 5의 패스 트랜지스터(P2)가 제어코드를 전송하지 못하므로 임피던스 업데이트 동작이 일어나지 않게 된다. 상기 딜레이(D2)의 이후에는 상기 제어신호(DNON)가 하이상태이므로 풀 다운용 제어코드 데이터(N[0:n])는 도 5의 래치(L2)에 래치되고, 임피던스 코드 데이터의 업데이트는 데이터가 천이되는 구간을 벗어나서 이루어지게 된다. 결국, 업데이트 금지 제어부의 하나로서 기능하는 상기 풀다운 제어회로(400)는 상기 출력 데이터의 소스 데이터가 되는 내부 데이터의 상태가 천이될 시에 일정 타임 구간동안 도 4의 풀다운 유닛들 내에 있는 트랜지스터들의 구동이 금지되도록 하는 제어신호를 생성한다.
유사하게, 도 6의 풀업 제어회로(300)는 풀업용 임피던스 제어 코드 데이터(P[0:n])를 샘플링하기 위한 제어신호(UPON) 즉, 도 5의 패스 트랜지스터(P1)에 인가되는 전송 선택신호를 발생하는 역할을 한다. 상기 제어신호(UPON)는 도 7의 타이밍에서 보여지는 바와 같이, 데이터 입력(DinB)이 '0'에서 '1'으로 천이될 경우에 일정량의 딜레이(D1)를 갖는 펄스 형태의 신호로서 생성된다. 도 6내의 쇼트 펄스 발생기(SPG2)에 의해 구현되는 상기 일정량의 딜레이(D1)에 의해, 데이터의 천이가 일어나는 구간에서 발생될 수 있는 임피던스 매칭 에러가 방지된다. 즉, 상기 딜레이(D1)구간에서는 도 5의 패스 트랜지스터(P1)가 제어코드를 전송하지 못하므로 임피던스 업데이트 동작이 일어나지 않게 된다. 상기 딜레이(D1)의 이후에는 상기 제어신호(UPON)가 하이상태이므로 풀업용 제어코드 데이터(P[0:n])는 도 5의 래치(L1)에 래치되고, 임피던스 코드 데이터의 업데이트는 데이터가 천이되는 구간을 벗어나서 이루어지게 된다. 결국, 업데이트 금지 제어부의 또 다른 하나로서 기능하는 상기 풀업 제어회로(300)는 상기 출력 데이터의 소스 데이터가 되는 내부 데이터의 상태가 천이될 시에 일정 타임 구간동안 도 4의 풀업 유닛들 내에 있는 트랜지스터들의 구동이 금지되도록 하는 제어신호를 생성한다.
이제부터는 초기동작 시에 트레이닝 시퀀스 없이도 임피던스 업데이트가 곧바로 이루어지는 동작에 대한 설명이 진행될 것이다. 도 6에서 초기 업데이트부(311,411)가 제거될 경우에는 데이터 천이가 일어나지 않을 때 제어 코드 데이터를 샘플링 하기 위한 샘플링 클럭이 발생되지 않아 임피던스 코드 업데이트는 일어나지 않는다. 따라서 파워 리셋이후에 최초로 데이터 천이가 일어날 때에는 원하지 않는 임피던스 값을 갖는 데이터가 출력되므로 출력 신호에 왜곡이나 반사가 일어날 수 있다. 그러므로, 이를 해결하기 위해 첫 번째로 데이터 천이가 일어나기 전에 천이가 일어날 데이터 쪽의 임피던스를 디폴트(default)로 설정하여 업데이트를 수행하는 스타트 업(start-up)부가 바로 상기 초기 업데이트부(311,411)이다.
상기 초기 업데이트부(311,411)의 엔형 모오스 트랜지스터(NM11,NM1)에 리셋(RESET)이 인가되면, 도 7의 타임구간(T1)에서 보여지는 바와 같이 데이터 입력(DinB)은 '1'이 되어, 데이터 입력(DinB)이 천이되지 않더라도 상기 제어신호(UPON, DNON)의 초기 값은 '1'이 된다. 이 때 출력 데이터는 데이터 입력(DinB)에 의해서 '0'이 되므로 풀업용 임피던스 제어 코드가 업데이트 되더라도 아무런 문제를 일으키지 않는다. 한편, 풀 다운의 경우는 리셋 구간 동안에 데이터가 바뀌지 않으므로 임피던스가 중간에 변하더라도 신호 전송에는 아무런 문제가 되지 않음을 알 수 있다.
리셋이 디세이블(disable)된 후에 처음으로 데이터 천이가 일어나면 데이터 입력(DinB)이 '1'에서 '0이 되므로 풀다운 코드가 업 데이트되고 래치(L2)를 따라 형성되는 리셋 경로(path)의 출력은 '1'이 된다. 이후에는 쇼트펄스 발생기(SPG2)에 의해 형성되는 쇼트펄스 경로(short pulse path)에 의해서 상기 제어신호(UPON )가 발생된다. 이와 같이, 파워 리셋(Power reset)에 의한 임피던스 업데이트(impedance update)가 수행되도록 함으로써 데이터의 첫 번째 천이가 일어나는 구간(T2)의 이전 구간(T1)에서의 업데이트 문제가 말끔히 해결됨을 알 수 있다. 결국, 상기 초기 업데이트부는 파워업부터 데이터 천이가 일어나기 직전까지의 구간에서 임피던스 업데이트를 위해 필요한 샘플링 클럭의 발생을 담당하는 것이다.
따라서, 임피던스 업데이트(impedance update)를 위한 트레이닝 시퀀스(training sequence)가 없어지므로 불필요한 사이클(cycle)이 제거되고, 1st 데이터의 임피던스 값도 정상적인 값을 갖게 되므로 초기 데이터의 신뢰성이 개선된다.
본 발명의 회로는 PVT 변동(variation)에 따라 변하게 되는 입출력 회로들(input/output circuits)의 임피던스(impedance)를 주기적으로 트랙킹(tracking)하여 보상해주는 반도체 집적회로 분야에 사용될 수 있다.
상술한 바와 같이, 본 발명의 실시 예는 도면을 기준으로 예를 들어 기술되었지만 이에 한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 풀업 및 풀다운 제어부내의 세부적 회로 구성을 달 리하거나 동일 내지 유사한 기능을 구사하는 타의 회로소자로써 풀업 및 풀다운 유닛 회로를 대치할 수 있음은 물론이다.
상술한 바와 같이 본 발명에 따르면, 데이터의 천이가 일어나는 구간에서 발생될 수 있는 임피던스 매칭 에러가 방지되고 초기동작 시에 트레이닝 시퀀스 없이도 임피던스 업데이트가 곧바로 이루어지기 때문에 첫 번째 데이터의 전송부터 신뢰성을 갖게 되는 효과가 있다.

Claims (14)

  1. 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로에 있어서:
    인가되는 제어 코드 데이터에 의해 생성된 어레이 구동 제어신호의 상태에 따라 선택적으로 구동되어 출력 패드를 통해 임피던스 업데이트된 출력 데이터가 출력되도록 하는 복수의 트랜지스터들을 포함하는 임피던스 매칭용 어레이 유닛과;
    상기 출력 데이터의 소스 데이터가 되는 내부 데이터의 상태가 천이될 시에 일정 타임 구간동안 상기 트랜지스터들의 구동이 금지되도록 하는 제어신호를 생성하여 상기 임피던스 매칭용 어레이 유닛에 인가하는 업데이트 금지 제어부를 구비함을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로.
  2. 제1항에 있어서, 상기 업데이트 금지 제어부는,
    상기 내부 데이터에 응답하여 상기 제어신호를 생성하는 쇼트펄스 발생부와;
    상기 쇼트펄스 발생부와 연결되며, 파워 리셋이 되고 나서 데이터 입력이 최초로 천이되기 이전까지 상기 임피던스 매칭용 어레이 유닛의 임피던스 업데이트 동작이 강제적으로 수행되도록 하는 초기 업데이트부를 구비함을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로.
  3. 제1항에 있어서, 상기 임피던스 매칭용 어레이 유닛은,
    각기 대응적으로 수신되는 제어 코드 데이터를 전달 제어신호에 응답하여 각기 래치하고 이를 내부 데이터와 각기 논리 게이팅함에 의해 어레이 구동 제어신호를 각기 생성하는 풀업 및 풀다운 구동 제어신호 생성부와;
    상기 출력 패드에 공통으로 연결된 복수의 트랜지스터를 가지며, 임피던스 매칭된 출력 데이터가 상기 출력 패드를 통해 제공되도록 하기 위해 상기 트랜지스터들이 각기 생성된 상기 어레이 구동 제어신호의 상태에 따라 선택적으로 구동되도록 구성되어 있는 풀업 및 풀다운 임피던스 매칭용 트랜지스터 어레이를 구비함을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로.
  4. 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로에 있어서,
    임피던스 매칭을 위한 제어 코드 데이터와 상기 제어 코드 데이터의 래치를 위한 전달 제어신호와 상기 반도체 장치의 내부회로로부터 출력되는 내부 데이터를 수신하여 복수의 어레이 구동 제어신호를 생성하는 구동 제어신호 생성부와;
    출력 패드에 공통으로 연결되며 상기 어레이 구동 제어신호의 상태에 따라 선택적으로 구동되어 상기 출력 패드를 통해 임피던스 매칭된 출력 데이터가 출력되도록 하는 복수의 트랜지스터를 포함하는 임피던스 매칭용 트랜지스터 어레이와;
    상기 내부 데이터의 천이 시에 일정 타임 구간동안 상기 트랜지스터들의 구동이 금지되도록 하는 상기 전달 제어신호를 상기 구동 제어신호 생성부로 출력하 는 업데이트 금지 제어부를 구비함을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로.
  5. 제4항에 있어서, 상기 업데이트 금지 제어부는,
    상기 내부 데이터에 응답하여 상기 전달 제어신호를 생성하는 쇼트펄스 발생부와;
    상기 쇼트펄스 발생부와 연결되며, 파워 리셋이 되고 나서 데이터 입력이 최초로 천이되기 이전까지 상기 임피던스 매칭용 트랜지스터 어레이의 임피던스 업데이트 동작이 강제적으로 수행되도록 하는 초기 업데이트부를 구비함을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로.
  6. 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로에 있어서,
    각기 대응적으로 수신되는 제어 코드 데이터를 전달 제어신호에 응답하여 각기 래치하고 이를 내부 데이터와 각기 논리 게이팅함에 의해 어레이 구동 제어신호를 각기 생성하는 구동 제어신호 생성부와;
    출력 패드에 공통으로 연결된 복수의 트랜지스터를 가지며, 임피던스 매칭된 출력 데이터가 상기 출력 패드를 통해 제공되도록 하기 위해 상기 트랜지스터들이 각기 생성된 상기 어레이 구동 제어신호의 상태에 따라 선택적으로 구동되도록 구 성되어 있는 임피던스 매칭용 트랜지스터 어레이와;
    상기 내부 데이터의 천이 시에 일정 타임 구간동안 상기 트랜지스터들의 구동이 금지되도록 하고, 상기 일정 타임 구간이 경과한 이후에는 상기 트랜지스터들이 구동되도록 하는 상기 전달 제어신호를 상기 구동 제어신호 생성부로 제공하는 업데이트 금지 제어부를 구비함을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로.
  7. 내부회로와, 상기 내부회로에 의해 제공된 출력 데이터를 구동하고 상기 구동된 출력 데이터를 출력 단으로 전달하기 위한 임피던스 콘트롤러블 출력 구동회로를 갖는 반도체 장치에서, 상기 임피던스 콘트롤러블 출력 구동회로는,
    상기 출력 단에 연결되며, 상기 출력 데이터가 제1 상태의 데이터 입력으로서 인가될 때 임피던스 콘트롤을 위한 제어코드 데이터에 응답하는 제1 트랜지스터 어레이부와;
    상기 출력 단에 연결되며, 상기 출력 데이터가 제2 상태의 데이터 입력으로서 인가될 때 임피던스 콘트롤을 위한 제어코드 데이터에 응답하는 제2 트랜지스터 어레이부와;
    상기 데이터 입력의 천이 시에 일정 타임 구간동안 상기 제1,2 트랜지스터 어레이부의 임피던스 업데이트 동작이 금지되도록 하고, 상기 일정 타임 구간이 경과한 이후에는 임피던스 업데이트 동작이 수행되도록 하는 업데이트 금지 제어부를 구비함을 특징으로 하는 반도체 장치.
  8. 제8항에 있어서, 상기 업데이트 금지부 제어부는 파워 리셋이 되고 나서 데이터 입력이 최초로 천이되기 이전에 상기 제1,2 트랜지스터 어레이부의 임피던스 업데이트 동작이 강제적으로 수행되도록 하는 스타트 업 설정부를 더 구비함을 특징으로 하는 반도체 장치.
  9. 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로에 있어서:
    인가되는 풀업 제어 코드 데이터에 의해 생성된 풀업 어레이 구동 제어신호의 상태에 따라 선택적으로 구동되어 출력 패드를 통해 임피던스 업데이트된 출력 데이터가 출력되도록 하는 복수의 피형 모오스 트랜지스터들을 포함하는 풀업 어레이 유닛과;
    인가되는 풀다운 제어 코드 데이터에 의해 생성된 풀다운 어레이 구동 제어신호의 상태에 따라 선택적으로 구동되어 출력 패드를 통해 임피던스 업데이트된 출력 데이터가 출력되도록 하는 복수의 엔형 모오스 트랜지스터들을 포함하는 풀다운 어레이 유닛과;
    상기 출력 데이터의 소스 데이터가 되는 내부 데이터의 상태가 천이될 시에 일정 타임 구간동안 상기 트랜지스터들의 구동이 금지되도록 하는 제어신호를 생성 하여 상기 풀업 및 풀다운 어레이 유닛에 인가하는 업데이트 금지 제어부를 구비함을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로.
  10. 제10항에 있어서, 상기 풀업 어레이 유닛의 단위 유닛은,
    상기 제어신호에 응답하여 풀업용 제어코드 데이터를 전송하기 위한 패스 트랜지스터와, 상기 패스 트랜지스터의 출력에 연결되어 풀업용 제어코드 데이터를 래치하는 래치와, 상기 래치의 출력과 상기 데이터 입력을 수신하여 노아 응답을 생성하기 위한 노아 게이트와, 상기 노아 게이트의 출력을 인버팅하기 위한 인버터와, 상기 인버터의 출력인 상기 어레이 구동 제어신호의 상태에 응답하여 구동되는 피형 모오스 트랜지스터와, 상기 피형 모오스 트랜지스터와 상기 출력 패드사이에 연결된 저항으로 구성됨을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로.
  11. 제11항에 있어서, 상기 풀다운 어레이 유닛의 단위 유닛은, 상기 제어신호에 응답하여 풀다운용 제어코드 데이터를 전송하기 위한 패스 트랜지스터와, 상기 패스 트랜지스터의 출력에 연결되어 풀다운용 제어코드 데이터를 래치하는 래치와, 상기 래치의 출력과 상기 데이터 입력을 수신하여 낸드 응답을 생성하기 위한 낸드 게이트와, 상기 낸드 게이트의 출력을 인버팅하기 위한 인버터와, 상기 인버터의 출력인 상기 어레이 구동 제어신호의 상태에 응답하여 구동되는 엔형 모오스 트랜지스터와, 상기 엔형 모오스 트랜지스터와 상기 출력 패드사이에 연결된 저항으로 구성됨을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로.
  12. 제12항에 있어서, 상기 업데이트 금지 제어부는,
    상기 내부 데이터에 응답하여 상기 제어신호를 생성하는 쇼트펄스 발생부와;
    상기 쇼트펄스 발생부와 연결되며, 파워 리셋이 되고 나서 데이터 입력이 최초로 천이되기 이전까지 상기 임피던스 매칭용 트랜지스터 어레이의 임피던스 업데이트 동작이 강제적으로 수행되도록 하는 초기 업데이트부를 구비함을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동회로.
  13. 반도체 장치에서의 임피던스 콘트롤러블 출력 구동방법에 있어서:
    출력 패드를 통해 임피던스 업데이트된 출력 데이터가 출력되도록 하는 복수의 트랜지스터들을 포함하는 임피던스 매칭용 어레이 유닛을 준비하는 단계와;
    파워 리셋이 되고 나서 데이터 입력이 최초로 천이되기 이전까지의 구간에서는 상기 임피던스 매칭용 어레이 유닛의 임피던스 업데이트 동작이 강제적으로 수행되도록 하기 위해 제어 코드 데이터를 래치하기 위한 샘플링 클럭을 상기 임피던스 매칭용 어레이 유닛으로 인가하는 단계와;
    상기 데이터 입력이 천이된 이후의 구간에서는 데이터의 천이가 있은 후 일정 타임 딜레이 이후에 상기 임피던스 매칭용 어레이 유닛의 임피던스 업데이트 동작이 수행되도록 하기 위해 제어 코드 데이터를 래치하기 위한 샘플링 클럭을 상기 임피던스 매칭용 어레이 유닛으로 인가하는 단계를 구비함을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동방법.
  14. 제14항에 있어서, 상기 임피던스 업데이트 동작이 강제적으로 수행되도록 하는 것은 파워업 리셋신호에 응답하여 샘플링 클럭을 생성하는 스타트 업 설정부임을 특징으로 하는 반도체 장치에서의 임피던스 콘트롤러블 출력 구동방법.
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