KR100780646B1 - 온 다이 터미네이션 장치 및 이를 포함하는 반도체장치. - Google Patents

온 다이 터미네이션 장치 및 이를 포함하는 반도체장치. Download PDF

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Abstract

본 발명 온 다이 터미네이션 장치 및 온 다이 터미네이션 장치의 테스트 방법을 제공하기 위한 것으로, 이를 위해 본 발명 온다이 터미네이션 장치는, 제1노드를 풀다운 구동하며, 캘리브래이션 테스트신호에 따라 온/오프되는 제1풀다운구동 저항부; 풀업 캘리브래이션 코드의 제어를 받아 상기 제1노드를 풀업 구동하며, 상기 제1풀다운구동 저항부와 캘리브래이션되는 제1풀업구동 저항부; 상기 풀업 캘리브래이션 코드의 제어를 받아 제2노드를 풀업 구동하는 제2풀업구동 저항부; 및 풀다운 캘리브래이션 코드의 제어를 받아 상기 제2노드를 풀다운 구동하며, 상기 제2풀업구동 저항부와 캘리브래이션되는 제2풀다운구동 저항부를 포함한다.
온 다이 터미네이션, ZQ 캘리브래이션, 테스트

Description

온 다이 터미네이션 장치 및 이를 포함하는 반도체장치.{On Die Termination Device and Semiconductor Device which the On Die Termination Device}

도 1은 종래의 온 다이 터미네이션 장치의 구성도

도 2는 풀업 및 풀다운 캘리브래이션의 결과로 제1노드와 제2노드의 전압이 변해가는 과정을 나타낸 그래프

도 3은 본 발명의 일실시예에 따른 온 다이 터미네이션 장치의 구성도

도 4는 본 발명의 다른 실시예에 따른 온 다이 터미네이션 장치의 구성도

*도면의 주요 부분에 대한 부호의 설명

PU1 : 제1풀업구동 저항부 PU2 : 제2풀업구동 저항부

PD1_1 : 제1풀다운구동 저항부 PD2 : 제2풀다운구동 저항부

PD1_2 : 제1풀다운구동 저항부(PD1_1과는 구성이 다름)

412 : 테스트코드 입력부

302, 402 : 제1노드 306, 406 : 제2노드

본 발명은 메모리장치와 같은 각종 반도체 집적회로에 사용되는 온 다이 터미네이션(ODT, On Die Termination) 장치에 관한 것으로, 상세하게는 온 다이 터미네이션 장치에서 행해지는 ZQ 캘리브래이션(ZQ calibration)에 관한 것이다.

CPU, 메모리 및 게이트 어레이 등과 같이 직접회로 칩으로 구현되는 다양한 반도체장치들(Semiconductor Devices)은 퍼스널 컴퓨터, 서버 또는 워크스테이션과 같은 다양한 전기적 제품(electrical products) 내로 합체되어 진다. 대부분의 경우에, 상기 반도체장치는 외부(outside world)에서 전송되는 각종 신호들을 입력 패드를 통해 수신하기 위한 수신회로와 내부의 신호를 출력 패드를 통해 외부로 제공하기 위한 출력회로를 가지고 있다.

한편, 전기적 제품의 동작 스피드가 고속화 됨에 따라 상기 반도체 장치들간에 인터페이스되는 신호의 스윙폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedance mismatching, '부정합' 이라고도 함)에 따른 신호의 반사도 심각해 진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화등에 기인하여 발생된다. 임피던스 미스매칭이 발생되면 데이터의 고속정송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력 데이터가 외곡될 수 있다. 따라서, 수신 측의 반도체장치가 상기 왜곡된 출력신호 를 입력단으로 수신할 경우 셋업/홀드 페일(setup/hold fail) 또는 입력레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다.

특히, 동작스피드의 고속화가 요구되는 메모리장치는 상술한 문제들의 해결을 위해 온 다이 터미네이션이라 불리우는 임피던스 매칭회로를 집적회로 칩내의 패드 근방에 채용하고 있다.통상적으로 온 다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소오스 터미네이션(Source Termination)이 행해지고, 수신측에서는 상기 입력 패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.

ZQ 캘리브래이션(ZQ calibration)이란 PVT(프로세스, 전압 , 온도)조건이 변함에 변화하는 풀업 및 풀다운 캘리브래이션 코드를 생성하는 과정을 말하는데, ZQ 캘리브래이션 결과로 생성된 상기 코드들을 이용하여 온 다이 터미네이션 장치의 저항값을 조정하게 된다.

이하, 온 다이 터미네이션 장치에서 행해지는 ZQ 캘리브래이션에 대해 알아본다.

도 1은 종래의 온 다이 터미네이션 장치의 구성도이다.

도면에 도시된 바와 같이, 종래의 온 다이 터미네이션 장치는 제1풀업구동 저항부(PU1), 제2풀업구동 저항부(PU2), 풀다운구동 저항부(PD), 기준전압 발생기(103), 비교기(104, 107), 카운터(105, 108)를 포함하여 ZQ 캘리브래이션 동작을 수행한다.

그 동작을 보면, 비교기(comparator)(104)는 ZQ패드에 연결된 외부저 항(101)(일반적으로 240Ω)과 제1풀업구동 저항부(PU1)를 연결하여 생성되는 제1노드(102)의 전압과 내부의 기준전압 발생기(103)에서 생성되는 기준전압(VREF, 일반적으로 VDDQ/2로 설정됨)을 비교하여 업/다운(UP/DOWN) 신호를 생성한다.

카운터(105)는 상기 업/다운 신호를 받아서 이진코드(PCODE<0:N>)를 생성하는데, 생성된 이진코드(PCODE<0:N>)로 제1풀업구동 저항부(PU1)의 병렬로 연결된 저항들을 온/오프하여 저항값을 조정한다. 조정된 제1풀업구동 저항부의 저항값은 다시 제1노드(102)의 전압에 영향을 주고 상기한 바와 같은 동작이 반복된다. 즉, 제1풀업구동 저항부(PU1)의 전체 저항값이 외부저항(101)의 저항값과 같아지도록 제1풀업구동 저항부(PU1)가 캘리브래이션(calibration) 된다.(풀업 캘리브래이션)

상술한 풀업 캘리브래이션 과정 중에 생성되는 이진코드(PCODE<0:N>)는 제2풀업구동 저항부(PU2)에 입력되어 제2풀업구동 저항부(PU2)의 전체 저항값을 결정하게 된다. 이제 풀다운 캘리브래이션 동작이 시작되는데 풀업 캘리브래이션의 경우와 비슷하게, 비교기(107)와 카운터(108)를 사용하여 제2노드(106)의 전압이 기준전압(VREF)과 같아지도록, 즉 풀다운구동 저항부(PD)의 전체 저항값이 제2풀업구동 저항부(PU2)의 전체 저항값과 같아지도록 캘리브래이션 된다.(풀다운 캘리브래이션)

상술한 ZQ 캘리브래이션(풀업 및 풀다운 캘리브래이션)의 결과로 생성된 이진코드들(PCODE<0:N>, NCODE<0:N>)은 온 다이 터미네이션 장치의 ODT드라이버(도면에 미도시)에 입력되어 온 다이 터미네이션 장치의 저항값을 조정하게 된다.

도 2는 풀업 및 풀다운 캘리브래이션의 결과로 제1노드와 제2노드의 전압이 변해가는 과정을 나타낸 그래프이다.

도면에 도시된 바와 같이, 제1노드(102) 및 제2노드(106)의 전압은 시간이 지날수록 목표전압인 기준전압(도 2의 경우는 VREF=1/2VDDQ)으로 수렴해 가는 것을 확인할 수 있다.

상술한 바와 같은 종래의 온 다이 터미네이션 장치는 외부저항(101)과 제1풀업저항부(PU1)가 동일한 저항값을 갖도록 풀업 캘리브래이션 동작을 수행하고, 제2풀업저항부(PU2)와 풀다운저항부(PD)가 동일한 저항값을 갖도록 풀다운 캘리브래이션 동작을 수행한다.

따라서, 외부저항(101)이 칩 외부에 연결된 상태에서만 온 다이 터미네이션 장치의 캘리브래이션 동작이 가능하기 때문에, 반도체 장치가 패키지화된 상태에서 외부저항(101)을 연결하여 캘리브래이션 동작이 제대로 이루어지는지를 테스트 해야한다.

즉, 반도체장치가 패키지화되기 전단계인 웨이퍼 상에서의 온 다이 터미네이션 장치의 테스트는 불가능하다는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 웨이퍼 상에서 테스트가 가능한 온 다이 터미네이션 장치 및 이의 테스트방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 온 다이 터미네이션 장치는, 제1노드를 풀다운 구동하며, 캘리브래이션 테스트신호에 따라 온/오프되는 제1풀다운구동 저항부; 풀업 캘리브래이션 코드의 제어를 받아 상기 제1노드를 풀업 구동하며, 상기 제1풀다운구동 저항부와 캘리브래이션되는 제1풀업구동 저항부; 상기 풀업 캘리브래이션 코드의 제어를 받아 제2노드를 풀업 구동하는 제2풀업구동 저항부; 및 풀다운 캘리브래이션 코드의 제어를 받아 상기 제2노드를 풀다운 구동하며, 상기 제2풀업구동 저항부와 캘리브래이션되는 제2풀다운구동 저항부를 포함한다.

또한, 본 발명의 다른 실시예에 따른 온 다이 터미네이션 장치는, 테스트 캘리브래이션 코드의 제어를 받아 제1노드를 풀다운 구동하는 제1풀다운구동 저항부; 상기 테스트 캘리브래이션 코드의 입력을 위한 테스트코드 입력부; 풀업 캘리브래이션 코드의 제어를 받아 상기 제1노드를 풀업 구동하며, 상기 제1풀다운구동 저항부와 캘리브래이션되는 제1풀업구동 저항부; 상기 풀업 캘리브래이션 코드의 제어를 받아 제2노드를 풀업 구동하는 제2풀업구동 저항부; 및 풀다운 캘리브래이션 코드의 제어를 받아 상기 제2노드를 풀다운 구동하며, 상기 제2풀업구동 저항부와 캘리브래이션되는 제2풀다운구동 저항부를 포함한다.

또한, 본 발명의 일실시예에 따른 온 다이 터미네이션 장치의 테스트방법은, 캘리브래이션 테스트신호를 입력하여 제1풀다운구동 저항부를 턴온하는 단계; 상기 제1풀다운구동 저항부와 동일한 저항값을 갖도록 제1풀업구동 저항부를 캘리브래이 션 하여 풀업 캘리브래이션 코드를 생성하는 단계; 상기 풀업 캘리브래이션 코드를 제2풀업구동 저항부에 입력하는 단계; 상기 제2풀업구동 저항부와 동일한 저항값을 갖도록 제2풀다운구동 저항부를 캘리브래이션 하여 풀다운 캘리브래이션 코드를 생성하는 단계; 및 상기 풀다운 캘리브래이션 코드를 출력하는 단계를 포함한다.

또한, 본 발명의 다른 실시예에 따른 온 다이 터미네이션 장치의 테스트방법은, 테스트 캘리브래이션 코드를 인가하여 제1풀다운구동 저항부의 저항값을 정하는 단계; 상기 제1풀다운구동 저항부와 동일한 저항값을 갖도록 제1풀업구동 저항부를 캘리브래이션 하여 풀업 캘리브래이션 코드를 생성하는 단계; 상기 풀업 캘리브래이션 코드를 제2풀업구동 저항부에 입력하는 단계; 상기 제2풀업구동 저항부와 동일한 저항값을 갖도록 제2풀다운구동 저항부를 캘리브래이션 하여 풀다운 캘리브래이션 코드를 생성하는 단계; 및 상기 풀다운 캘리브래이션 코드를 출력하는 단계를 포함한다.

본 발명에 의한 웨이퍼상에서 캘리브래이션 테스트가 가능한 반도체장치는, 캘리브래이션의 기준저항이 연결되기 위한 ZQ패드; 및 칩내부에서 상기 ZQ패드에 연결되어 상기 ZQ패드를 풀다운 구동하며, 캘리브래이션 테스트신호에 따라 온/오프되는 풀다운구동 저항부를 포함한다.

즉, 칩 내부에 캘리브래이션 동작의 기준이 되는 외부저항을 대신하여 ZQ패드를 풀다운구동하는 풀다운구동 저항부를 포함하여 웨이퍼 상에서도 캘리브래이션 테스트가 가능하게 한다.(ZQ패드에 연결된 풀다운구동 저항부가 캘리브래이션의 기준저항이 된다.)

또한, 상기 반도체장치는, 테스트 캘리브래이션 코드의 입력을 위한 테스트코드 입력부를 더 포함하며, 상기 풀다운구동 저항부는, 상기 테스트 캘리브래이션 코드의 제어를 받아 상기 ZQ패드를 풀다운구동하는 것을 특징으로 할 수 있다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가징 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 3은 본 발명의 일실시예에 따른 온 다이 터미네이션 장치의 구성도이다.

도면에 도시된 바와 같이, 본 발명의 일실시예에 따른 온 다이 터미네이션 장치는 제1풀다운구동 저항부(PD1_1), 제1풀업구동 저항부(PU1), 제2풀업구동 저항부(PU2) 및 제2풀다운구동 저항부(PD2)를 포함하여 구성될 수 있다.

본 발명은 종래의 온 다이 터미네이션 장치와는 다르게 제1풀다운구동 저항부(PD1_1)를 칩 내부에 포함하는데 제1풀다운구동 저항부(PD1_1)가 외부저항(도 1의 101)의 역할을 하여 웨이퍼 상에서도 온 다이 터미네이션 장치의 ZQ 캘리브래이션 테스트가 가능하게 해 준다.

제1풀다운구동 저항부(PD1_1)는 제1노드(302)(ZQ패드)를 풀다운 구동하며, 캘리브래이션 테스트신호(TM_ZQCAL)에 따라 온/오프된다. 상세하게는, 캘리브래이션 테스트신호(TM_ZQCAL)가 들어오면 제1풀다운구동 저항부(PD1_1)는 턴온되어 외부저항의 역할을 대신하여 온 다이 터미네이션 장치의 테스트가 가능하게 하며, 캘리브래이션 테스트신호(TM_ZQCAL)가 들어오지 않으면 턴오프되어 제1노드(302)를 기존의 온 다이 터미네이션 장치에서와 똑같은 상태로 만들어준다.

이러한 제1풀다운구동 저항부(PD1_1)는 하나의 저항 또는 복수개의 직·병렬 연결된 저항으로 구성될 수 있는데, 캘리브래이션 테스트신호(TM_ZQCAL)가 들어오면 모든 저항을 턴온하고, 캘리브래이션 테스트신호(TM_ZQCAL)가 들어오지 않으면 모든 저항을 턴오프 시키도록 구성하면 된다.

즉, 도면에 도시된 제1풀다운구동 저항부(PD1_1)의 경우에는 캘리브래이션 테스트신호(TM_ZQCAL)가 '하이'로 들어오면 제1풀다운구동 저항부(PD1_1)의 모든 NMOS트랜지스터를 턴온한다. 따라서 제1풀다운구동 저항부(PD1_1)의 모든 저항이 턴온된다. 반대로 캘리브래이션 테스트신호(TM_ZQCAL)가 '로우'로 들어오면 모든 NMOS트랜지스터가 턴오프되어 모든 저항이 오프된다.

상술한 캘리브래이션 테스트신호(TM_ZQCAL)는 웨이퍼 상에서 온 다이 터미네이션 장치의 테스트를 할 때 인에이블 되는 테스트모드(testmode)용 신호이다. 캘리브래이션 테스트신호(TM_ZQCAL)는 따로 입력패드를 구비하여 인가하거나 MRS(Mode Register Set)세팅에 의해 인가하는 등 여러 가지 방법으로 인가하는 것이 가능하다.

제1풀업구동 저항부(PU1)는 종래의 경우와 마찬가지로 풀업 캘리브래이션 코드(PCODE<0:N>)의 제어를 받아 제1노드(302)를 풀업구동 하는데, 테스트시 외부저항의 역할을 대신하는 제1풀다운구동 저항부(PD1_1)와 동일한 저항값을 갖도록 캘리브래이션 된다.

제2풀업구동 저항부(PU2) 역시 종래의 경우와 마찬가지로 제1풀업구동 저항 부(PU1)와 동일한 풀업 캘리브래이션 코드(PCODE<0:N>)의 제어를 받아 제2노드(306)를 풀업구동한다.

제2풀다운구동 저항부(PD2)는 풀다운 캘리브래이션 코드(NCODE<0:N>)의 제어를 받아 제2노드(306)를 풀다운 구동하며 제2풀업구동 저항부(PU2)와 동일한 저항값을 갖도록 캘리브래이션 된다.

제1풀업구동(PU1), 제2풀업구동(PU2), 제2풀다운구동 저항부(PD2)는 도면에 도시된 바와 같이 병렬로 연결된 복수의 저항 및 각각의 제어코드에 따라 저항은 온/오프하여 저항부의 전체저항값을 변경시키는 복수의 트랜지스터를 포함하여 구성될 수 있다.

캘리브래이션 동작이 제대로 이루어졌는지를 확인하기 위해서는 풀업(PCODE<0:N>) 및 풀다운 캘리브래이션 코드(NCODE<0:N>)를 출력하여 확인하면 된다. 캘리브래이션의 최종동작으로 생성되는 것이 풀다운 캘리브래이션 코드(NCODE<0:N>)이므로, 간단하게는 풀다운 캘리브래이션 코드(NCODE<0:N>)만을 출력하더라도 온 다이 터미네이션 장치의 ZQ 캘리브래이션 동작이 제대로 이루어졌는지를 확인하는 것은 가능하다.

이러한 풀업(PCODE<0:N>) 및 풀다운 캘리브래이션 코드(NCODE<0:N>)의 출력은 여러 가지 방법으로 가능하다. 메모리장치의 경우에 대해 설명하면 도면의 하단부에 도시된 바와 같이, 풀업(PCODE<0:N>) 및 풀다운 캘리브래이션 코드(NCODE<0:N>)가 다목적 레지스터(MPR, Multi Purpose Register)(309)에 입력되도록 구성하고, 멀티플렉서(MUX)(310), 데이터 리드경로(Read Path) 등을 통하여 최 종적으로 데이터 패드(DQ PAD)(311)로 출력되게 할 수 있다.

본 발명의 일실시예에 따른 온 다이 터미네이션 장치의 테스트 방법을 단계별로 살펴보면, 캘리브래이션 테스트신호(TM_ZQCAL)를 입력하여 제1풀다운구동 저항부(PD1_1)를 턴온하는 단계; 상기 제1풀다운구동 저항부(PD1_1)와 동일한 저항값을 갖도록 제1풀업구동 저항부(PU1)를 캘리브래이션 하여 풀업 캘리브래이션 코드(PCODE<0:N>)를 생성하는 단계; 상기 풀업 캘리브래이션 코드(PCODE<0:N>)를 제2풀업구동 저항부(PU2)에 입력하는 단계; 상기 제2풀업구동 저항부(PU2)와 동일한 저항값을 갖도록 제2풀다운구동 저항부(PD2)를 캘리브래이션 하여 풀다운 캘리브래이션 코드(NCODE<0:N>)를 생성하는 단계; 및 상기 풀다운 캘리브래이션 코드(NCODE<0:N>)를 출력하는 단계로 나누어 볼 수 있으며 상기 단계들의 수행으로 패키지 상태가 아닌 웨이퍼 상에서 온 다이 터미네이션 장치의 테스트를 수행할 수 있다.

도 4는 본 발명의 다른 실시예에 따른 온 다이 터미네이션 장치의 구성도이다.

도 4는 도 3의 온 다이 터미네이션 장치와는 다른 실시예를 도시한 도면으로, 도 3과 중복되는 부분은 그 도시를 생략하였다.

본 발명의 다른 실시예에 따른 온 다이 터미네이션 장치는 도면에 도시된 바와 같이, 제1풀다운구동 저항부(PD1_2), 테스트코드 입력부(412), 제1풀업구동 저항부(PU1), 제2풀업구동 저항부(PU2), 제2풀다운구동 저항부(PD2)를 포함하여 구성될 수 있다.

도 4에 도시된 제1풀다운구동 저항부(PD1_2)는 도 3에 도시된 제1풀다운구동 저항부(PD1_1)와는 약간 다르게 그 저항값의 변경이 가능하다. 도 3의 경우에는 제1풀다운구동 저항부(PD1_1)는 캘리브래이션 테스트 신호(TM_ZQCAL)를 받아 제1풀다운구동 저항부(PD1_1) 내의 저항 전체가 같이 온/오프 된다. 하지만, 도 4에 도시된 제1풀다운구동 저항부(PD1_2)는 테스트 캘리브래이션 코드(TEST_CODE<0:N>)의 제어를 받으며 제1풀다운구동 저항부(PD1_2) 내의 저항은 각각의 코드에 따라 온/오프되어 그 저항값의 변경이 가능하다.

즉, 도 4에 도시된 제1풀다운구동 저항부(PD1_2)는 제1풀업구동(PU1), 제2풀업구동(PU2), 제2풀다운구동 저항부(PD2)와 마찬가지로 병렬로 연결된 복수의 저항 및 각각의 제어코드에 따라 상기 저항을 온/오프하는 복수의 트랜지스터를 포함하여 구성될 수 있다.

도 4에 도시된 실시예에 따른 온 다이 터미네이션 장치는 테스트코드 입력부(412)를 추가로 구비한다. 테스트코드 입력부(412)는 캘리브래이션 테스트신호(TM_ZQCAL)가 입력될 때, 즉 온 다이 터미네이션 장치의 테스트시에만 테스트 캘리브래이션 코드(TEST_CODE<0:N>)를 입력받기 위해서 구비되는 것이다.

이러한 테스트코드 입력부(412)는 도면에 도시된 바와 같이, 캘리브래이션 테스트신호(TM_ZQCAL) 및 상기 테스트 캘리브래이션 코드(TEST_CODE<0:N>)를 입력받는 낸드게이트(413) 및 상기 낸드게이트(413)의 출력을 반전하는 인버터(414)를 포함하여 구성될 수 있다.

테스트코드 입력부(412)의 동작을 살펴보면, 캘리브래이션 테스트신 호(TM_ZQCAL)가 '로우'로 입력될 때(테스트를 하지 않을 때) 에는 낸드게이트(413)의 출력은 항상 '하이'가 인버터(414)의 출력은 항상 '로우'가 된다. 따라서 제1풀다운구동 저항부(PD1_2)의 저항은 모두 턴오프 된다. 하지만 캘리브래이션 테스트신호(TM_ZQCAL)가 '하이'로 입력되면(테스트를 할 때) 인버터(414)의 출력은 테스트 캘리브래이션 코드(TEST_CODE<0:N>)와 동일하게 된다. 따라서 정상적으로 테스트 캘리브래이션 코드(TEST_CODE<0:N>)가 제1풀다운구동 저항부(PD1_2)에 입력되는 것이 가능하다.

상술한 바와 같은 도 4의 온 다이 터미네이션 장치는 테스트시 외부저항의 역할을 대신하게 되는 제1풀다운구동 저항부(PD1_2)의 저항값을 변경하는 것이 가능하다. 따라서, 도 3에 도시된 실시예의 경우보다 다양한 저항값에 대한 캘리브래이션 테스트가 가능하다는 장점이 있다.

상술한 실시예의 경우에도 풀다운 캘리브래이션 코드(NCODE<0:N>)를 출력하여 온 다이 터미네이션 장치의 캘리브래이션 동작이 제대로 수행되고 있는지를 확인하면 된다. 즉, 테스트시 입력한 테스트 캘리브래이션 코드(TEST_CODE<0:N>)와 출력된 풀다운 캘리브래이션 코드(NCODE<0:N>)를 비교하면 캘리브래이션 동작이 제대로 수행되었는지를 확인할 수 있다.

본 발명의 다른 실시예에 따른 온 다이 터미네이션 장치의 테스트 방법을 단계별로 살펴보면, 테스트 캘리브래이션 코드(TEST_CODE<0:N>)를 인가하여 제1풀다운구동 저항부(PD1_2)의 저항값을 정하는 단계; 상기 제1풀다운구동 저항부(PD1_2)와 동일한 저항값을 갖도록 제1풀업구동 저항부(PU1)를 캘리브래이션 하여 풀업 캘 리브래이션 코드(PCODE<0:N>)를 생성하는 단계; 상기 풀업 캘리브래이션 코드(PCODE<0:N>)를 제2풀업구동 저항부(PU2)에 입력하는 단계; 상기 제2풀업구동 저항부(PU2)와 동일한 저항값을 갖도록 제2풀다운구동 저항부(PD2)를 캘리브래이션 하여 풀다운 캘리브래이션 코드(NCODE<0:N>)를 생성하는 단계; 및 상기 풀다운 캘리브래이션 코드(NCODE<0:N>)를 출력하는 단계로 나누어 볼 수 있으며, 상기 단계들의 수행으로 패키지 상태가 아닌 웨이퍼 상에서 온 다이 터미네이션 장치의 테스트를 수행할 수 있다.

또한, 상기 테스트 캘리브래이션 코드(TEST_CODE<0:N>)는, 캘리브래이션 테스트 신호(TM_ZQCAL)가 입력되면 인가되는 것을 특징으로 할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

예컨데, 테스트 결과를 확인하기 위하여 풀다운 캘리브래이션 코드(NCODE<0:N>)가 출력되는 과정에 대해서는 메모리장치의 경우에 대해서 설명하였으나, 온 다이 터미네이션 장치를 사용하는 모든 종류의 반도체 장치에 본 발명의 적용이 가능하다.

상술한 본 발명은, 종래의 온 다이 터미네이션 장치와는 다르게 외부저항의 역할을 하는 제1풀다운구동 저항부를 구비하여, 반도체장치가 패키지화되기 전인 웨이퍼 상에서도 온 다이 터미네이션 장치의 ZQ 캘리브래이션 테스트가 가능하다.

또한, 제1풀다운구동 저항부를 테스트 캘리브래이션 코드의 제어를 받도록 구성할 경우에는 다양한 저항값에 대한 온다이 터미네이션 장치의 ZQ 캘리브래이션 테스트가 가능하다는 장점이 있다.

Claims (13)

  1. 제1노드를 풀다운 구동하며, 캘리브래이션 테스트신호에 따라 온/오프되는 제1풀다운구동 저항부;
    풀업 캘리브래이션 코드의 제어를 받아 상기 제1노드를 풀업 구동하며, 상기 제1풀다운구동 저항부와 캘리브래이션되는 제1풀업구동 저항부;
    상기 풀업 캘리브래이션 코드의 제어를 받아 제2노드를 풀업 구동하는 제2풀업구동 저항부; 및
    풀다운 캘리브래이션 코드의 제어를 받아 상기 제2노드를 풀다운 구동하며, 상기 제2풀업구동 저항부와 캘리브래이션되는 제2풀다운구동 저항부
    를 포함하는 온 다이 터미네이션 장치.
  2. 제 1항에 있어서,
    상기 제1풀다운구동 저항부는,
    상기 캘리브래이션 테스트신호 입력시에 턴온되고, 상기 캘리브래이션 테스트신호가 입력되지 않으면 오프되는 하나 이상의 저항을 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치.
  3. 제 1항에 있어서,
    상기 제1풀업구동, 제2풀업구동, 제2풀다운구동 저항부는,
    병렬로 연결된 복수의 저항; 및
    각각의 제어코드에 따라 상기 저항을 온/오프하여 저항부의 전체저항값을 변경시키는 복수의 트랜지스터
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치.
  4. 테스트 캘리브래이션 코드의 제어를 받아 제1노드를 풀다운 구동하는 제1풀다운구동 저항부;
    상기 테스트 캘리브래이션 코드의 입력을 위한 테스트코드 입력부;
    풀업 캘리브래이션 코드의 제어를 받아 상기 제1노드를 풀업 구동하며, 상기 제1풀다운구동 저항부와 캘리브래이션되는 제1풀업구동 저항부;
    상기 풀업 캘리브래이션 코드의 제어를 받아 제2노드를 풀업 구동하는 제2풀업구동 저항부; 및
    풀다운 캘리브래이션 코드의 제어를 받아 상기 제2노드를 풀다운 구동하며, 상기 제2풀업구동 저항부와 캘리브래이션되는 제2풀다운구동 저항부
    를 포함하는 온 다이 터미네이션 장치.
  5. 제 4항에 있어서,
    상기 테스트코드 입력부는,
    캘리브래이션 테스트신호 입력시에는 상기 테스트 캘리브래이션 코드를 상기 제1풀다운구동 저항부에 입력하고,
    상기 캘리브래이션 테스트신호가 입력되지 아니하면 상기 테스트 캘리브래이션 코드를 상기 제1풀다운구동 저항부에 입력하지 않는 것을 특징으로 하는 온 다이 터미네이션 장치.
  6. 제 4항에 있어서,
    상기 테스트코드 입력부는,
    캘리브래이션 테스트신호 및 상기 테스트 캘리브래이션 코드를 입력받는 낸드게이트; 및
    상기 낸드게이트의 출력을 반전하는 인버터
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치.
  7. 제 4항에 있어서,
    상기 제1풀업구동, 제1풀다운구동, 제2풀업구동, 제2풀다운구동 저항부는,
    병렬로 연결된 복수의 저항; 및
    각각의 제어코드에 따라 상기 저항을 온/오프하는 복수의 트랜지스터
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치.
  8. 캘리브래이션 테스트신호를 입력하여 제1풀다운구동 저항부를 턴온하는 단계;
    상기 제1풀다운구동 저항부와 동일한 저항값을 갖도록 제1풀업구동 저항부를 캘리브래이션 하여 풀업 캘리브래이션 코드를 생성하는 단계;
    상기 풀업 캘리브래이션 코드를 제2풀업구동 저항부에 입력하는 단계;
    상기 제2풀업구동 저항부와 동일한 저항값을 갖도록 제2풀다운구동 저항부를 캘리브래이션 하여 풀다운 캘리브래이션 코드를 생성하는 단계; 및
    상기 풀다운 캘리브래이션 코드를 출력하는 단계
    를 포함하는 온 다이 터미네이션 장치의 테스트방법.
  9. 테스트 캘리브래이션 코드를 인가하여 제1풀다운구동 저항부의 저항값을 정하는 단계;
    상기 제1풀다운구동 저항부와 동일한 저항값을 갖도록 제1풀업구동 저항부를 캘리브래이션 하여 풀업 캘리브래이션 코드를 생성하는 단계;
    상기 풀업 캘리브래이션 코드를 제2풀업구동 저항부에 입력하는 단계;
    상기 제2풀업구동 저항부와 동일한 저항값을 갖도록 제2풀다운구동 저항부를 캘리브래이션 하여 풀다운 캘리브래이션 코드를 생성하는 단계; 및
    상기 풀다운 캘리브래이션 코드를 출력하는 단계
    를 포함하는 온 다이 터미네이션 장치의 테스트방법.
  10. 제 9항에 있어서,
    상기 테스트 캘리브래이션 코드는,
    캘리브래이션 테스트 신호가 입력되면 인가되는 것을 특징으로 하는 온 다이 터미네이션 장치의 테스트방법.
  11. 캘리브래이션의 기준저항이 연결되기 위한 ZQ패드; 및
    칩내부에서 상기 ZQ패드에 연결되어 상기 ZQ패드를 풀다운 구동하며, 캘리브래이션 테스트신호에 따라 온/오프되는 풀다운구동 저항부
    를 구비하여 웨이퍼 상에서 캘리브래이션 테스트가 가능한 반도체 장치.
  12. 제 11항에 있어서,
    상기 반도체장치는,
    테스트 캘리브래이션 코드의 입력을 위한 테스트코드 입력부를 더 포함하며,
    상기 풀다운구동 저항부는,
    상기 테스트 캘리브래이션 코드의 제어를 받아 상기 ZQ패드를 풀다운구동하는 것을 특징으로 하는 반도체장치.
  13. 제 12항에 있어서,
    상기 테스트코드 입력부는,
    상기 캘리브래이션 테스트신호 입력시에는 상기 테스트 캘리브래이션 코드를 상기 풀다운구동 저항부에 입력하고,
    상기 캘리브래이션 테스트신호가 입력되지 아니하면 상기 테스트 캘리브래이션 코드를 상기 풀다운구동 저항부에 입력하지 아니하는 것을 특징으로 하는 반도체장치.
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