JP2003008425A

JP2003008425A - 半導体装置

Info

Publication number: JP2003008425A
Application number: JP2001193286A
Authority: JP
Inventors: Azuma Suzuki; 東鈴木; Nobuaki Otsuka; 伸朗大塚
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-06-26
Filing date: 2001-06-26
Publication date: 2003-01-10

Abstract

(57)【要約】【課題】レジスタへの信号の取り込みを許可する取り
込み許可信号が当該信号に対して非同期な信号であって
も、正確にレジスタへ当該信号を取り込む。【解決手段】所定の遷移期間を伴って変化する信号を
生成する信号生成回路と、当該信号に対して非同期な第
１の取り込み許可信号を生成する取り込み許可信号生成
回路と、当該信号の取り込みが第１の取り込み許可信号
の生成により許可されるレジスタと、当該信号の遷移途
中に第１の取り込み許可信号が生成される場合には、第
１の取り込み許可信号をレジスタへ転送せず、第１の取
り込み許可信号の代わりに第２の取り込み許可信号を生
成する取り込み制御回路とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に係り、
特に、不確定な状態でのデータ取り込みが禁止されるレ
ジスタを有する半導体装置に関わり、更に、プログラマ
ブルインピーダンス出力バッファ方式におけるバッファ
サイズの更新を許可する信号が非同期信号から生成され
る半導体装置に関する。

【０００２】

【従来の技術】近年のＭＰＵ（Micro Processor Unit）
の動作速度の向上に伴い、半導体記憶装置（メモリ）に
要求されるデータ転送速度も高速化の一途を辿り、外部
キャッシュメモリなどの動作周波数は数百ＭＨｚレベル
に達している。

【０００３】このような高い周波数においてデータを転
送するには、システムのバスラインのインピーダンス
と、デバイスの出力バッファのインピーダンスとが一致
（インピーダンスマッチング）している必要がある。両
者が一致していないと、反射波のため高速なデータ転送
を行うことができない。前述の動作周波数の上昇に伴
い、必要とされるインピーダンスマッチングの精度も厳
しいものになっている。

【０００４】そこで、出力バッファを構成するトランジ
スタの駆動力（バッファサイズ）を変化させることによ
り、出力バッファのインピーダンスをユーザが設定した
抵抗値に対して高精度で合わせ込み、使用環境の変化な
どによる回路設計時からのズレを補正する技術が提案さ
れている。この技術は、プログラマブル・インピーダン
ス出力バッファとして具体化され、現在、高速インター
フェース仕様における重要な回路技術の一つとなってい
る。プログラマブル・インピーダンス出力バッファは、
ISSCC96 FA9.3: A 300MHz, 3.3V 1Mb SRAM Fabricated
in a 0.5um CMOS Process において開示されている。

【０００５】図９に示すように、プログラマブル・イン
ピーダンス出力バッファは、出力バッファ１０１と、出
力バッファ１０１のバッファサイズを特定するインピー
ダンス信号Ｎを生成するバッファサイズ決定回路１０２
と、インピーダンス信号Ｎを出力バッファ１０１へ転送
する更新コントローラ１０６と、更新コントローラ１０
６に対してインピーダンス信号Ｎを出力バッファ１０１
へ転送することを許可する更新許可信号ＣＨＫＺ１を生
成するプログラマブルインピーダンスコントロール回路
（以後、「ＰＩＣ回路」と称す）１０４とを有する。更
新許可信号ＣＫＨＺ１が立ち上がっている（生成されて
いる）時、更新コントローラ１０６はインピーダンス信
号Ｎを出力バッファ１０１へ転送（ＦＮ）することがで
きる。なお、インピーダンス信号Ｎは、所定のスキュー
（遷移期間）を伴って変化する。

【０００６】

【発明が解決しようとする課題】上記構成において、Ｐ
ＩＣ回路１０４が生成する更新許可信号ＣＫＨＺ１は、
インピーダンス信号Ｎに対して同期な信号（／ＷＥ）、
或いはインピーダンス信号Ｎに対して非同期な信号（／
Ｇ）により生成される信号である。更新許可信号ＣＫＨ
Ｚ１が同期信号（／ＷＥ）により生成される場合、この
更新許可信号ＣＫＨＺ１は、インピーダンス信号Ｎが遷
移していない、つまり一定の状態においてのみ出力さ
れ、更新コントローラ１０６はインピーダンス信号Ｎを
正確に出力バッファ１０１へ転送（ＦＮ）することがで
きる。

【０００７】しかし、更新許可信号ＣＫＨＺ１が非同期
信号（／Ｇ）により生成される場合、この更新許可信号
ＣＫＨＺ１は、インピーダンス信号Ｎが遷移している途
中の不確定な状態において出力される惧れがある。この
場合、更新コントローラ１０６はインピーダンス信号Ｎ
を正確に出力バッファ１０１へ転送（ＦＮ）することが
できず、出力バッファ１０１のバッファサイズをまった
く意図しない値に更新してしまう惧れがあった。

【０００８】即ち、更新許可信号ＣＫＨＺ１が同期制御
信号（／ＷＥ）から生成される場合は、図９に示した総
ての信号が同期している為、インピーダンス信号Ｎの遷
移中に更新許可信号ＣＫＨＺ１が立ち上がることがない
が、更新許可信号ＣＫＨＺ１が非同期信号（／Ｇ）から
作られる場合、インピーダンス信号Ｎが定まった状態で
非同期なＣＫＨＺ１を立ち上げるというタイミング調整
は不可能であり、非同期制御信号（／Ｇ）によるバッフ
ァサイズの正確な更新はできなかった。

【０００９】この問題は、言い換えれば、レジスタへの
データの取り込みタイミングである、セットアップ・ホ
ールドタイムの設定の問題である。つまり、レジスタへ
データを取り込む前後の所定の期間は、データをホール
ド（一定にする）するように設定する必要がある。

【００１０】表１に非同期デバイス、同期デバイスでの
上記問題の有無をまとめた。表１に示すように、更新許
可信号ＣＫＨＺ１とバッファサイズ決定回路１０２から
のインピーダンス信号Ｎとが共に同期信号である場合は
問題なく動作するが、非同期デバイス及び同期デバイス
において更新許可信号ＣＫＨＺ１が非同期である場合に
上記問題が発生してしまう。

【００１１】

【表１】本発明はこのような従来技術の問題点を解決するために
成されたものであり、その目的は、レジスタへの信号の
取り込みを許可する取り込み許可信号が当該信号に対し
て非同期な信号であっても、正確にレジスタへ信号を取
り込む半導体装置を提供することである。

【００１２】本発明の他の目的は、プログラマブルイン
ピーダンス出力バッファ方式におけるバッファサイズの
更新を許可する信号が非同期信号から生成される場合で
あっても、バッファサイズを正確に更新する半導体装置
を提供することである。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の特徴は、所定の遷移期間を伴って変
化する信号を生成する信号生成回路と、当該信号に対し
て非同期な第１の取り込み許可信号を生成する取り込み
許可信号生成回路と、当該信号の取り込みが第１の取り
込み許可信号の生成により許可されるレジスタと、当該
信号の遷移途中に第１の取り込み許可信号が生成される
場合には、第１の取り込み許可信号をレジスタへ転送し
ない取り込み制御回路とを有する半導体装置であること
である。

【００１４】本発明の第１の特徴によれば、当該信号の
遷移途中に第１の取り込み許可信号が生成される場合に
は、取り込み制御回路は、第１の取り込み許可信号をレ
ジスタへ転送しない為、レジスタが当該信号とは異なる
まったく意図しない値を取り込むことを防止できる。従
って、当該信号と第１の取り込み許可信号とが互いに非
同期信号である場合であっても、正確な当該信号の取り
込みが可能となる。

【００１５】本発明の第１の特徴において、取り込み制
御回路は、当該信号の遷移途中に第１の取り込み許可信
号が生成される場合には、当該信号が遷移し終えた後に
第１の取り込み許可信号の代わりに第２の取り込み許可
信号を生成し、レジスタは、第２の取り込み許可信号に
より当該信号の取り込みが許可されることが望ましい。
第１の取り込み許可信号の代わりに第２の取り込み許可
信号によってレジスタの取り込みを許可することで、正
確な当該信号の取り込みが可能となる。なお、当該信号
が一定であり且つ第１の取り込み許可信号が生成されて
いる間も第２の取り込み許可信号を生成することによ
り、従来の同期信号に対しても対応することができる。

【００１６】また、本発明の第１の特徴において、取り
込み制御回路は、少なくとも当該信号が遷移している
間、遷移信号を生成する遷移検出回路と、当該信号が一
定であり且つ第１の取り込み許可信号が生成されている
間、及び遷移信号が生成されている時に第１の取り込み
許可信号が生成される場合には遷移信号の生成が終了し
た後に、それぞれ第２の取り込み許可信号を生成する更
新タイミング制御回路とを具備することが望ましい。

【００１７】更に、第２の取り込み許可信号は、第１の
取り込み許可信号と遷移検出回路からの遷移信号により
遷移終了edgeから作る信号のマルチプレクスとし、取り
込み制御回路は、遷移信号が生成されていない場合は第
１の取り込み許可信号をそのまま出力し、遷移信号が立
っている場合は遷移終了edgeから作る第２の取り込み許
可信号を出力することが望ましい。

【００１８】本発明の第２の特徴は、並列に接続された
複数のトランジスタを有する出力バッファと、所定の遷
移期間を伴って変化し、出力バッファのバッファサイズ
を決定するインピーダンス信号を生成するバッファサイ
ズ決定回路と、インピーダンス信号に対して非同期な第
１の更新許可信号を生成するプログラマブルインピーダ
ンスコントロール回路と、第１の更新許可信号の生成に
より、インピーダンス信号を出力バッファへ転送するこ
とが許可される更新コントローラと、インピーダンス信
号の遷移途中に第１の更新許可信号が生成される場合に
は、第１の更新許可信号を更新コントローラへ転送しな
い更新制御回路とを有する半導体装置であることであ
る。

【００１９】本発明の第２の特徴によれば、インピーダ
ンス信号の遷移途中に第１の更新許可信号が生成される
場合には、更新制御回路は、第１の更新許可信号を更新
コントローラへ転送しない為、出力バッファのバッファ
サイズをインピーダンス信号とは異なるまったく意図し
ない値に更新してしまうことを防止できる。従って、イ
ンピーダンス信号と第１の更新許可信号とが互いに非同
期信号である場合であっても、正確なインピーダンス信
号の転送が可能となる。

【００２０】本発明の第２の特徴において、更新制御回
路は、インピーダンス信号の遷移途中に第１の更新許可
信号が生成される場合には、インピーダンス信号が遷移
し終えた後に第１の更新許可信号の代わりに第２の更新
許可信号を生成し、更新コントローラは、第２の更新許
可信号によりインピーダンス信号の取り込みが許可され
ることが望ましい。第１の更新許可信号の代わりに、第
２の更新許可信号により、インピーダンス信号の出力バ
ッファ回路への転送を許可することで、正確なインピー
ダンス信号の更新が可能となる。なお、インピーダンス
信号が一定であり且つインピーダンス信号に対して非同
期な第１の更新許可信号が生成されている間も第２の更
新許可信号を生成することにより、従来の同期信号に対
しても対応することができる。

【００２１】また、本発明の第２の特徴において、更新
制御回路は、少なくともインピーダンス信号が遷移して
いる間、遷移信号を生成する遷移検出回路と、インピー
ダンス信号が一定であり且つ第１の更新許可信号が生成
されている間、及び遷移信号が生成されている時に第１
の更新許可信号が生成される場合には遷移信号の生成が
終了した後に、それぞれ第２の更新許可信号を生成する
更新タイミング制御回路とを具備することが望ましい。

【００２２】本発明の第１及び第２の特徴において、当
該信号或いはインピーダンス信号には、複数ビットのデ
ータが含まれていることが望ましい。

【００２３】また、遷移信号は、当該信号或いはインピ
ーダンス信号の遷移期間よりも長いパルス幅を有するパ
ルス信号であることが望ましい。

【００２４】

【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。図面の記載において同一あるいは
類似部分には同一あるいは類似な符号を付している。た
だし、図面は模式的なものであり、各構成要素の大きさ
の比率などは現実のものとは異なることに留意すべきで
ある。

【００２５】（第１の実施の形態）図１は、本発明の第
１の実施の形態に係る半導体装置の構成を示すブロック
図である。図１に示すように、半導体装置は、信号ｎを
取り込み、一時的に記憶する機能を有するレジスタ４８
と、信号ｎ及び第１の取り込み許可信号ｃｋｈｚ１に従
って、レジスタ４８の上記機能を制御する取り込み制御
回路４７とを有する。

【００２６】信号ｎは信号ｎ生成回路５１により生成さ
れ、第１の取り込み許可信号ｃｋｈｚ１は取り込み許可
信号生成回路５２により生成される。また、信号ｎ生成
回路５１は、所定のスキュー（遷移期間）を伴って信号
ｎを変化させる。第１の取り込み許可信号ｃｋｈｚ１に
は、信号ｎに対して同期な信号である場合と非同期な信
号である場合とが含まれる。即ち、第１の取り込み許可
信号ｃｋｈｚ１が同期信号である場合は、信号ｎが一定
な状態においてのみ第１の取り込み許可信号ｃｋｈｚ１
が生成される。一方、第１の取り込み許可信号ｃｋｈｚ
１が非同期信号である場合は、信号ｎの遷移期間中に第
１の取り込み許可信号ｃｋｈｚ１が生成される惧れがあ
る。

【００２７】取り込み制御回路４７は、信号ｎが一定で
あり且つ第１の取り込み許可信号ｃｋｈｚ１が生成され
ている間、第２の取り込み許可信号ｃｋｈｚ２を生成す
る。また、信号ｎの遷移途中に第１の取り込み許可信号
ｃｋｈｚ１が生成される場合、取り込み制御回路４７
は、信号ｎが遷移し終えた後にパルス状の第２の取り込
み許可信号ｃｋｈｚ２を生成する。

【００２８】レジスタ４８は、第２の取り込み許可信号
ｃｋｈｚ２が生成されることにより、信号ｎを取り込む
ことが許可される。即ち、レジスタ４８は第２の取り込
み許可信号ｃｋｈｚ２により、信号ｎを取り込み、一時
的に記憶することができる。レジスタ４８が取り込み一
時的に記憶する信号ｎには、複数ビットのデータが含ま
れている。したがって、「信号ｎが一定である」とは、
複数ビットのデータの内、総てのビットのデータが一定
であることを意味する。また、「信号ｎが遷移途中であ
る」とは、複数ビットのデータの内、少なくとも１ビッ
トのデータが一定ではなく遷移途中であることを意味す
る。

【００２９】更に、取り込み制御回路４７は、信号ｎの
遷移を検出する遷移検出回路４９と、信号ｎ及び第１の
取り込み許可信号ｃｋｈｚ１に従って、レジスタ４８の
信号ｎの上記機能（信号ｎの取り込み及び一時的記憶）
を制御する取り込みタイミング制御回路５０とを具備す
る。

【００３０】遷移検出回路４９は、信号ｎの遷移を検出
して、少なくとも信号ｎが遷移している間（遷移期
間）、パルス状の遷移信号ｔｄｄを生成する。取り込み
タイミング制御回路５０は、信号ｎ及び遷移信号ｔｄｄ
に従ってレジスタ４８の上記機能を制御する。即ち、取
り込みタイミング制御回路５０は、信号ｎが一定であり
（遷移信号ｔｄｄが生成されず）且つ第１の取り込み許
可信号ｃｋｈｚ１が生成されている間、第２の更新許可
信号ｃｋｈｚ２を生成する。また、遷移信号ｔｄｄが生
成されている時に第１の取り込み許可信号ｃｋｈｚ１が
生成される場合には、取り込みタイミング制御回路５０
は、遷移信号ｔｄｄの生成が終了した後にパルス状の第
２の更新許可信号ｃｋｈｚ２を生成する。

【００３１】本発明の第１の実施の形態によれば、遷移
信号ｔｄｄが生成されている時に第１の取り込み許可信
号ｃｋｈｚ１が生成される場合には、取り込みタイミン
グ制御回路５０は、遷移信号ｔｄｄの生成が終了した後
に、第２の更新許可信号ｃｋｈｚ２を生成し、第１の更
新許可信号ｃｋｈｚ１の代わりに、第２の取り込み許可
信号ｃｋｈｚ２によりレジスタ４８の取り込みを許可す
ることで、正確な信号ｎの取り込みが可能となる。従っ
て、信号ｎと第１の取り込み許可信号ｃｋｈｚ１とが互
いに非同期信号である場合であっても、正確な信号ｎの
取り込みが可能となる。なお、信号ｎが一定であり且つ
第１の取り込み許可信号ｃｋｈｚ１が生成されている間
も第２の取り込み許可信号ｃｋｈｚ２が生成されるた
め、従来の同期信号に対しても対応することができる。

【００３２】（第２の実施の形態）＜メモリチップ全体の構成＞本発明の第２の実施の形態
に係る半導体記憶装置は、ボード（ＰＣＢ）と、ボード
の上に搭載されたメモリチップ及びＭＰＵと、メモリチ
ップとＭＰＵとを接続するデータバスとを有する。デー
タバスは、図３に示すように、メモリチップ３０のＩ／
Ｏ端子２０と、ＭＰＵの入力端子との間を接続する。メ
モリチップ３０は、所定の動作を実現する内部回路と、
内部回路から出力された出力データを駆動してデータ出
力端子（Ｉ／Ｏ端子）２０へ出力する出力バッファ１と
を備えている。内部回路は、第２の実施の形態に係る半
導体装置の主要な機能であるメモリ機能を実現するため
のメモリ回路である。

【００３３】メモリチップ３０は、行列状に配置された
メモリセルを有するメモリアレイ３１と、所望のメモリ
セルを選択するロウセレクタ３２及びカラムセレクタ３
３と、センスアンプ３４と、ライトバッファ３５と、ア
ドレスデータが入力されるアドレス端子３６と、アドレ
ス端子３６、ロウセレクタ３２、およびカラムセレクタ
３３に接続されたアドレスバッファ３７と、データバス
に接続されたＩ／Ｏ端子２０と、Ｉ／Ｏ端子２０に接続
された入力バッファ回路３８及び出力バッファ１と、出
力バッファ１のインピーダンスを自動調整するバッファ
サイズ制御回路１０と、書き込み時または読み出し時に
おける動作タイミングのコントロールを行うタイミング
コントロール回路３９及びバッファ４０とを有する。

【００３４】アドレスデータは、アドレス端子３６から
入力され、アドレスバッファ３７を介して、ロウセレク
タ３２及びカラムセレクタ３３へ供給される。アドレス
データにより、メモリアレイ３１中の所望の書き込みメ
モリセルまたは読み出しメモリセルが選択される。な
お、図３では、説明を簡単にするために、アドレス端子
３６及びアドレスバッファ３７を１つづづ示した。しか
し実際のアドレスデータは、ｎビットのロウアドレスデ
ータとｍビットのカラムアドレスデータとで構成されて
いる。従って、アドレス端子３６はｎ＋ｍ個存在し、ア
ドレスバッファ３７はｎ個のロウアドレスバッファとｍ
個のカラムアドレスバッファとから構成される。そし
て、ｎ個のロウアドレスバッファがロウセレクタ３２に
接続され、ｍ個のカラムアドレスバッファがカラムセレ
クタ３３に接続される。同様に、図３においては、Ｉ／
Ｏ端子２０、入力バッファ回路３９、及び出力バッファ
１を１つづづ示した。しかし実際には、データバス６３
がｋビットであるとすると、これに対応して、Ｉ／Ｏ端
子２０、入力バッファ回路３９、及び出力バッファ１は
それぞれｋ個存在することになる。

【００３５】書き込み時には、Ｉ／Ｏ端子２０から入力
された書き込みデータが、入力バッファ回路３８を介し
てライトバッファ３５へ与えられ、メモリアレイ３１中
の所望の書き込みセルに書き込まれる。一方、読み出し
時には、選択された読み出しセルから読み出された読み
出しデータが、センスアンプ３４を介して出力バッファ
１へ与えられ、出力バッファ１からＩ／Ｏ端子２０を介
してメモリチップ３０外部へ駆動される。なお、タイミ
ング制御信号が、タイミングコントロール回路３９から
バッファ４０を介してロウセレクタ３２、カラムセレク
タ３３、センスアンプ３４、及びライトバッファ３５に
供給されて、書き込み時または読み出し時における動作
タイミングのコントロールが行われる。

【００３６】バッファサイズ制御回路１０は、出力バッ
ファ１と同様の回路形式を持つ（あるいはサイズが定数
倍の）ダミーバッファ回路と、外部端子ＺＱとを有す
る。外部端子ＺＱには、マッチングすべきインピーダン
スを指定するための外部抵抗ＲＱが接続されている。こ
れにより、バッファサイズ制御回路１０は、ダミーバッ
ファ回路のインピーダンスが外部抵抗ＲＱと等しくなる
ようなトランジスタサイズを自動的に探す。そして、そ
の結果は出力バッファ１に反映される。

【００３７】＜出力バッファの構成＞次に、メモリチッ
プ３０を構成する出力バッファ１の詳細な構成について
図４を参照して説明する。図４に示すように、出力バッ
ファ１は、プルアップ用トランジスタ群（Ｐ０〜Ｐ５）
と、プルダウン用トランジスタ群（Ｐ０〜Ｐ５）とを有
する。

【００３８】プルアップ用トランジスタ群（Ｐ０〜Ｐ
５）は、所定の単位チャネル幅の２^０倍から２^５倍まで
のチャネル幅をそれぞれ有する６個のＰＭＯＳトランジ
スタからなる。各ＰＭＯＳトランジスタの電流経路の一
端がＩ／Ｏ端子２０に接続され、各ＰＭＯＳトランジス
タの電流経路の他端に高レベル電源電圧（ＶＤＤＱ）が
印加されている。プルダウン用トランジスタ群（Ｎ０〜
Ｎ５）は、所定の単位チャネル幅の２^０倍から２^５倍ま
でのチャネル幅をそれぞれ有する６個のＮＭＯＳトラン
ジスタからなる。各ＮＭＯＳトランジスタの電流経路の
一端がＩ／Ｏ端子２０に接続され、各ＮＭＯＳトランジ
スタの電流経路の他端に低レベル電源電圧（ＶＳＳＱ）
が印加されている。

【００３９】各ＰＭＯＳトランジスタ及び各ＮＭＯＳト
ランジスタは、バッファサイズ制御回路１０から出力さ
れるインピーダンス信号（ＦＰ、ＦＮ）によって導通／
非導通が制御される。各ＰＭＯＳトランジスタ及び各Ｎ
ＭＯＳトランジスタの導通／非導通によって、出力バッ
ファ１のインピーダンス（バッファサイズ）が決定され
る。

【００４０】なお、図４に示した出力バッファ１は、プ
ルアップ用トランジスタ群（Ｐ０〜Ｐ５）とプルダウン
用トランジスタ群（Ｎ０〜Ｎ５）とは、異なるトランジ
スタタイプのトランジスタで構成されている為、２つの
異なる系統のインピーダンスマッチングを行う必要があ
る。即ち、１つの出力バッファ１に対して、２つのバッ
ファサイズ制御回路１０を用意する必要がある。しか
し、説明を簡単にするために、図３には１つのバッファ
サイズ制御回路１０のみを示し、後述するバッファサイ
ズ制御回路１０の説明の一部においては、インピーダン
ス信号（ＦＮ）を出力するプルダウン側のバッファサイ
ズ制御回路１０についてのみ示す。

【００４１】＜バッファサイズ制御回路の構成＞次に、
出力バッファ１へインピーダンス信号（ＦＮ）を出力す
るバッファサイズ制御回路１０について、図２及び図５
〜図８を参照して説明する。図２は、バッファサイズ制
御回路１０の全体構成を示すブロック図である。図２に
示すように、バッファサイズ制御回路１０は、出力バッ
ファ回路１のバッファサイズを決定するインピーダンス
信号Ｎを生成するバッファサイズ決定回路２と、インピ
ーダンス信号Ｎを出力バッファ１へ転送（ＦＮ）する機
能を有する更新コントローラ６と、第１の更新許可信号
ＣＫＨＺ１を生成するプログラマブルインピーダンスコ
ントロール回路４と、インピーダンス信号Ｎ及び第１の
更新許可信号ＣＫＨＺ１に従って、更新コントローラ６
の上記機能を制御する更新制御回路５３とを有する。

【００４２】バッファサイズ決定回路２は、所定のスキ
ュー（遷移期間）を伴ってインピーダンス信号Ｎを変化
させる。インピーダンス信号Ｎはメモリチップ内の他の
信号に対して同期な信号であっても、非同期な信号であ
っても構わない。第１の更新許可信号ＣＫＨＺ１には、
インピーダンス信号Ｎに対して同期な信号（／ＷＥ）か
ら生成される信号と、インピーダンス信号Ｎに対して非
同期な信号（／Ｇ）から生成される信号とが含まれる。
即ち、第１の更新許可信号ＣＫＨＺ１が同期信号である
場合は、インピーダンス信号Ｎが一定である時にのみ第
１の更新許可信号ＣＫＨＺ１が生成される。一方、更新
許可信号ＣＫＨＺ１が非同期信号である場合は、インピ
ーダンス信号Ｎの遷移期間中に第１の取り込み許可信号
ＣＫＨＺ１が生成される惧れがある。

【００４３】更新コントローラ６は、インピーダンス信
号Ｎを出力バッファ１へ転送（ＦＮ）する為に、インピ
ーダンス信号Ｎを取り込み、一時的に記憶することがで
きるレジスタ（図示せず）を有する。

【００４４】更新制御回路５３は、インピーダンス信号
Ｎが一定であり且つ第１の更新許可信号ＣＫＨＺ１が生
成されている間、第２の更新許可信号ＣＫＨＺ２を生成
する。また、インピーダンス信号Ｎの遷移途中に第１の
更新許可信号ＣＫＨＺ１が生成される場合、更新制御回
路５３は、インピーダンス信号Ｎが遷移し終えた後にパ
ルス状の第２の更新許可信号ＣＫＨＺ２を生成する。

【００４５】更新コントローラ６が有するレジスタは、
第２の許可信号ＣＫＨＺ２が生成されることにより、イ
ンピーダンス信号Ｎを取り込むことが許可される。即
ち、更新コントローラ６は第２の更新許可信号ＣＫＨＺ
２が生成されることにより、インピーダンス信号Ｎを出
力バッファ１へ転送（ＦＮ）することができる。更新コ
ントローラ６が転送するインピーダンス信号Ｎには、複
数ビットのデータが含まれている。したがって、「イン
ピーダンス信号Ｎが一定である」とは、複数ビットのデ
ータの内、総てのビットのデータが一定であることを意
味する。また、「インピーダンス信号Ｎが遷移途中であ
る」とは、複数ビットのデータの内、少なくとも１ビッ
トのデータが一定ではなく遷移途中であることを意味す
る。

【００４６】更に、更新制御回路５３は、インピーダン
ス信号Ｎの遷移を検出して、少なくともインピーダンス
信号Ｎが遷移している間（遷移期間）、パルス状の遷移
信号ＴＤＤを生成する遷移検出回路３と、遷移信号ＴＤ
Ｄ及び第１の更新許可信号ＣＫＨＺ１に従って、更新コ
ントローラ６の上記機能（インピーダンス信号Ｎの転
送）を制御する更新タイミング制御回路５とを具備す
る。

【００４７】更新タイミング制御回路５は、インピーダ
ンス信号Ｎが一定であり（遷移信号ＴＤＤが生成され
ず）且つ第１の更新許可信号ＣＫＨＺ１が生成されてい
る間、第２の更新許可信号ＣＫＨＺ２を生成する。ま
た、遷移信号ＴＤＤが生成されている時に第１の更新許
可信号ＣＫＨＺ１が生成される場合には、更新タイミン
グ制御回路５は、遷移信号ＴＤＤの生成が終了した後に
パルス状の第２の更新許可信号ＣＫＨＺ２を生成する。

【００４８】図５は、バッファサイズ決定回路２の詳細
な構成を示す回路図である。バッファサイズ決定回路２
は、プルアップ用トランジスタ群（Ｐ０〜Ｐ５）のイン
ピーダンスを整合するためのプルアップ制御系４５と、
プルダウン用トランジスタ群（Ｎ０〜Ｎ５）のインピー
ダンスを整合するためのプルダウン制御系４３とを有す
る。前述したように、ここでは、インピーダンス信号
（Ｎ）を出力するプルダウン側のバッファサイズ制御回
路１０についてのみ説明し、プルアップ側についての説
明を省略する。

【００４９】バッファサイズ決定回路２は、ＺＱ端子に
直列接続されたＰＭＯＳトランジスタＰ２１と、ＰＭＯ
ＳトランジスタＰ２１とゲート及びソースをそれぞれ共
通としたＰＭＯＳトランジスタＰ２２とを備える。ＰＭ
ＯＳトランジスタＰ２１のゲートレベルは、ＺＱ端子の
電圧ＶＺＱが高レベル側電源電圧ＶＤＤＱの二分の一に
なるように、オペアンプＯＰ１によってレベル制御され
る。

【００５０】そして、ＰＭＯＳトランジスタＰ２２のド
レインはオペアンプＯＰ２の反転入力端子に接続され、
ノードＲＥＦＩＵにはＶＤＤＱ／２が供給される。一
方、オペアンプＯＰ２の非反転入力端子には電圧ＶＺＱ
が供給される。Ｕ／Ｄカウンタ５４は、出力データＤ
０，Ｄ１，…Ｄ５により、ダミーバッファ回路Ｎｄｍの
ＮＭＯＳトランジスタ群Ｎ３１，Ｎ３２，…，Ｎ３５に
対して選択的に導通、非導通を制御する。ＮＭＯＳトラ
ンジスタ群Ｎ３１，Ｎ３２，…，Ｎ３５のドレインは、
オペアンプＯＰ２の反転入力端子に帰還されている。従
って、プルダウン制御系４３は、ノードＲＥＦＩＵの電
圧が基準電圧ＶＺＱ（＝ＶＤＤＱ／２）に一致するよう
に、ダミーバッファ回路ＮｄｍのＮＭＯＳトランジスタ
Ｎ３１，Ｎ３２，…，Ｎ３５の導通／非道通を決定し、
これによって、ダミーバッファ回路Ｎｄｍのバッファサ
イズ（インピーダンス）が決定される。

【００５１】さらに、Ｕ／Ｄカウンタ２２４の出力デー
タＤ０，Ｄ１，…Ｄ５は、図２に示すインピーダンス信
号Ｎとして、更新コントローラ６に供給される。なお、
プルアップ制御系４５についても同様にして、インピー
ダンス信号（Ｐ）が更新コントローラ５７に供給され
る。

【００５２】このようにして、マッチングすべきインピ
ーダンスを指定するための外部抵抗ＲＱをＺＱ端子に接
続することにより、インピーダンス決定回路２は、出力
バッファ１のインピーダンスが外部抵抗ＲＱの値（ある
いはその定数倍）になるように、インピーダンス信号Ｎ
を生成することができる。

【００５３】図６は、遷移検出回路３の詳細な構成を示
す回路図である。図６に示すように、インピーダンス信
号Ｎは、ＮＯＲ１１及びＮＡＮＤ１２に直接入力されて
いると同時に、Ｄｅｌａｙ４−１（１６）及びインバー
タ（以後、「ＩＮＶ」と称す）１７を介してＮＯＲ１１
及びＮＡＮＤ１２に入力されている。ＮＡＮＤ１２の出
力はＩＮＶ１３に入力されている。ＮＯＲ１１及びＩＮ
Ｖ１３の出力は、並列接続されたＮＭＯＳトランジスタ
（Ｎ４１、Ｎ４２）のゲートにそれぞれ入力されてい
る。以上の構成は、インピーダンス信号Ｎの１ビット分
の構成である。よって、５ビットのデータを有するイン
ピーダンス信号Ｎに対しては、合計１０個のＭＯＳトラ
ンジスタが並列接続されていることになる（図示せ
ず）。

【００５４】ＮＭＯＳトランジスタ（Ｎ４１、Ｎ４２）
のソースは、ＰＭＯＳトランジスタ（Ｐ４１、Ｐ４２）
のドレインに接続されている。また、ＮＭＯＳトランジ
スタ（Ｎ４１、Ｎ４２）のソースは、ＩＮＶ１４を介し
てＰＭＯＳトランジスタＰ４１のゲートに入力され、Ｉ
ＮＶ１４、Ｄｅｌａｙ４−２（１８）及びＩＮＶ１５を
介してＰＭＯＳトランジスタＰ４２のゲートに入力され
ている。

【００５５】上記回路構成において、インピーダンス信
号Ｎが一定でない状態、即ち、インピーダンス信号Ｎの
１ビット分でも信号が変化することにより、パルス状の
遷移信号ＴＤＤが生成される。遷移信号ＴＤＤは、Ｄｅ
ｌａｙ４−１（１６）によって定められる時間だけのパ
ルス幅を有する。

【００５６】図７は、更新タイミング制御回路５の詳細
な構成を示す回路図である。図７に示すように、更新タ
イミング制御回路５は、遷移信号ＴＤＤのフォーリング
エッジ（立ち下り）によりパルス状の第２の更新許可信
号ＣＫＨＺ２を生成する回路と、Ｒ−Ｓフリップフロッ
プ２２で構成したマルチプレクサ２８を切り替える信号
を作る回路と、第２の更新許可信号ＣＫＨＺ２と第１の
更新許可信号ＣＫＨＺ１とを切り替えるマルチプレクサ
２８とから構成されている。

【００５７】具体的には、第１の更新許可信号ＣＫＨＺ
１及び遷移信号ＴＤＤは、ＮＡＮＤ１９に入力されてい
る。ＮＡＮＤ１９の出力はＩＮＶ２１を介してＲ−Ｓフ
リップフロップ２２のセット側に入力される。遷移信号
ＴＤＤはＮＯＲ２５に直接入力されると同時に、Ｄｅｌ
ａｙ５−１（２３）及びＩＮＶ２４を介しても入力され
ている。Ｒ−Ｓフリップフロップ２２のリセット側出力
ＲＳ及びＮＯＲ２５の出力はＮＡＮＤ２６に入力され、
ＮＡＮＤ２６の出力はＩＮＶ２７を介してマルチプレク
サ２８のＨｉｇｈ側の入力端子に接続されている。マル
チプレクサ２８のＬｏｗ側の入力端子には、第１の更新
許可信号ＣＫＨＺ１が入力されている。また、ＩＮＶ２
７の出力は、Ｄｅｌａｙ５−２（２９）を介してＲ−Ｓ
フリップフロップ２２のリセット側入力へも帰還されて
いる。更に、Ｒ−Ｓフリップフロップ２２のリセット側
出力ＲＳは、マルチプレクサ２８のスイッチング端子に
接続されている。

【００５８】上記回路構成において、ＮＯＲ２５、Ｄｅ
ｌａｙ５−１（２３）及びＩＮＶ２４によって、遷移信
号ＴＤＤのフォーリングエッジからパルス信号（ＣＫＨ
Ｚ２）が生成される。また、ＮＡＮＤ１９、ＩＮＶ２１
及びＲ−Ｓフリップフロップ２２によって、マルチプレ
クサ２８の切り替え信号が生成される。

【００５９】具体的には、遷移信号ＴＤＤが生成されて
いない間（ＴＤＤがＬｏｗ状態）、Ｒ−Ｓフリップフロ
ップ２２のリセット側出力ＲＳはＬｏｗ状態となり、マ
ルチプレクサ２８のＬｏｗ側の端子が選択される。この
状態において、第１の更新許可信号ＣＫＨＺ１は、第２
の更新許可信号ＣＫＨＺ２として、そのまま出力され
る。

【００６０】遷移信号ＴＤＤが生成されている間に、第
１の更新許可信号ＣＫＨＺ１が生成されると、Ｒ−Ｓフ
リップフロップ２２のセット側出力ＲＳはＨｉｇｈ状態
に切り替わり、マルチプレクサ２８のＨｉｇｈ側の端子
が選択される。この状態において、遷移信号ＴＤＤのフ
ォーリングエッジからパルス信号（ＣＫＨＺ２）が生成
される。即ち、更新タイミング制御回路５は、遷移信号
ＴＤＤの生成が終了した後にパルス状の第２の更新許可
信号ＣＫＨＺ２を生成することができる。なお、この時
の第２の更新許可信号ＣＫＨＺ２は、Ｄｅｌａｙ５−１
（２３）によって定められる時間だけのパルス幅を有す
る。

【００６１】図８は、上述したバッファサイズ制御回路
１０における各信号（Ｎ、ＴＤＤ、ＣＨＫＺ１、ＣＫＨ
Ｚ２、ＦＮ）の動作波形について複数の事例を示すタイ
ムシーケンスである。図８に示すように、インピーダン
ス信号Ｎが所定のスキュー（遷移期間）４２を持って、
Ｂ状態からＣ状態へ変化する場合について示す。インピ
ーダンス信号Ｎが変化し始めると同時に遷移信号ＴＤＤ
が立ち上がる。遷移信号ＴＤＤは、インピーダンス信号
Ｎの遷移期間以上のパルス幅を持って立ち下がる。ここ
で、インピーダンス信号Ｎが変化し始める前の時間をＴ
ｉｍｅ１とし、遷移信号ＴＤＤの立ち上がりから立ち下
がりまでの時間をＴｉｍｅ２とし、遷移信号ＴＤＤが立
ち下がった後の時間をＴｉｍｅ３とする。図８には示さ
ないが、Ｔｉｍｅ１より以前（Ｔｉｍｅ０）におけるイ
ンピーダンス信号Ｎは、Ａ状態であったものとする。次
に、ＣＨＫＺ１、ＣＫＨＺ２及びＦＮの各動作波形を５
つの事例（ケース）ごとに説明する。

【００６２】（ケース１）まず、ＣＫＨＺ１がＴｉｍｅ
１において立ち上がり、Ｔｉｍｅ１において立ち下がる
場合、図７に示したマルチプレクサ２８はＬｏｗ側が選
択されている為、ＣＫＨＺ２は、ＣＫＨＺ１と同一動作
波形を形成する。ＣＫＨＺ２の立ち上がり４６により、
更新コントローラ６はインピーダンス信号Ｎの転送が許
可され、インピーダンス信号ＦＮがＡ状態からＢ状態に
更新される。

【００６３】（ケース２）次に、ＣＫＨＺ１がＴｉｍｅ
１において立ち上がり、Ｔｉｍｅ２において立ち下がる
場合、ＣＫＨＺ１の立ち上がりと同時にＣＫＨＺ２も立
ち上がる。しかし、ＴＤＤの立ち上がりと同時に、マル
チプレクサ２８がＨｉｇｈ側へ切り替わり、ＣＫＨＺ２
は立ち下がる。即ち、インピーダンス信号Ｎの遷移期間
中は、更新コントローラ６はインピーダンス信号Ｎの転
送が禁止される。そして、ＴＤＤのフォーリングエッジ
からパルス信号（ＣＫＨＺ２）が生成される。なお、Ｃ
ＫＨＺ２は、Ｔｉｍｅ１及びＴｉｍｅ３においてそれぞ
れ出力されるが、Ｔｉｍｅ１におけるＣＫＨＺ２は、イ
ンピーダンス信号ＦＮを更新するだけの十分なパルス幅
を有していない場合がある。しかし、Ｔｉｍｅ３におい
て十分なパルス幅を有するＣＫＨＺ２が生成されること
で、インピーダンス信号ＦＮをＡ状態からＣ状態へ正確
に更新することができる。

【００６４】（ケース３）次に、ＣＫＨＺ１がＴｉｍｅ
２において立ち上がり、Ｔｉｍｅ２において立ち下がる
場合、Ｔｉｍｅ２においてＣＫＨＺ２は生成されず、Ｔ
ＤＤのフォーリングエッジからパルス信号（ＣＫＨＺ
２）が生成される。ＣＫＨＺ２の立ち上がりにより、更
新コントローラ６はインピーダンス信号Ｎの転送が許可
され、インピーダンス信号ＦＮがＡ状態からＣ状態に更
新される。

【００６５】（ケース４）次に、ＣＫＨＺ１がＴｉｍｅ
２において立ち上がり、Ｔｉｍｅ３において立ち下がる
場合もケース３と同様に、Ｔｉｍｅ２においてＣＫＨＺ
２は生成されず、ＴＤＤのフォーリングエッジからパル
ス信号（ＣＫＨＺ２）が生成され、ＣＫＨＺ２の立ち上
がりにより、インピーダンス信号ＦＮがＡ状態からＣ状
態に更新される。

【００６６】（ケース５）最後に、ＣＫＨＺ１がＴｉｍ
ｅ３において立ち上がり、Ｔｉｍｅ３において立ち下が
る場合もケース１と同様に、ＣＫＨＺ２は、ＣＫＨＺ１
と同一動作波形を形成し、ＣＫＨＺ２の立ち上がり４６
により、インピーダンス信号ＦＮがＡ状態からＣ状態に
更新される。

【００６７】以上説明したように、遷移信号ＴＤＤが生
成されている時に第１の更新許可信号ＣＫＨＺ１が生成
される場合には、更新タイミング制御回路５は、遷移信
号ＴＤＤの生成が終了した後に、第２の更新許可信号Ｃ
ＫＨＺ２を生成し、第１の更新許可信号ＣＫＨＺ１の代
わりに第２の更新許可信号ＣＫＨＺ１によって、更新コ
ントローラ６の更新を許可することができる為、正確な
インピーダンス信号Ｎの更新が可能となる。従って、イ
ンピーダンス信号Ｎと第１の更新許可信号ＣＫＨＺ１と
が互いに非同期信号である場合であっても、正確なイン
ピーダンス信号Ｎの更新が可能となる。なお、インピー
ダンス信号Ｎが一定であり且つ第１の更新許可信号ＣＫ
ＨＺ１が生成されている間も第２の更新許可信号ＣＫＨ
Ｚ２が生成されるため、従来の同期信号に対しても対応
することができる。

【００６８】

【発明の効果】以上説明したように、本発明によれば、
レジスタへの信号の取り込みを許可する取り込み許可信
号が当該信号に対して非同期な信号であっても、正確に
レジスタへ信号を取り込む半導体装置を提供することが
できる。

【００６９】また本発明によれば、プログラマブルイン
ピーダンス出力バッファ方式におけるバッファサイズの
更新を許可する信号が非同期信号から生成される場合で
あっても、バッファサイズを正確に更新する半導体装置
を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体装置の
構成を示すブロック図である。

【図２】本発明の第２の実施の形態に係る半導体装置の
特徴部分であるバッファサイズ制御回路の構成を示すブ
ロック図である。

【図３】本発明の第２の実施の形態に係る半導体装置が
有するメモリチップの全体構成を示すレイアウト図であ
る。

【図４】図３に示した出力バッファの構成を示す回路図
である。

【図５】図２に示したバッファサイズ決定回路の構成を
示す回路図である。

【図６】図２に示した遷移検出回路の構成を示す回路図
である。

【図７】図２に示した更新タイミング制御回路の構成を
示す回路図である。

【図８】本発明の第２の実施の形態に係るバッファサイ
ズ制御回路における各信号（Ｎ、ＴＤＤ、ＣＨＫＺ１、
ＣＫＨＺ２、ＦＮ）の動作波形について複数の事例を示
すタイムシーケンスである。

【図９】従来のバッファサイズ制御回路の構成を示すブ
ロック図である。

【符号の説明】

１出力バッファ２バッファサイズ決定回路３、４９遷移検出回路４プログラマブルインピーダンスコントロール回路
（ＰＩＣ回路）５更新タイミング制御回路６更新コントローラ１０バッファサイズ制御回路４７取り込み制御回路４８レジスタ５０取り込みタイミング制御回路５１信号ｎ生成回路５２取り込み許可信号生成回路５３更新制御回路ｎ信号Ｎ、ＦＮインピーダンス信号ｔｄｄ、ＴＤＤ遷移信号ｃｋｈｚ１第１の取り込み許可信号ＣＫＨＺ１第１の更新許可信号ｃｋｈｚ２第２の取り込み許可信号ＣＫＨＺ２第２の更新許可信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/04 (72)発明者大塚伸朗神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 5B015 HH01 JJ00 KB33 KB89 KB91 5F038 BH07 BH19 DF07 EZ20 5F064 FF04 FF36 FF52 5J056 AA04 AA40 BB00 BB58 CC00 CC05 CC10 CC14 CC17 DD13 DD28 GG13 GG14

Claims

【特許請求の範囲】

【請求項１】所定の遷移期間を伴って変化する信号を
生成する信号生成回路と、当該信号に対して非同期な第１の取り込み許可信号を生
成する取り込み許可信号生成回路と、前記信号の取り込みが前記第１の取り込み許可信号によ
り許可されるレジスタと、前記信号の遷移途中に前記第１の取り込み許可信号が生
成される場合には、当該第１の取り込み許可信号を前記
レジスタへ転送しない取り込み制御回路とを有すること
を特徴とする半導体装置。
【請求項２】前記取り込み制御回路は、前記信号の遷
移途中に前記第１の取り込み許可信号が生成される場合
には、当該信号が遷移し終えた後に当該第１の取り込み
許可信号の代わりに第２の取り込み許可信号を生成し、前記レジスタは、前記第２の取り込み許可信号により前
記信号の取り込みが許可されることを特徴とする請求項
１記載の半導体装置。
【請求項３】前記取り込み制御回路は、少なくとも前記信号が遷移している間、遷移信号を生成
する遷移検出回路と、前記遷移信号が生成されている時に前記第１の取り込み
許可信号が生成される場合には、前記遷移信号の生成が
終了した後に、第２の取り込み許可信号を生成する更新
タイミング制御回路とを具備することを特徴とする請求
項２記載の半導体装置。
【請求項４】前記第２の取り込み許可信号は、前記第
１の取り込み許可信号と前記遷移検出回路からの前記遷
移信号により遷移終了edgeから作る信号のマルチプレク
スとし、前記取り込み制御回路は、当該遷移信号が生成されてい
ない場合は前記第１の取り込み許可信号をそのまま出力
し、当該遷移信号が立っている場合は遷移終了edgeから
作る前記第２の取り込み許可信号を出力することを特徴
とする請求項３記載の半導体装置。
【請求項５】前記レジスタが取り込む前記信号には、
複数ビットのデータが含まれていることを特徴とする請
求項１記載の半導体装置。
【請求項６】前記遷移信号は、前記信号の前記遷移期
間よりも長いパルス幅を持つパルス信号であることを特
徴とする請求項３記載の半導体装置。
【請求項７】並列に接続された複数のトランジスタを
有する出力バッファと、所定の遷移期間を伴って変化し、前記出力バッファのバ
ッファサイズを決定するインピーダンス信号を生成する
バッファサイズ決定回路と、前記インピーダンス信号に対して非同期な第１の更新許
可信号を生成するプログラマブルインピーダンスコント
ロール回路と、前記第１の更新許可信号により、前記インピーダンス信
号を前記出力バッファへ転送することが許可される更新
コントローラと、前記インピーダンス信号の遷移途中に前記第１の更新許
可信号が生成される場合には、当該第１の更新許可信号
を前記更新コントローラへ転送しない更新制御回路とを
有することを特徴とする半導体装置。
【請求項８】前記更新制御回路は、前記インピーダン
ス信号の遷移途中に前記第１の更新許可信号が生成され
る場合には当該インピーダンス信号が遷移し終えた後に
当該第１の更新許可信号の代わりに第２の更新許可信号
を生成し、前記更新コントローラは、前記第２の更新許可信号によ
り前記インピーダンス信号の取り込みが許可されること
を特徴とする請求項７記載の半導体装置。
【請求項９】前記更新制御回路は、少なくとも前記インピーダンス信号が遷移している間、
遷移信号を生成する遷移検出回路と、前記遷移信号が生成されている時に前記第１の更新許可
信号が生成される場合には、当該遷移信号の生成が終了
した後に、前記第２の更新許可信号を生成する更新タイ
ミング制御回路とを具備することを特徴とする請求項８
記載の半導体装置。
【請求項１０】前記第２の更新許可信号は、前記第１
の更新許可信号と前記遷移検出回路からの前記遷移信号
により遷移終了edgeから作る信号のマルチプレクスと
し、前記更新制御回路は、当該遷移信号が生成されていない
場合は前記第１の更新許可信号をそのまま出力し、当該
遷移信号が立っている場合は遷移終了edgeから作る前記
第２の更新許可信号を出力することを特徴とする請求項
９記載の半導体装置。
【請求項１１】前記インピーダンス信号には、複数ビ
ットのデータが含まれていることを特徴とする請求項７
記載の半導体装置。
【請求項１２】前記遷移信号は、前記インピーダンス
信号の前記遷移期間よりも長いパルス幅を持つパルス信
号であることを特徴とする請求項９記載の半導体装置。