JPH1139869A - 半導体装置システム及び半導体装置 - Google Patents
半導体装置システム及び半導体装置Info
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- JPH1139869A JPH1139869A JP9196059A JP19605997A JPH1139869A JP H1139869 A JPH1139869 A JP H1139869A JP 9196059 A JP9196059 A JP 9196059A JP 19605997 A JP19605997 A JP 19605997A JP H1139869 A JPH1139869 A JP H1139869A
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- 230000003111 delayed effect Effects 0.000 claims description 10
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- 238000000034 method Methods 0.000 claims description 3
- 230000004913 activation Effects 0.000 claims 1
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- 102200091804 rs104894738 Human genes 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
Landscapes
- Dram (AREA)
- Memory System (AREA)
- Pulse Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 クロックの種類を増加させることなしにコン
トローラとメモリにおける入出力信号の取込みが良好な
タイミングで行える半導体装置システムの実現。 【解決手段】 クロックCLK に同期して動作する複数の
半導体装置で構成され、１つは他の半導体装置12-A,12-
B,12-Cの制御に関係する信号を出力する駆動側半導体装
置11として動作する半導体装置システムにおいて、クロ
ック信号線13は他の信号線と並行に配置され、クロック
は駆動側半導体装置11に向かう方向に伝達され、駆動側
半導体装置は他の半導体装置からの信号をクロックに同
期して取り込む入力回路24と、出力信号をクロックに同
期して出力する出力回路23とを備え、他の半導体装置
は、出力信号をクロックに同期して出力する出力回路44
-0,44-n と、駆動側半導体装置からの信号を取り込む入
力回路42-0,42-n と、入力回路の取込みタイミングを調
整する入力タイミング調整回路43-o,43-n とを備える。
トローラとメモリにおける入出力信号の取込みが良好な
タイミングで行える半導体装置システムの実現。 【解決手段】 クロックCLK に同期して動作する複数の
半導体装置で構成され、１つは他の半導体装置12-A,12-
B,12-Cの制御に関係する信号を出力する駆動側半導体装
置11として動作する半導体装置システムにおいて、クロ
ック信号線13は他の信号線と並行に配置され、クロック
は駆動側半導体装置11に向かう方向に伝達され、駆動側
半導体装置は他の半導体装置からの信号をクロックに同
期して取り込む入力回路24と、出力信号をクロックに同
期して出力する出力回路23とを備え、他の半導体装置
は、出力信号をクロックに同期して出力する出力回路44
-0,44-n と、駆動側半導体装置からの信号を取り込む入
力回路42-0,42-n と、入力回路の取込みタイミングを調
整する入力タイミング調整回路43-o,43-n とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、クロックに同期し
て動作する半導体装置で構成される半導体装置システム
及びそのための半導体装置に関し、特にクロックのタイ
ミングを調整して周囲温度や電源電圧の変動にかかわら
ず所定のタイミングで入力信号を取り込むようにした同
期型メモリを使用する半導体メモリシステムに関する。
て動作する半導体装置で構成される半導体装置システム
及びそのための半導体装置に関し、特にクロックのタイ
ミングを調整して周囲温度や電源電圧の変動にかかわら
ず所定のタイミングで入力信号を取り込むようにした同
期型メモリを使用する半導体メモリシステムに関する。
【０００２】
【従来の技術】半導体装置を使用したコンピュータ等の
大規模な半導体装置システムでは、システムの各部分が
クロックに同期して動作するように構成されており、デ
ータ信号やアドレス信号等の信号の入出力はクロック信
号に同期して行われる。図１は、このような半導体装置
システムの構成例を示す図である。図１に示すシステム
は、複数のメモリ１２−Ａ、１２−Ｂ、１２−Ｃへのデ
ータの入出力をコントローラ１１で制御するもので、特
にメモリへのデータの書込みのための構成を示してい
る。図１に示すように、コントローラ１１から延びるク
ロック信号線１３、クロックイネーブル、／ＣＳ、／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥなどの制御信号バス１４、アド
レス信号バス１５、及び書込みデータバス１６が並行に
配置され、メモリ１２−Ａ、１２−Ｂ、１２−Ｃはこれ
らの信号線やバスに沿って配置され、メモリ１２−Ａ、
１２−Ｂ、１２−Ｃの各端子は対応する配線に接続され
る。図では信号線やバスの上部にメモリ１２−Ａ、１２
−Ｂ、１２−Ｃが配置されるように示してあるが、実際
には各配線はメモリ１２−Ａ、１２−Ｂ、１２−Ｃの端
子間を通るように設けられている。クロック源１０から
はコントローラ１１に常時クロックが供給され、コント
ローラ１１はクロック信号線１３にクロックを印加す
る。従って、クロックはコントローラ１１から遠ざかる
方向に伝達される。メモリにデータを書き込む時には、
コントローラ１１から制御信号バス１４、アドレス信号
バス１５、及びデータバス１６にクロックに同期して信
号が出力され、各メモリはクロックを取り込んで内部ク
ロックを生成し、／ＣＳ信号で選択されたメモリは生成
した内部クロックに基づいて、制御信号バス１４、アド
レス信号バス１５、及びデータバス１６の信号を取込
み、必要な処理を行ってデータバスに出力された書込み
データを記憶する。また、メモリからデータを読み出す
時には、同様にコントローラ１１から制御信号バス１４
及びアドレス信号バス１５にクロックに同期して信号が
出力され、選択されたメモリは生成した内部クロックに
基づいて、制御信号バス１４及びアドレス信号バス１５
の信号を取込み、必要な処理を行ってデータバスに読出
データを出力する。コントローラ１１は、データバスに
出力された読出データを取り込む。図１に示すようなメ
モリ１２−Ａ、１２−Ｂ、１２−Ｃは、外部から供給さ
れるクロックに従って動作するのでシンクロナス型と呼
ばれている。シンクロナス型のＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）をＳＤＲＡＭと呼んで
おり、本発明は、主として、ＳＤＲＡＭを対象としてお
り、以下の説明ではＳＤＲＡＭを例として説明を行う。
しかし、本発明はＳＤＲＡＭに限られるものではない。
また、ＳＤＲＡＭの複数個のチップをパッケージに収容
して容量の大きな半導体装置として使用できるＤＩＭＭ
と呼ばれる装置もあり、このような装置にも適用可能で
ある。
大規模な半導体装置システムでは、システムの各部分が
クロックに同期して動作するように構成されており、デ
ータ信号やアドレス信号等の信号の入出力はクロック信
号に同期して行われる。図１は、このような半導体装置
システムの構成例を示す図である。図１に示すシステム
は、複数のメモリ１２−Ａ、１２−Ｂ、１２−Ｃへのデ
ータの入出力をコントローラ１１で制御するもので、特
にメモリへのデータの書込みのための構成を示してい
る。図１に示すように、コントローラ１１から延びるク
ロック信号線１３、クロックイネーブル、／ＣＳ、／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥなどの制御信号バス１４、アド
レス信号バス１５、及び書込みデータバス１６が並行に
配置され、メモリ１２−Ａ、１２−Ｂ、１２−Ｃはこれ
らの信号線やバスに沿って配置され、メモリ１２−Ａ、
１２−Ｂ、１２−Ｃの各端子は対応する配線に接続され
る。図では信号線やバスの上部にメモリ１２−Ａ、１２
−Ｂ、１２−Ｃが配置されるように示してあるが、実際
には各配線はメモリ１２−Ａ、１２−Ｂ、１２−Ｃの端
子間を通るように設けられている。クロック源１０から
はコントローラ１１に常時クロックが供給され、コント
ローラ１１はクロック信号線１３にクロックを印加す
る。従って、クロックはコントローラ１１から遠ざかる
方向に伝達される。メモリにデータを書き込む時には、
コントローラ１１から制御信号バス１４、アドレス信号
バス１５、及びデータバス１６にクロックに同期して信
号が出力され、各メモリはクロックを取り込んで内部ク
ロックを生成し、／ＣＳ信号で選択されたメモリは生成
した内部クロックに基づいて、制御信号バス１４、アド
レス信号バス１５、及びデータバス１６の信号を取込
み、必要な処理を行ってデータバスに出力された書込み
データを記憶する。また、メモリからデータを読み出す
時には、同様にコントローラ１１から制御信号バス１４
及びアドレス信号バス１５にクロックに同期して信号が
出力され、選択されたメモリは生成した内部クロックに
基づいて、制御信号バス１４及びアドレス信号バス１５
の信号を取込み、必要な処理を行ってデータバスに読出
データを出力する。コントローラ１１は、データバスに
出力された読出データを取り込む。図１に示すようなメ
モリ１２−Ａ、１２−Ｂ、１２−Ｃは、外部から供給さ
れるクロックに従って動作するのでシンクロナス型と呼
ばれている。シンクロナス型のＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）をＳＤＲＡＭと呼んで
おり、本発明は、主として、ＳＤＲＡＭを対象としてお
り、以下の説明ではＳＤＲＡＭを例として説明を行う。
しかし、本発明はＳＤＲＡＭに限られるものではない。
また、ＳＤＲＡＭの複数個のチップをパッケージに収容
して容量の大きな半導体装置として使用できるＤＩＭＭ
と呼ばれる装置もあり、このような装置にも適用可能で
ある。
【０００３】近年、コンピュータ・システムにおけるＣ
ＰＵのクロックの高速化、或いは、他の様々な電子回路
の処理速度の高速化に伴って、各半導体装置を結ぶイン
ターフェース部分も高速化する必要に迫られている。Ｓ
ＤＲＡＭは、このような高速化の要求に答えるための半
導体装置であり、連続したアドレスにアクセスする場合
には、非常な高速のアクセスが行える。そのため、非常
に短い周期で変化するのはデータバスの信号であり、デ
ータバスの信号を高速に取り込める必要がある。
ＰＵのクロックの高速化、或いは、他の様々な電子回路
の処理速度の高速化に伴って、各半導体装置を結ぶイン
ターフェース部分も高速化する必要に迫られている。Ｓ
ＤＲＡＭは、このような高速化の要求に答えるための半
導体装置であり、連続したアドレスにアクセスする場合
には、非常な高速のアクセスが行える。そのため、非常
に短い周期で変化するのはデータバスの信号であり、デ
ータバスの信号を高速に取り込める必要がある。
【０００４】図２は、図１のメモリシステムにおける読
出と書込動作におけるタイミングを示す図である。コン
トローラ１１は、クロックＣＬＫの立ち下がりに同期し
て制御信号バス１４及びアドレス信号バス１５に出力す
る信号を変化させ、書込データＤＱについては、クロッ
クＣＬＫの立ち上がりと立ち下がりの両方のエッジから
それぞれ１／４周期ずれたタイミングでデータバスに出
力する。このようなデータ信号以外の信号はクロックＣ
ＬＫの１周期で変化するが、データ信号はクロックＣＬ
Ｋの半周期で変化する方式が、データ転送速度を向上さ
せるために使用されるようになっており、ここでもこの
方式を例として説明する。コントローラ１１から出力さ
れるクロックとコマンド、アドレス信号及び書込データ
は平行に配置された信号線上を伝達するため、コントロ
ーラ１１から出力された時の各信号の位相関係は、メモ
リで受信する時にもそのまま維持されていると考えられ
る。従って、メモリでは受信したクロックに同期して他
の信号を取り込めば正常なタイミングで取込みが行え
る。具体的には、図２であれば、クロックＣＬＫの立ち
上がりと立ち下がりの両方のエッジからそれぞれ１／４
周期ずれたタイミングでデータバスの信号を取り込む。
出と書込動作におけるタイミングを示す図である。コン
トローラ１１は、クロックＣＬＫの立ち下がりに同期し
て制御信号バス１４及びアドレス信号バス１５に出力す
る信号を変化させ、書込データＤＱについては、クロッ
クＣＬＫの立ち上がりと立ち下がりの両方のエッジから
それぞれ１／４周期ずれたタイミングでデータバスに出
力する。このようなデータ信号以外の信号はクロックＣ
ＬＫの１周期で変化するが、データ信号はクロックＣＬ
Ｋの半周期で変化する方式が、データ転送速度を向上さ
せるために使用されるようになっており、ここでもこの
方式を例として説明する。コントローラ１１から出力さ
れるクロックとコマンド、アドレス信号及び書込データ
は平行に配置された信号線上を伝達するため、コントロ
ーラ１１から出力された時の各信号の位相関係は、メモ
リで受信する時にもそのまま維持されていると考えられ
る。従って、メモリでは受信したクロックに同期して他
の信号を取り込めば正常なタイミングで取込みが行え
る。具体的には、図２であれば、クロックＣＬＫの立ち
上がりと立ち下がりの両方のエッジからそれぞれ１／４
周期ずれたタイミングでデータバスの信号を取り込む。
【０００５】メモリに記憶されたデータを読み出す時に
は、メモリは上記のようにして取り込んだコマンドとア
ドレス信号に基づいて内部から読み出したデータを、ク
ロックＣＬＫの立ち上がりと立ち下がりの両方のエッジ
に同期して出力する。しかし、この読出データとクロッ
クＣＬＫの伝達方向は逆であり、コントローラ１１に到
達した読出データとクロックＣＬＫの間にはずれが生じ
る。しかも、いずれのメモリからの読出データであるか
により、ずれの大きさが異なる。一般的には、メモリと
コントローラの間を伝達する時間の２倍のずれが生じ
る。いずれにしろコントローラ１１は、バス上の読出デ
ータをクロックＣＬＫに同期して取り込むが、取込みの
タイミングにずれが生じる。
は、メモリは上記のようにして取り込んだコマンドとア
ドレス信号に基づいて内部から読み出したデータを、ク
ロックＣＬＫの立ち上がりと立ち下がりの両方のエッジ
に同期して出力する。しかし、この読出データとクロッ
クＣＬＫの伝達方向は逆であり、コントローラ１１に到
達した読出データとクロックＣＬＫの間にはずれが生じ
る。しかも、いずれのメモリからの読出データであるか
により、ずれの大きさが異なる。一般的には、メモリと
コントローラの間を伝達する時間の２倍のずれが生じ
る。いずれにしろコントローラ１１は、バス上の読出デ
ータをクロックＣＬＫに同期して取り込むが、取込みの
タイミングにずれが生じる。
【０００６】なお、図２では、コントローラ１１は、ク
ロックＣＬＫの立ち上がりと立ち下がりの両方のエッジ
から１／４周期ずれたタイミングで書込データを変化さ
せるとしたが、他の位相で行うことも可能であり、本発
明はこれに限られるものではない。半導体装置が入力信
号を取り込む場合、取り込むタイミングの前後で入力信
号が確定している必要のある期間が定められている。取
り込むタイミングの前に入力信号が確定している必要の
ある期間をセットアップ時間と呼び、取り込むタイミン
グの後で入力信号が確定している必要のある期間をホー
ルド時間と呼んでいる。データの転送速度が遅く、デー
タの変化周期が長い場合には、上記のようなずれがあっ
てもセットアップ時間とホールド時間を十分な長さにで
きるため、あまり問題にならなかった。例えば、信号が
１ｎｓで約３０ｃｍ進むとすると、コントローラとメモ
リの間の信号線が３０ｃｍの長さであるとすると、約２
ｎｓのスキュー（ずれ）を生じる。クロックが５０ＭＨ
ｚで、クロックの１周期でデータが変化したとすると、
データの変化周期は２０ｎｓであり、２ｎｓ程度のずれ
であれば正常に取り込むことができる。しかし、データ
の変化周期が更に短くなると、このようなずれが無視で
きなくなる。図２に示すように、コマンド信号やアドレ
ス信号はクロックの周期で変化するが、データはクロッ
クの半周期で変化する場合には、データの変化周期が他
の信号の変化周期の半分であり、特に問題になる。
ロックＣＬＫの立ち上がりと立ち下がりの両方のエッジ
から１／４周期ずれたタイミングで書込データを変化さ
せるとしたが、他の位相で行うことも可能であり、本発
明はこれに限られるものではない。半導体装置が入力信
号を取り込む場合、取り込むタイミングの前後で入力信
号が確定している必要のある期間が定められている。取
り込むタイミングの前に入力信号が確定している必要の
ある期間をセットアップ時間と呼び、取り込むタイミン
グの後で入力信号が確定している必要のある期間をホー
ルド時間と呼んでいる。データの転送速度が遅く、デー
タの変化周期が長い場合には、上記のようなずれがあっ
てもセットアップ時間とホールド時間を十分な長さにで
きるため、あまり問題にならなかった。例えば、信号が
１ｎｓで約３０ｃｍ進むとすると、コントローラとメモ
リの間の信号線が３０ｃｍの長さであるとすると、約２
ｎｓのスキュー（ずれ）を生じる。クロックが５０ＭＨ
ｚで、クロックの１周期でデータが変化したとすると、
データの変化周期は２０ｎｓであり、２ｎｓ程度のずれ
であれば正常に取り込むことができる。しかし、データ
の変化周期が更に短くなると、このようなずれが無視で
きなくなる。図２に示すように、コマンド信号やアドレ
ス信号はクロックの周期で変化するが、データはクロッ
クの半周期で変化する場合には、データの変化周期が他
の信号の変化周期の半分であり、特に問題になる。
【０００７】そこで、本出願人は、特願平８−２１３８
８２号で、図３に示すような構成の半導体装置システム
を開示している。図示のように、このシステムは、クロ
ック源１０をコントローラ１１から遠い側に配置し、ク
ロック信号線１７上のクロックの伝達方向を、読出デー
タのコントローラ１１への伝達方向と同じにするもので
ある。これにより、コントローラ１１で読出データがず
れるという問題は解決できる。しかし、図３の構成で
は、逆にコントローラ１１から出力される書込データが
各メモリでクロックＣＬＫとずれるという問題が生じ
る。そこで、本出願人は、特願平８−２１３８８２号
で、更に図４に示すような構成の半導体装置システムを
開示している。図４のシステムは、図３と同様に、クロ
ック源１０をコントローラ１１から遠い側に配置し、読
出用クロック信号線１７上のクロックの伝達方向を、読
出データのコントローラ１１への伝達方向と同じにして
読出データのコントローラ１１への到達のずれをなくす
と共に、別に書込クロックをコントローラ１１から遠ざ
かる方向に伝達する書込用クロック信号線１３を設け、
コントローラ１１は受信した読出ＣＬＫから書込ＣＬＫ
を発生させて書込用クロック信号線１３に印加する。こ
れにより、メモリからコントローラ１１に到達する読出
データは読出用クロックと同期し、コントローラからメ
モリに到達する書込データや他の信号は書込用クロック
と同期する。従って、コントローラ１１では読出用クロ
ックに同期して読出データを取込み、メモリでは書込用
クロックに同期して書込データを取り込めばずれを小さ
くでき、高速のデータ転送が可能になる。
８２号で、図３に示すような構成の半導体装置システム
を開示している。図示のように、このシステムは、クロ
ック源１０をコントローラ１１から遠い側に配置し、ク
ロック信号線１７上のクロックの伝達方向を、読出デー
タのコントローラ１１への伝達方向と同じにするもので
ある。これにより、コントローラ１１で読出データがず
れるという問題は解決できる。しかし、図３の構成で
は、逆にコントローラ１１から出力される書込データが
各メモリでクロックＣＬＫとずれるという問題が生じ
る。そこで、本出願人は、特願平８−２１３８８２号
で、更に図４に示すような構成の半導体装置システムを
開示している。図４のシステムは、図３と同様に、クロ
ック源１０をコントローラ１１から遠い側に配置し、読
出用クロック信号線１７上のクロックの伝達方向を、読
出データのコントローラ１１への伝達方向と同じにして
読出データのコントローラ１１への到達のずれをなくす
と共に、別に書込クロックをコントローラ１１から遠ざ
かる方向に伝達する書込用クロック信号線１３を設け、
コントローラ１１は受信した読出ＣＬＫから書込ＣＬＫ
を発生させて書込用クロック信号線１３に印加する。こ
れにより、メモリからコントローラ１１に到達する読出
データは読出用クロックと同期し、コントローラからメ
モリに到達する書込データや他の信号は書込用クロック
と同期する。従って、コントローラ１１では読出用クロ
ックに同期して読出データを取込み、メモリでは書込用
クロックに同期して書込データを取り込めばずれを小さ
くでき、高速のデータ転送が可能になる。
【０００８】
【発明が解決しようとする課題】図４のシステムであれ
ば、コントローラ１１における読出データの取込み及び
メモリにおける書込データの取込みはそれぞれ良好なタ
イミングで行えるが、クロック信号線を書込用と読出用
の２本設ける必要があり、コントローラを構成するチッ
プセット及びメモリの端子が増加すると共に、配線のス
ペースが大きくなるという問題がある。
ば、コントローラ１１における読出データの取込み及び
メモリにおける書込データの取込みはそれぞれ良好なタ
イミングで行えるが、クロック信号線を書込用と読出用
の２本設ける必要があり、コントローラを構成するチッ
プセット及びメモリの端子が増加すると共に、配線のス
ペースが大きくなるという問題がある。
【０００９】本発明は、このような問題を解決するため
のもので、コントローラにおける読出データの取込み及
びメモリにおける書込データの取込みはそれぞれ良好な
タイミングで行える半導体装置システムを、クロックの
種類を増加させることなしに実現することを目的とす
る。
のもので、コントローラにおける読出データの取込み及
びメモリにおける書込データの取込みはそれぞれ良好な
タイミングで行える半導体装置システムを、クロックの
種類を増加させることなしに実現することを目的とす
る。
【００１０】
【課題を解決するための手段】上記目的を実現するた
め、本発明の半導体装置システムは、クロック源を図３
に示したのと同様に、コントローラ（駆動側半導体装
置）から遠い側に配置して、メモリ（受信側半導体装
置）からの読出データがコントローラに到達した時にス
キューが生じないようにして上で、コントローラからの
書込データをメモリが取り込むタイミングについては各
メモリに入力タイミング調整回路を設けて調整すること
で、メモリが最適なタイミングで書込データを取り込め
るようにする。
め、本発明の半導体装置システムは、クロック源を図３
に示したのと同様に、コントローラ（駆動側半導体装
置）から遠い側に配置して、メモリ（受信側半導体装
置）からの読出データがコントローラに到達した時にス
キューが生じないようにして上で、コントローラからの
書込データをメモリが取り込むタイミングについては各
メモリに入力タイミング調整回路を設けて調整すること
で、メモリが最適なタイミングで書込データを取り込め
るようにする。
【００１１】すなわち、本発明の半導体装置システム
は、クロックに同期して動作する複数の半導体装置で構
成され、複数の半導体装置の１つは他の半導体装置（受
信側半導体装置）に制御に関係する信号を出力する駆動
側半導体装置として動作する半導体装置システムにおい
て、クロックを各半導体装置に伝達するクロック信号線
は他の信号線と並行に配置され、クロックはクロック信
号線上を駆動側半導体装置に向かう方向に伝達され、駆
動側半導体装置は、駆動側半導体装置を除く他の半導体
装置からの信号をクロックに同期して取り込む入力回路
と、出力信号をクロックに同期して出力する出力回路と
を備え、駆動側半導体装置を除く他の半導体装置は、出
力信号をクロックに同期して出力する出力回路と、駆動
側半導体装置からの信号を取り込む入力回路と、入力回
路の取込みタイミングを調整する入力タイミング調整回
路とを備えることを特徴とする。
は、クロックに同期して動作する複数の半導体装置で構
成され、複数の半導体装置の１つは他の半導体装置（受
信側半導体装置）に制御に関係する信号を出力する駆動
側半導体装置として動作する半導体装置システムにおい
て、クロックを各半導体装置に伝達するクロック信号線
は他の信号線と並行に配置され、クロックはクロック信
号線上を駆動側半導体装置に向かう方向に伝達され、駆
動側半導体装置は、駆動側半導体装置を除く他の半導体
装置からの信号をクロックに同期して取り込む入力回路
と、出力信号をクロックに同期して出力する出力回路と
を備え、駆動側半導体装置を除く他の半導体装置は、出
力信号をクロックに同期して出力する出力回路と、駆動
側半導体装置からの信号を取り込む入力回路と、入力回
路の取込みタイミングを調整する入力タイミング調整回
路とを備えることを特徴とする。
【００１２】本出願人は、特願平８−２７００９０号
で、クロックと入力信号の間にスキューがある場合に
も、最適なタイミングで入力信号が取り込めるようにす
るために、入力回路の取込みタイミングを調整する入力
タイミング調整回路を設ける構成を開示している。本発
明では、この入力タイミング調整回路をメモリ（受信側
半導体装置）に設け、メモリがコントローラからの書込
データを取り込む時のタイミングが最適になるように調
整できるようにする。これにより、コントローラにおけ
る読出データの取込みとメモリにおける書込データの取
込みの両方が最適なタイミングで行えるようになる。
で、クロックと入力信号の間にスキューがある場合に
も、最適なタイミングで入力信号が取り込めるようにす
るために、入力回路の取込みタイミングを調整する入力
タイミング調整回路を設ける構成を開示している。本発
明では、この入力タイミング調整回路をメモリ（受信側
半導体装置）に設け、メモリがコントローラからの書込
データを取り込む時のタイミングが最適になるように調
整できるようにする。これにより、コントローラにおけ
る読出データの取込みとメモリにおける書込データの取
込みの両方が最適なタイミングで行えるようになる。
【００１３】入力タイミング調整回路は、例えば、特願
平８−２７００９０号に開示されているように、受信し
たクロックに基づいて発生された内部クロックを遅延さ
せて入力タイミングクロックとして出力し、遅延量が選
択可能なディレイ回路と、入力タイミングクロックと入
力信号の位相を判定する位相比較回路と、位相比較回路
の判定結果に基づいて、入力タイミングクロックが入力
信号に対して所定の位相になるようにディレイ回路の遅
延量を変化させるディレイ制御回路とを備える。
平８−２７００９０号に開示されているように、受信し
たクロックに基づいて発生された内部クロックを遅延さ
せて入力タイミングクロックとして出力し、遅延量が選
択可能なディレイ回路と、入力タイミングクロックと入
力信号の位相を判定する位相比較回路と、位相比較回路
の判定結果に基づいて、入力タイミングクロックが入力
信号に対して所定の位相になるようにディレイ回路の遅
延量を変化させるディレイ制御回路とを備える。
【００１４】また、入力タイミング調整回路でのタイミ
ング調整が終了するまでは正常な書込データの取込みが
行えないため、半導体装置システムの起動後の所定期間
を、入力タイミング調整回路を調整するための受信タイ
ミング調整モードとし、それ以後通常動作モードに入る
ようにすることが必要である。通常動作モードでの動作
に伴って最適なタイミングが変化する可能性があるの
で、通常動作モードに入った後でも、入力タイミング調
整回路の調整を行うことが望ましい。
ング調整が終了するまでは正常な書込データの取込みが
行えないため、半導体装置システムの起動後の所定期間
を、入力タイミング調整回路を調整するための受信タイ
ミング調整モードとし、それ以後通常動作モードに入る
ようにすることが必要である。通常動作モードでの動作
に伴って最適なタイミングが変化する可能性があるの
で、通常動作モードに入った後でも、入力タイミング調
整回路の調整を行うことが望ましい。
【００１５】また、入力信号が高速で変化する場合、信
号パターンによって変化の様子が異なる。そこで、入力
タイミング調整回路での調整は、同じ入力信号のパター
ンに対して行うことが望ましい。そこで、入力タイミン
グ調整回路は、入力信号が所定のパターンであることを
判定するパターン判定回路を備え、入力信号が所定のパ
ターンである時に入力回路の取込みタイミングを調整す
る。上記のように、受信タイミング調整モードを設ける
時には、調整が短時間に終了するように、コントローラ
（駆動側半導体装置）は、受信タイミング調整モード時
には、この所定のパターン信号を連続して出力する。
号パターンによって変化の様子が異なる。そこで、入力
タイミング調整回路での調整は、同じ入力信号のパター
ンに対して行うことが望ましい。そこで、入力タイミン
グ調整回路は、入力信号が所定のパターンであることを
判定するパターン判定回路を備え、入力信号が所定のパ
ターンである時に入力回路の取込みタイミングを調整す
る。上記のように、受信タイミング調整モードを設ける
時には、調整が短時間に終了するように、コントローラ
（駆動側半導体装置）は、受信タイミング調整モード時
には、この所定のパターン信号を連続して出力する。
【００１６】図１などに示したように、半導体装置シス
テムでは、多数のメモリを１つのコントローラに接続し
て使用する。多数のメモリのうちのいずれのメモリがア
クセスされるのかを指示するため、アドレス信号をデコ
ードしてチップ選択信号を発生させ、それをアクセスす
るメモリのチップ選択（／ＣＳ）端子に印加している。
チップ選択信号が入力されたメモリは、印加された制御
信号やアドレス信号を取込み、書き込みの場合には更に
書込データを取り込んで書き込み処理を行い、読み出し
の場合にはそれに応じた処理を行って読出データを出力
するが、チップ選択信号が入力されないメモリは何の処
理も行わない。メモリに上記のような入力タイミング調
整回路を設ける場合、従来はチップ選択信号が入力され
ない時には、入力タイミング調整回路における調整を行
っていなかった。そのため、受信タイミング調整モード
時には、各メモリを順に選択してそれぞれの入力タイミ
ングを順に調整していたが、これでは調整に要する時間
が長くなるという問題が生じる。また、通常動作モード
時に、そのメモリが長時間アクセスされない時には、入
力タイミングがずれる恐れがある。そこで、本発明で
は、選択信号が入力されない時も、入力タイミング調整
回路と入力タイミング調整回路での処理を行うのに必要
な回路は動作させる。しかし、入力された信号は前記内
部回路へ伝達しないようにする。
テムでは、多数のメモリを１つのコントローラに接続し
て使用する。多数のメモリのうちのいずれのメモリがア
クセスされるのかを指示するため、アドレス信号をデコ
ードしてチップ選択信号を発生させ、それをアクセスす
るメモリのチップ選択（／ＣＳ）端子に印加している。
チップ選択信号が入力されたメモリは、印加された制御
信号やアドレス信号を取込み、書き込みの場合には更に
書込データを取り込んで書き込み処理を行い、読み出し
の場合にはそれに応じた処理を行って読出データを出力
するが、チップ選択信号が入力されないメモリは何の処
理も行わない。メモリに上記のような入力タイミング調
整回路を設ける場合、従来はチップ選択信号が入力され
ない時には、入力タイミング調整回路における調整を行
っていなかった。そのため、受信タイミング調整モード
時には、各メモリを順に選択してそれぞれの入力タイミ
ングを順に調整していたが、これでは調整に要する時間
が長くなるという問題が生じる。また、通常動作モード
時に、そのメモリが長時間アクセスされない時には、入
力タイミングがずれる恐れがある。そこで、本発明で
は、選択信号が入力されない時も、入力タイミング調整
回路と入力タイミング調整回路での処理を行うのに必要
な回路は動作させる。しかし、入力された信号は前記内
部回路へ伝達しないようにする。
【００１７】上記の半導体システムを構成するメモリ
（受信側半導体装置）は、クロックを受信するクロック
入力回路と、出力信号をクロックに同期して出力する出
力回路と、入力信号を取り込む入力回路と、入力回路の
取込みタイミングを調整する入力タイミング調整回路と
を備える必要がある。本出願人は、前述の特願平８−２
７００９０号で、各入力信号毎に入力タイミング調整回
路を設け、入力信号間にスキューがある場合もそれぞれ
最適なタイミングで入力信号が取り込める構成を開示し
ている。本発明でも、各入力信号毎に入力タイミング調
整回路を設ける構成が適用可能である。ここで、受信タ
イミング調整モードを設け、調整終了後通常動作モード
に入る構成の場合、受信タイミング調整モードではすべ
ての入力タイミング調整回路を調整する必要があるが、
調整終了後もそのまま入力タイミング調整回路を動作さ
せると、消費電力が大きくなるという問題がある。入力
信号間にスキューがある場合も、受信タイミング調整モ
ードで一旦入力タイミングが調整された後の変化は、同
じように変化すると考えられる。そこで、入力信号毎に
入力タイミング調整回路を設ける場合、そのうちの一部
には、ディレイ制御回路に供給する判定結果を、同じ入
力タイミング調整回路の位相比較回路の出力する判定結
果と、他の入力タイミング調整回路の位相比較回路の出
力する判定結果との間で選択するスイッチを設け、受信
タイミング調整モード時には、同じ入力タイミング調整
回路の位相比較回路の出力する判定結果が、受信タイミ
ング調整モード時以外の時には、他の入力タイミング調
整回路の位相比較回路の出力する判定結果がディレイ制
御回路に供給されるようにスイッチを切り換えるように
する。これにより、通常動作モード時には一部の位相比
較回路は停止させることができ、消費電力を低減でき
る。
（受信側半導体装置）は、クロックを受信するクロック
入力回路と、出力信号をクロックに同期して出力する出
力回路と、入力信号を取り込む入力回路と、入力回路の
取込みタイミングを調整する入力タイミング調整回路と
を備える必要がある。本出願人は、前述の特願平８−２
７００９０号で、各入力信号毎に入力タイミング調整回
路を設け、入力信号間にスキューがある場合もそれぞれ
最適なタイミングで入力信号が取り込める構成を開示し
ている。本発明でも、各入力信号毎に入力タイミング調
整回路を設ける構成が適用可能である。ここで、受信タ
イミング調整モードを設け、調整終了後通常動作モード
に入る構成の場合、受信タイミング調整モードではすべ
ての入力タイミング調整回路を調整する必要があるが、
調整終了後もそのまま入力タイミング調整回路を動作さ
せると、消費電力が大きくなるという問題がある。入力
信号間にスキューがある場合も、受信タイミング調整モ
ードで一旦入力タイミングが調整された後の変化は、同
じように変化すると考えられる。そこで、入力信号毎に
入力タイミング調整回路を設ける場合、そのうちの一部
には、ディレイ制御回路に供給する判定結果を、同じ入
力タイミング調整回路の位相比較回路の出力する判定結
果と、他の入力タイミング調整回路の位相比較回路の出
力する判定結果との間で選択するスイッチを設け、受信
タイミング調整モード時には、同じ入力タイミング調整
回路の位相比較回路の出力する判定結果が、受信タイミ
ング調整モード時以外の時には、他の入力タイミング調
整回路の位相比較回路の出力する判定結果がディレイ制
御回路に供給されるようにスイッチを切り換えるように
する。これにより、通常動作モード時には一部の位相比
較回路は停止させることができ、消費電力を低減でき
る。
【００１８】
【発明の実施の形態】図５は、本発明の実施例の半導体
装置システムの全体構成を示す図である。図３と同様
に、クロック源１０をコントローラ１１から遠い側に配
置し、クロック信号線１７上のクロックの伝達方向を、
メモリ１２−Ａ、１２−Ｂ、１２−Ｃからの読出データ
のコントローラ１１への伝達方向と同じにするものであ
る。従って、各メモリがクロックＣＬＫに同期して読出
データを出力すれば、コントローラ１１で読出データが
ずれるという問題は解決できる。本実施例では、更に、
各メモリ１２−Ａ、１２−Ｂ、１２−Ｃが、入力タイミ
ング調整回路を有する点が、図３の構成とは異なる。
装置システムの全体構成を示す図である。図３と同様
に、クロック源１０をコントローラ１１から遠い側に配
置し、クロック信号線１７上のクロックの伝達方向を、
メモリ１２−Ａ、１２−Ｂ、１２−Ｃからの読出データ
のコントローラ１１への伝達方向と同じにするものであ
る。従って、各メモリがクロックＣＬＫに同期して読出
データを出力すれば、コントローラ１１で読出データが
ずれるという問題は解決できる。本実施例では、更に、
各メモリ１２−Ａ、１２−Ｂ、１２−Ｃが、入力タイミ
ング調整回路を有する点が、図３の構成とは異なる。
【００１９】まず、コントローラ１１の構成を説明す
る。図６は、本実施例のコントローラ１１の構成を示す
図であり、通常はメモリシステム構築用のチップセット
で実現される。図６に示すように、コントローラ１１
は、内部回路２１と、クロック信号線１３から入力され
るクロックＣＬＫを受信し、コントローラ内部で使用す
る内部クロックを発生させるクロック入力／内部クロッ
ク発生回路２２と、各メモリに書き込む書込データをデ
ータ信号線１６に出力するデータ出力回路２３と、各メ
モリからデータ信号線１６に出力された読出データを取
り込むデータ入力回路２４と、入力タイミング調整モー
ド時に所定のダミーデータパターンを発生するダミーパ
ターン発生回路２５と、調整モード時にはダミーパター
ン発生回路２５の出力する所定のダミーデータパターン
がデータ出力回路２３から出力され、通常動作モード時
には内部回路２１が出力する書込データがデータ出力回
路２３から出力されるように切り換える出力切換回路２
６とを有する。他に、コマンド信号やアドレス信号を出
力する出力回路も設けられているが、データ信号を除く
他の信号については入力タイミング調整を行わないた
め、ここでは省略してある。なお、データ出力回路２３
とデータ入力回路２４の回路自体は、従来と同様のもの
が使用される。
る。図６は、本実施例のコントローラ１１の構成を示す
図であり、通常はメモリシステム構築用のチップセット
で実現される。図６に示すように、コントローラ１１
は、内部回路２１と、クロック信号線１３から入力され
るクロックＣＬＫを受信し、コントローラ内部で使用す
る内部クロックを発生させるクロック入力／内部クロッ
ク発生回路２２と、各メモリに書き込む書込データをデ
ータ信号線１６に出力するデータ出力回路２３と、各メ
モリからデータ信号線１６に出力された読出データを取
り込むデータ入力回路２４と、入力タイミング調整モー
ド時に所定のダミーデータパターンを発生するダミーパ
ターン発生回路２５と、調整モード時にはダミーパター
ン発生回路２５の出力する所定のダミーデータパターン
がデータ出力回路２３から出力され、通常動作モード時
には内部回路２１が出力する書込データがデータ出力回
路２３から出力されるように切り換える出力切換回路２
６とを有する。他に、コマンド信号やアドレス信号を出
力する出力回路も設けられているが、データ信号を除く
他の信号については入力タイミング調整を行わないた
め、ここでは省略してある。なお、データ出力回路２３
とデータ入力回路２４の回路自体は、従来と同様のもの
が使用される。
【００２０】図７はクロック入力／内部クロック発生回
路２２の構成を示す図である。クロック入力／内部クロ
ック発生回路２２は、入力されるクロックＣＬＫから正
確に１／４周期ずつずれたクロックφ／４、φ／２、３
φ／４、及びφを発生させる回路である。入力されるク
ロックＣＬＫと発生されるクロックφは同じ位相の信号
である。クロック入力／内部クロック発生回路２２は、
カレントミラー回路３１と、バッファ３２と、ディレイ
回路−Ａ３３と、バッファ３４の組が、前段の出力が後
段の入力になるようにして４段直列に接続されており
（各段に順にＡ、Ｂ、Ｃ、Ｄを付して表している。）、
各段の構成要素はすべて同一の構成を有する。各ディレ
イ回路は、ディレイ制御回路３８により同じ制御値が印
加されるので、遅延量は同時に変化され、各ディレイ回
路の遅延量は同一である。また、最終段のバッファ３４
Ｄの出力は、カレントミラー回路３５とバッファ３６を
介して位相比較回路３７に入力されるが、このカレント
ミラー回路３５とバッファ３６も、各段のカレントミラ
ー回路３１とバッファ３２と同一の構成である。位相比
較回路３７は、最初の段のバッファ３２Ａの出力とバッ
ファ３６の出力の位相を比較する。ディレイ制御回路１
０８はその比較結果に基づいて、これらの位相が一致す
るように、ディレイ回路の遅延量を変化させる。従っ
て、これらの位相が一致した時には、各段の出力は１サ
イクルを正確に１／４ずつシフトした信号であり、正確
に１／４周期ずつずれたクロックφ／４、φ／２、３φ
／４、及びφが得られる。本実施例では、データ信号の
変化周期はクロックの半周期であり、データ入力回路２
４とデータ出力回路２３ではデータ信号をクロックの立
ち上がり及び立ち下がりエッジの１／４周期ずらしたタ
イミングで取り込み及び変化させるため、１／４周期ず
れた信号を発生させるが、他のタイミングの場合には、
それに応じてクロック入力／内部クロック発生回路２２
の段数を設定する必要がある。
路２２の構成を示す図である。クロック入力／内部クロ
ック発生回路２２は、入力されるクロックＣＬＫから正
確に１／４周期ずつずれたクロックφ／４、φ／２、３
φ／４、及びφを発生させる回路である。入力されるク
ロックＣＬＫと発生されるクロックφは同じ位相の信号
である。クロック入力／内部クロック発生回路２２は、
カレントミラー回路３１と、バッファ３２と、ディレイ
回路−Ａ３３と、バッファ３４の組が、前段の出力が後
段の入力になるようにして４段直列に接続されており
（各段に順にＡ、Ｂ、Ｃ、Ｄを付して表している。）、
各段の構成要素はすべて同一の構成を有する。各ディレ
イ回路は、ディレイ制御回路３８により同じ制御値が印
加されるので、遅延量は同時に変化され、各ディレイ回
路の遅延量は同一である。また、最終段のバッファ３４
Ｄの出力は、カレントミラー回路３５とバッファ３６を
介して位相比較回路３７に入力されるが、このカレント
ミラー回路３５とバッファ３６も、各段のカレントミラ
ー回路３１とバッファ３２と同一の構成である。位相比
較回路３７は、最初の段のバッファ３２Ａの出力とバッ
ファ３６の出力の位相を比較する。ディレイ制御回路１
０８はその比較結果に基づいて、これらの位相が一致す
るように、ディレイ回路の遅延量を変化させる。従っ
て、これらの位相が一致した時には、各段の出力は１サ
イクルを正確に１／４ずつシフトした信号であり、正確
に１／４周期ずつずれたクロックφ／４、φ／２、３φ
／４、及びφが得られる。本実施例では、データ信号の
変化周期はクロックの半周期であり、データ入力回路２
４とデータ出力回路２３ではデータ信号をクロックの立
ち上がり及び立ち下がりエッジの１／４周期ずらしたタ
イミングで取り込み及び変化させるため、１／４周期ず
れた信号を発生させるが、他のタイミングの場合には、
それに応じてクロック入力／内部クロック発生回路２２
の段数を設定する必要がある。
【００２１】次に各メモリの構成について説明する。図
８は、実施例におけるメモリの信号入出力部分の構成を
示す図である。図示のように、受信したクロックＣＬＫ
から正確に１／４周期ずつずれたクロックφ／４、φ／
２、３φ／４、及びφを発生させるクロック入力／内部
クロック発生回路４１と、データ入力回路４２−０から
４２−ｎと、入力タイミング調整回路４３−０から４３
−ｎと、データ出力回路４４−０から４４−ｎと、内部
回路４６と、／ＣＳ入力回路４７とが設けられている。
実際には、他のコマンド信号やアドレス信号の入力回路
が設けられているが、ここでは省略してある。クロック
入力／内部クロック発生回路４１は、図７に示したのと
同じ回路が使用できる。データ入力回路４２−０から４
２−ｎと、入力タイミング調整回路４３−０から４３−
ｎは対をなし、各入力タイミング調整回路により対応す
るデータ入力回路のデータ信号の入力タイミングが独立
に調整されるようになっている。各データ出力回路４４
−０から４４−ｎは、クロック入力／内部クロック発生
回路４１から供給される正確に１／４周期ずつずれたク
ロックφ／２とφに同期してデータ信号を出力する。従
って、各データ出力回路４４−０から４４−ｎの出力タ
イミングは同一である。
８は、実施例におけるメモリの信号入出力部分の構成を
示す図である。図示のように、受信したクロックＣＬＫ
から正確に１／４周期ずつずれたクロックφ／４、φ／
２、３φ／４、及びφを発生させるクロック入力／内部
クロック発生回路４１と、データ入力回路４２−０から
４２−ｎと、入力タイミング調整回路４３−０から４３
−ｎと、データ出力回路４４−０から４４−ｎと、内部
回路４６と、／ＣＳ入力回路４７とが設けられている。
実際には、他のコマンド信号やアドレス信号の入力回路
が設けられているが、ここでは省略してある。クロック
入力／内部クロック発生回路４１は、図７に示したのと
同じ回路が使用できる。データ入力回路４２−０から４
２−ｎと、入力タイミング調整回路４３−０から４３−
ｎは対をなし、各入力タイミング調整回路により対応す
るデータ入力回路のデータ信号の入力タイミングが独立
に調整されるようになっている。各データ出力回路４４
−０から４４−ｎは、クロック入力／内部クロック発生
回路４１から供給される正確に１／４周期ずつずれたク
ロックφ／２とφに同期してデータ信号を出力する。従
って、各データ出力回路４４−０から４４−ｎの出力タ
イミングは同一である。
【００２２】／ＣＳ入力回路４７は、チップ選択信号／
ＣＳを取込む。チップ選択信号／ＣＳにより選択された
場合には、コマンド信号やアドレス信号の入力回路がこ
れらの信号を取り込んで内部回路を動作させると共に、
書込時にはデータ入力回路４２−０から４２−ｎで取り
込んだ書込データを内部回路４６に入力させ、読出時に
は内部回路４６で生成した読出データをデータ出力回路
４４−０から４４−ｎを介して出力する。チップ選択信
号／ＣＳが非選択の場合には、コマンド信号やアドレス
信号の入力回路がこれらの信号を取り込まないようにす
るか、取り込んでも内部回路に出力しないようにする。
これにより内部回路は変化しない。また、データ出力回
路４４−０から４４−ｎの出力をハイ・インピーダンス
状態にする。以上は従来と同様である。しかし、クロッ
ク入力／内部クロック発生回路４１と、データ入力回路
４２−０から４２−ｎと、入力タイミング調整回路４３
−０から４３−ｎは、たとえチップ選択信号／ＣＳが非
選択であってもそれらの信号端子にはコントローラ１１
から信号が印加させているので、それらの信号に基づい
て通常の動作を行う点が従来とは異なる。
ＣＳを取込む。チップ選択信号／ＣＳにより選択された
場合には、コマンド信号やアドレス信号の入力回路がこ
れらの信号を取り込んで内部回路を動作させると共に、
書込時にはデータ入力回路４２−０から４２−ｎで取り
込んだ書込データを内部回路４６に入力させ、読出時に
は内部回路４６で生成した読出データをデータ出力回路
４４−０から４４−ｎを介して出力する。チップ選択信
号／ＣＳが非選択の場合には、コマンド信号やアドレス
信号の入力回路がこれらの信号を取り込まないようにす
るか、取り込んでも内部回路に出力しないようにする。
これにより内部回路は変化しない。また、データ出力回
路４４−０から４４−ｎの出力をハイ・インピーダンス
状態にする。以上は従来と同様である。しかし、クロッ
ク入力／内部クロック発生回路４１と、データ入力回路
４２−０から４２−ｎと、入力タイミング調整回路４３
−０から４３−ｎは、たとえチップ選択信号／ＣＳが非
選択であってもそれらの信号端子にはコントローラ１１
から信号が印加させているので、それらの信号に基づい
て通常の動作を行う点が従来とは異なる。
【００２３】図９は、データ入力回路と入力タイミング
調整回路の組の構成を示す図である。図９において、カ
レントミラー回路５６と、バッファ５７と、「Ｈ」ラッ
チ５８と、「Ｌ」ラッチ５９がデータ入力回路に相当
し、残りの部分が入力タイミング調整回路に相当する。
これらの回路については従来と同様の構成を有するの
で、ここでは説明を省略する。なお、「Ｈ」ラッチ５８
と「Ｌ」ラッチ５９は、ディレイ回路−Ｐ５１とディレ
イ回路−Ｑ５２の出力する遅延されたクロックＤφ／４
とＤ３φ／４に同期して入力データを取り込む。
調整回路の組の構成を示す図である。図９において、カ
レントミラー回路５６と、バッファ５７と、「Ｈ」ラッ
チ５８と、「Ｌ」ラッチ５９がデータ入力回路に相当
し、残りの部分が入力タイミング調整回路に相当する。
これらの回路については従来と同様の構成を有するの
で、ここでは説明を省略する。なお、「Ｈ」ラッチ５８
と「Ｌ」ラッチ５９は、ディレイ回路−Ｐ５１とディレ
イ回路−Ｑ５２の出力する遅延されたクロックＤφ／４
とＤ３φ／４に同期して入力データを取り込む。
【００２４】まず、入力タイミング調整回路での処理内
容を説明する。入力タイミング調整回路は、クロック入
力／内部クロック発生回路４１から供給されるクロック
φとデータ信号の立ち上がりエッジの位相を比較し、そ
の比較結果に基づいて、クロックφとデータ信号の立ち
上がりエッジが一致するようにクロックφを遅延させ
る。この時、クロックφ／４及び３φ／４も同一の遅延
量遅延させる。従って、クロックＤφとデータ信号の立
ち上がりエッジが一致した状態では、遅延されたクロッ
クＤφ／４及びＤ３φ／４の立ち上がりエッジはデータ
信号が安定した状態の中間に位置することになり、信号
の取込みには最適なタイミングといえる。クロックφの
立ち上がりエッジがデータ信号の立ち上がりエッジに対
して進んでいるか遅れているかの判定は、データ信号が
所定のパターンで変化していることを検出した時に、実
際にクロックＤφでデータ信号を取り込んでその値を判
定することにより行う。
容を説明する。入力タイミング調整回路は、クロック入
力／内部クロック発生回路４１から供給されるクロック
φとデータ信号の立ち上がりエッジの位相を比較し、そ
の比較結果に基づいて、クロックφとデータ信号の立ち
上がりエッジが一致するようにクロックφを遅延させ
る。この時、クロックφ／４及び３φ／４も同一の遅延
量遅延させる。従って、クロックＤφとデータ信号の立
ち上がりエッジが一致した状態では、遅延されたクロッ
クＤφ／４及びＤ３φ／４の立ち上がりエッジはデータ
信号が安定した状態の中間に位置することになり、信号
の取込みには最適なタイミングといえる。クロックφの
立ち上がりエッジがデータ信号の立ち上がりエッジに対
して進んでいるか遅れているかの判定は、データ信号が
所定のパターンで変化していることを検出した時に、実
際にクロックＤφでデータ信号を取り込んでその値を判
定することにより行う。
【００２５】上記のような動作を行うため、入力タイミ
ング調整回路は、クロックφ／４を遅延させるディレイ
回路−Ｐ５１と、クロック３φ／４を遅延させるディレ
イ回路−Ｑ５２と、クロックφを遅延させるディレイ回
路−Ｒ５３と、ディレイ制御回路５４と、パターン判定
回路５５と、ダミーラッチ６０と、ラッチ６１とを有す
る。図１０は、ディレイ回路−Ｐ５１、ディレイ回路−
Ｑ５２、ディレイ回路−Ｒ５３及びディレイ制御回路５
４の構成を示す図である。ディレイ回路−Ｐ５１、ディ
レイ回路−Ｑ５２及びディレイ回路−Ｒ５３は同一の構
成を有し、ディレイ制御回路５４により同じ遅延量にな
るように制御される。図示のように、ディレイ回路は、
複数のインバータを直列に接続したインバータ列６２
と、入力の一方がインバータ列６２の２段毎の出力を受
けるように設けられた複数のＡＮＤゲート６３−１、６
３−２、…、６３−ｍで構成されるＡＮＤゲート列と、
各ＡＮＤゲートの出力がゲートに印加され、ソースは接
地され、ドレインが共通に接続されているＮ−チャンネ
ルトランジスタ６４−１、６４−２、…、６４−ｍで構
成されるトランジスタ列と、各Ｎ−チャンネルトランジ
スタのドレインが共通に接続される信号線と電源の高電
位側の間に接続された抵抗６５と、入力がこの信号線に
接続され遅延させたクロックを出力するバッファ６６と
を備える。ディレイ制御回路５４は、ダミーラッチ６０
の出力する判定結果に基づいてカウントアップとカウン
トダウンを切り換えるアップ・ダウンカウンタ６７と、
アップ・ダウンカウンタ６７の出力をデコードするデコ
ーダ６６とを備える。アップ・ダウンカウンタ６７がカ
ウント動作を行うのは、パターン判定回路５５の出力す
るイネーブル信号が有効な時で、且つクロックφ／２が
立ち上がる時であり、その時の比較結果の値に応じてカ
ウントアップとカウントダウンのいずれかを行う。デコ
ーダ６６は、アップ・ダウンカウンタ６７の出力に応じ
て、いずれか１つの出力を「Ｈ」にし、他の出力を
「Ｌ」にする。アップ・ダウンカウンタ６７がカウント
アップした場合には「Ｈ」にする出力位置を右にシフト
し、カウントダウンする場合には「Ｈ」にする出力位置
を左にシフトする。デコーダ６６の出力は、順に各ＡＮ
Ｄゲート６３−１、６３−２、…、６３−ｍのもう一方
の入力に接続されており、デコーダ６６から「Ｈ」が入
力されるＡＮＤゲートだけが活性化される。そして、イ
ンバータ列の出力のうち、活性化されたＡＮＤゲートに
入力される信号が遅延されたクロックＤφ／４、Ｄ３φ
／４、Ｄφとして出力されることになり、どのＡＮＤゲ
ートを活性化するかにより、インバータ列を通過する段
数が変化するので、内部クロックの遅延量を選択するこ
とができる。従って、遅延量制御の調整単位はインバー
タ２個分の遅延量である。なお、図７に示したディレイ
回路とディレイ制御回路として図１０に示した構成のも
のが使用可能である。
ング調整回路は、クロックφ／４を遅延させるディレイ
回路−Ｐ５１と、クロック３φ／４を遅延させるディレ
イ回路−Ｑ５２と、クロックφを遅延させるディレイ回
路−Ｒ５３と、ディレイ制御回路５４と、パターン判定
回路５５と、ダミーラッチ６０と、ラッチ６１とを有す
る。図１０は、ディレイ回路−Ｐ５１、ディレイ回路−
Ｑ５２、ディレイ回路−Ｒ５３及びディレイ制御回路５
４の構成を示す図である。ディレイ回路−Ｐ５１、ディ
レイ回路−Ｑ５２及びディレイ回路−Ｒ５３は同一の構
成を有し、ディレイ制御回路５４により同じ遅延量にな
るように制御される。図示のように、ディレイ回路は、
複数のインバータを直列に接続したインバータ列６２
と、入力の一方がインバータ列６２の２段毎の出力を受
けるように設けられた複数のＡＮＤゲート６３−１、６
３−２、…、６３−ｍで構成されるＡＮＤゲート列と、
各ＡＮＤゲートの出力がゲートに印加され、ソースは接
地され、ドレインが共通に接続されているＮ−チャンネ
ルトランジスタ６４−１、６４−２、…、６４−ｍで構
成されるトランジスタ列と、各Ｎ−チャンネルトランジ
スタのドレインが共通に接続される信号線と電源の高電
位側の間に接続された抵抗６５と、入力がこの信号線に
接続され遅延させたクロックを出力するバッファ６６と
を備える。ディレイ制御回路５４は、ダミーラッチ６０
の出力する判定結果に基づいてカウントアップとカウン
トダウンを切り換えるアップ・ダウンカウンタ６７と、
アップ・ダウンカウンタ６７の出力をデコードするデコ
ーダ６６とを備える。アップ・ダウンカウンタ６７がカ
ウント動作を行うのは、パターン判定回路５５の出力す
るイネーブル信号が有効な時で、且つクロックφ／２が
立ち上がる時であり、その時の比較結果の値に応じてカ
ウントアップとカウントダウンのいずれかを行う。デコ
ーダ６６は、アップ・ダウンカウンタ６７の出力に応じ
て、いずれか１つの出力を「Ｈ」にし、他の出力を
「Ｌ」にする。アップ・ダウンカウンタ６７がカウント
アップした場合には「Ｈ」にする出力位置を右にシフト
し、カウントダウンする場合には「Ｈ」にする出力位置
を左にシフトする。デコーダ６６の出力は、順に各ＡＮ
Ｄゲート６３−１、６３−２、…、６３−ｍのもう一方
の入力に接続されており、デコーダ６６から「Ｈ」が入
力されるＡＮＤゲートだけが活性化される。そして、イ
ンバータ列の出力のうち、活性化されたＡＮＤゲートに
入力される信号が遅延されたクロックＤφ／４、Ｄ３φ
／４、Ｄφとして出力されることになり、どのＡＮＤゲ
ートを活性化するかにより、インバータ列を通過する段
数が変化するので、内部クロックの遅延量を選択するこ
とができる。従って、遅延量制御の調整単位はインバー
タ２個分の遅延量である。なお、図７に示したディレイ
回路とディレイ制御回路として図１０に示した構成のも
のが使用可能である。
【００２６】ディレイ回路−Ｐ５１とディレイ回路−Ｑ
５２に入力するクロックφ／４と３φ／４は、ディレイ
回路−Ｒ５３に入力するクロックφに対して正確に１／
４周期と３／４周期ずれた信号であり、ディレイ回路−
Ｐ５１とディレイ回路−Ｑ５２とディレイ回路−Ｒ５３
は同一の構成を有し、ディレイ制御回路５４により同一
の遅延量になるように制御されるので、ディレイ回路−
Ｐ５１とディレイ回路−Ｑ５２から出力されるクロック
は、ディレイ回路−Ｒ５３から出力されるクロックに対
して、それぞれ正確にφ／４と３φ／４位相がずれた信
号である。
５２に入力するクロックφ／４と３φ／４は、ディレイ
回路−Ｒ５３に入力するクロックφに対して正確に１／
４周期と３／４周期ずれた信号であり、ディレイ回路−
Ｐ５１とディレイ回路−Ｑ５２とディレイ回路−Ｒ５３
は同一の構成を有し、ディレイ制御回路５４により同一
の遅延量になるように制御されるので、ディレイ回路−
Ｐ５１とディレイ回路−Ｑ５２から出力されるクロック
は、ディレイ回路−Ｒ５３から出力されるクロックに対
して、それぞれ正確にφ／４と３φ／４位相がずれた信
号である。
【００２７】図１１は、パターン判定回路５５の構成を
示す図である。前述のように、本実施例では、入力信号
が所定のパターン、具体的には入力信号が「Ｌ」、
「Ｌ」、「Ｈ」の順に変化し、しかも「Ｌ」から「Ｈ」
への変化がクロックφの立ち上がりエッジに一致する時
に位相の判定を行う。そのため、入力信号がこのパター
ンであるかを判定することが必要である。この判定に
は、データ入力回路の「Ｈ」ラッチ５８の出力Ｒ２と、
「Ｌ」ラッチ５９の出力Ｒ１と、「Ｈ」ラッチ５８の出
力を次のクロックサイクルの間保持するラッチ６１の出
力Ｒ０を利用して行う。Ｒ０、Ｒ１及びＲ２が、
「Ｌ」、「Ｌ」及び「Ｈ」であればこのようなパターン
であると判定できる。従って、図１１に示すように、Ｅ
ＸＯＲ回路を使用して、Ｒ０、Ｒ１及びＲ２が、
「Ｌ」、「Ｌ」及び「Ｈ」であるかを判定し、それらが
すべて条件を満たす時にイネーブル信号を発生する。こ
のように所定のパターンの時にのみ位相の比較と遅延量
の調整を行うのは、次の理由による。データ信号は変化
周期毎に変化する場合も、数変化周期の間同じ状態を維
持する場合もある。クロックの周波数は非常に高い高速
のシステムでは、入力データが変化周期毎に変化した場
合と、同じ値が連続した後変化した場合とで、最適な取
込みタイミングに差が生じ、いずれの場合に合わせるか
で調整値に差が生じることになる。これでは調整値が変
動するので好ましくないので、ここでは上記のように所
定のパターンの時にのみ、位相の判定とディレイ回路の
調整を行うようにしている。
示す図である。前述のように、本実施例では、入力信号
が所定のパターン、具体的には入力信号が「Ｌ」、
「Ｌ」、「Ｈ」の順に変化し、しかも「Ｌ」から「Ｈ」
への変化がクロックφの立ち上がりエッジに一致する時
に位相の判定を行う。そのため、入力信号がこのパター
ンであるかを判定することが必要である。この判定に
は、データ入力回路の「Ｈ」ラッチ５８の出力Ｒ２と、
「Ｌ」ラッチ５９の出力Ｒ１と、「Ｈ」ラッチ５８の出
力を次のクロックサイクルの間保持するラッチ６１の出
力Ｒ０を利用して行う。Ｒ０、Ｒ１及びＲ２が、
「Ｌ」、「Ｌ」及び「Ｈ」であればこのようなパターン
であると判定できる。従って、図１１に示すように、Ｅ
ＸＯＲ回路を使用して、Ｒ０、Ｒ１及びＲ２が、
「Ｌ」、「Ｌ」及び「Ｈ」であるかを判定し、それらが
すべて条件を満たす時にイネーブル信号を発生する。こ
のように所定のパターンの時にのみ位相の比較と遅延量
の調整を行うのは、次の理由による。データ信号は変化
周期毎に変化する場合も、数変化周期の間同じ状態を維
持する場合もある。クロックの周波数は非常に高い高速
のシステムでは、入力データが変化周期毎に変化した場
合と、同じ値が連続した後変化した場合とで、最適な取
込みタイミングに差が生じ、いずれの場合に合わせるか
で調整値に差が生じることになる。これでは調整値が変
動するので好ましくないので、ここでは上記のように所
定のパターンの時にのみ、位相の判定とディレイ回路の
調整を行うようにしている。
【００２８】図９に戻って、上記のイネーブル信号が発
生された時には、クロックφの直前の立ち上がりエッジ
の前後で入力データが「Ｌ」から「Ｈ」に変化してい
る。従って、ダミーラッチ６０でクロックφに同期して
入力データを取り込んだ時、その値が「Ｌ」であればク
ロックφは入力データに対して遅れており、「Ｈ」であ
ればクロックφは入力データに対して進んでいることに
なるので、ダミーラッチ６０の値が位相の比較結果とな
る。
生された時には、クロックφの直前の立ち上がりエッジ
の前後で入力データが「Ｌ」から「Ｈ」に変化してい
る。従って、ダミーラッチ６０でクロックφに同期して
入力データを取り込んだ時、その値が「Ｌ」であればク
ロックφは入力データに対して遅れており、「Ｈ」であ
ればクロックφは入力データに対して進んでいることに
なるので、ダミーラッチ６０の値が位相の比較結果とな
る。
【００２９】図１２は、実施例におけるパターン判定と
位相比較結果、及びそれに伴う調整動作を示すタイムチ
ャートである。受信タイミング調整モードにおいては、
コントローラ１１はダミーデータ発生回路２５で発生さ
れた、図示のような「Ｌ」、「Ｌ」、「Ｌ」、「Ｈ」の
パターンで変化するデータを出力し、メモリはこのよう
なデータで入力タイミングを調整する。メモリにおいて
は、データ入力回路は、クロックφ／４と３φ／４の立
ち上がりエッジで入力信号を取り込むので、入力データ
がφ又はφ／２の立ち上がりエッジで変化するように調
整することが必要である。ここでは上記のパターンのデ
ータの「Ｌ」から「Ｈ」への変化エッジが、φの立ち上
がりエッジに一致するように調整する。図では入力デー
タＤＱがφより若干進んでいるように示してある。Ｒ
０、Ｒ１、Ｒ２は図示のように変化し、イネーブル信号
が図示のように変化する。また、ダミーラッチの値であ
る比較結果は図示のように変化する。ディレイ制御回路
５４のアップ・ダウンカウンタ６７は、イネーブル信号
が有効でクロックφ／２が立ち上がるエッジで、比較結
果に応じて変化するので、図の矢印の位置で変化する。
位相比較結果、及びそれに伴う調整動作を示すタイムチ
ャートである。受信タイミング調整モードにおいては、
コントローラ１１はダミーデータ発生回路２５で発生さ
れた、図示のような「Ｌ」、「Ｌ」、「Ｌ」、「Ｈ」の
パターンで変化するデータを出力し、メモリはこのよう
なデータで入力タイミングを調整する。メモリにおいて
は、データ入力回路は、クロックφ／４と３φ／４の立
ち上がりエッジで入力信号を取り込むので、入力データ
がφ又はφ／２の立ち上がりエッジで変化するように調
整することが必要である。ここでは上記のパターンのデ
ータの「Ｌ」から「Ｈ」への変化エッジが、φの立ち上
がりエッジに一致するように調整する。図では入力デー
タＤＱがφより若干進んでいるように示してある。Ｒ
０、Ｒ１、Ｒ２は図示のように変化し、イネーブル信号
が図示のように変化する。また、ダミーラッチの値であ
る比較結果は図示のように変化する。ディレイ制御回路
５４のアップ・ダウンカウンタ６７は、イネーブル信号
が有効でクロックφ／２が立ち上がるエッジで、比較結
果に応じて変化するので、図の矢印の位置で変化する。
【００３０】受信タイミング調整モードが終了した後の
通常動作モードにおいては、コントローラ１１はメモリ
に書き込むデータを出力するが、その書込データが上記
のようなパターンになるとは限らない。しかし、多数の
データパターンを出力する間には、「Ｌ」、「Ｌ」、
「Ｈ」の順で変化し、「Ｌ」から「Ｈ」への変化エッジ
がφの立ち上がりエッジ付近である場合も起こりえる。
このような場合には、パターン判定回路５５から出力さ
れるイネーブル信号が有効になり、ディレイ制御回路５
４のアップ・ダウンカウンタ６７がダミーラッチ６０の
比較結果に応じて変化される。
通常動作モードにおいては、コントローラ１１はメモリ
に書き込むデータを出力するが、その書込データが上記
のようなパターンになるとは限らない。しかし、多数の
データパターンを出力する間には、「Ｌ」、「Ｌ」、
「Ｈ」の順で変化し、「Ｌ」から「Ｈ」への変化エッジ
がφの立ち上がりエッジ付近である場合も起こりえる。
このような場合には、パターン判定回路５５から出力さ
れるイネーブル信号が有効になり、ディレイ制御回路５
４のアップ・ダウンカウンタ６７がダミーラッチ６０の
比較結果に応じて変化される。
【００３１】図１３は、入力タイミング調整回路４３−
０から４３−ｎの全体構成を示す図である。各入力タイ
ミング調整回路は、ほぼ同様の構成を有するが、最初の
入力タイミング調整回路４３−０を除く入力タイミング
調整回路４３−１から４３−ｎは、ディレイ制御回路５
４−１に、それぞれの内部で発生させたイネーブル信号
と比較結果を供給するか、入力タイミング調整回路４３
−０で発生されたイネーブル信号と比較結果を供給する
かを切り換えるスイッチ７０を備える。スイッチ７０
は、受信タイミング調整モード時には内部で発生させた
イネーブル信号と比較結果が、通常動作モード時には入
力タイミング調整回路４３−０で発生されたイネーブル
信号と比較結果が供給されるように切り換える。各デー
タ信号線は完全に同じ配線長で同じ負荷が接続されるよ
うにすることはできないので、各書込データ間には若干
のスキューがある。そこで、調整モード時には、各ディ
レイ回路はそれぞれの入力データ毎のスキューに応じて
最適なタイミングに調整される。通常動作モードにおい
ても入力タイミングの調整を行うのは、電源電圧や温度
等の環境条件により最適な取込みタイミングが変化する
ためであるが、このような変動は各入力データ回路で同
じ傾向であると予測される。そこで、通常動作モードに
おいては、代表的な１つの入力データ回路とそれに対応
する入力タイミング調整回路で位相判定を行い、他の回
路はこの位相判定の結果を利用してディレイ回路の遅延
量を調整する。このように構成することで、他の入力タ
イミング調整回路の位相判定回路を停止させることがで
きるので、消費電力を低減できる。
０から４３−ｎの全体構成を示す図である。各入力タイ
ミング調整回路は、ほぼ同様の構成を有するが、最初の
入力タイミング調整回路４３−０を除く入力タイミング
調整回路４３−１から４３−ｎは、ディレイ制御回路５
４−１に、それぞれの内部で発生させたイネーブル信号
と比較結果を供給するか、入力タイミング調整回路４３
−０で発生されたイネーブル信号と比較結果を供給する
かを切り換えるスイッチ７０を備える。スイッチ７０
は、受信タイミング調整モード時には内部で発生させた
イネーブル信号と比較結果が、通常動作モード時には入
力タイミング調整回路４３−０で発生されたイネーブル
信号と比較結果が供給されるように切り換える。各デー
タ信号線は完全に同じ配線長で同じ負荷が接続されるよ
うにすることはできないので、各書込データ間には若干
のスキューがある。そこで、調整モード時には、各ディ
レイ回路はそれぞれの入力データ毎のスキューに応じて
最適なタイミングに調整される。通常動作モードにおい
ても入力タイミングの調整を行うのは、電源電圧や温度
等の環境条件により最適な取込みタイミングが変化する
ためであるが、このような変動は各入力データ回路で同
じ傾向であると予測される。そこで、通常動作モードに
おいては、代表的な１つの入力データ回路とそれに対応
する入力タイミング調整回路で位相判定を行い、他の回
路はこの位相判定の結果を利用してディレイ回路の遅延
量を調整する。このように構成することで、他の入力タ
イミング調整回路の位相判定回路を停止させることがで
きるので、消費電力を低減できる。
【００３２】図１４は、実施例における受信タイミング
調整モードと通常動作モードにおける各回路の動作を示
すタイムチャートである。専用の信号線と専用の端子を
利用するか、又はコマンド信号を組み合わせて受信タイ
ミング調整モードと通常動作モードのいずれかであるか
が、コントローラ１１から各メモリに指示される。調整
モードにおいては、各メモリには／ＣＳ信号は入力され
ない。図示のように、調整モードと通常動作モードにか
かわらず、クロック入力回路は動作状態にある。データ
入力回路−０と入力タイミング調整回路−０の全体も、
調整モードと通常動作モードにかかわらず動作状態にあ
り、常時入力タイミングの調整が行われる。また、入力
タイミング調整回路−０以外の入力タイミング調整回路
の位相比較・パターン判定回路は、通常動作モードでは
停止状態にされ、イネーブル信号や比較結果は出力され
ない。
調整モードと通常動作モードにおける各回路の動作を示
すタイムチャートである。専用の信号線と専用の端子を
利用するか、又はコマンド信号を組み合わせて受信タイ
ミング調整モードと通常動作モードのいずれかであるか
が、コントローラ１１から各メモリに指示される。調整
モードにおいては、各メモリには／ＣＳ信号は入力され
ない。図示のように、調整モードと通常動作モードにか
かわらず、クロック入力回路は動作状態にある。データ
入力回路−０と入力タイミング調整回路−０の全体も、
調整モードと通常動作モードにかかわらず動作状態にあ
り、常時入力タイミングの調整が行われる。また、入力
タイミング調整回路−０以外の入力タイミング調整回路
の位相比較・パターン判定回路は、通常動作モードでは
停止状態にされ、イネーブル信号や比較結果は出力され
ない。
【００３３】調整モードにおいては、コントローラ１１
は図１２に示したような所定のパターンを出力するの
で、各入力タイミング調整回路−０から−ｎは、位相比
較とパターン判定を行い、イネーブル信号は１クロック
サイクル毎に、有効と非有効の状態になる。従って、調
整モードにおいては最小のサイクルで入力タイミングの
調整が行われることになり、ランダムなパターンが入力
される時に比べて、調整に要する時間を短くできる。調
整モードの時間は、初期状態におけるクロックと入力デ
ータの位相ずれが最大でも一致するまで調整できるよう
に時間が設定されている。
は図１２に示したような所定のパターンを出力するの
で、各入力タイミング調整回路−０から−ｎは、位相比
較とパターン判定を行い、イネーブル信号は１クロック
サイクル毎に、有効と非有効の状態になる。従って、調
整モードにおいては最小のサイクルで入力タイミングの
調整が行われることになり、ランダムなパターンが入力
される時に比べて、調整に要する時間を短くできる。調
整モードの時間は、初期状態におけるクロックと入力デ
ータの位相ずれが最大でも一致するまで調整できるよう
に時間が設定されている。
【００３４】通常動作モードでは、コントローラ１１が
データバス上に出力する書込データが所定のパターンの
時に、入力タイミング調整回路−０がイネーブル信号を
発生する。従って、イネーブル信号はランダムに発生さ
れる。これは、そのメモリが選択されない時、すなわ
ち、／ＣＳ信号が非選択の時でも行われる。入力タイミ
ング調整回路−０が発生したイネーブル信号と比較結果
は、ディレイ制御回路−０と共に、他の入力タイミング
調整回路のディレイ制御回路−１から−ｎにも供給さ
れ、ディレイ回路の遅延量が調整される。
データバス上に出力する書込データが所定のパターンの
時に、入力タイミング調整回路−０がイネーブル信号を
発生する。従って、イネーブル信号はランダムに発生さ
れる。これは、そのメモリが選択されない時、すなわ
ち、／ＣＳ信号が非選択の時でも行われる。入力タイミ
ング調整回路−０が発生したイネーブル信号と比較結果
は、ディレイ制御回路−０と共に、他の入力タイミング
調整回路のディレイ制御回路−１から−ｎにも供給さ
れ、ディレイ回路の遅延量が調整される。
【００３５】図１５は、本実施例におけるコントローラ
１１とメモリにおける読出／書込動作を示すタイムチャ
ートである。メモリに入力されるクロックＣＬＫは、ａ
で示すように、コントローラ１１までの伝達に要する時
間分遅れてコントローラ１１に到達し取り込まれる。コ
ントローラ１１からメモリへのコマンド信号は、コント
ローラ１１のクロックＣＬＫの立ち上がりエッジに同期
して変化し、ｂで示すようにメモリに伝達される。コマ
ンド信号のメモリに到達した時点における位相は、メモ
リが受信したクロックとは位相がずれており、しかもメ
モリの位置によりずれが異なることになる。しかし、図
示のように、コマンド信号の変化周期はデータ信号にく
らべて長く、このようなずれも問題にならない。メモリ
から読み出された読出データは、クロックの立ち上がり
及び立ち下がりエッジに同期して出力される。読出デー
タは、クロックと同じようにコントローラ１１に伝達さ
れるので、コントローラ１１では読出データとクロック
は同期しており、クロックφ／４と３φ／４で取り込め
ばよい。書込データは、コントローラ１１において、ク
ロックφ／４と３φ／４のエッジで変化する。しかし、
書込データの伝達方向はクロックと逆方向であり、メモ
リに到達した書込データはクロックとまったく同期して
いない。これをメモリ毎及びメモリ内でデータ信号毎に
独立に調整する。従って、書込データを取り込むタイミ
ングは、図示のようにメモリ毎及びメモリ内でもデータ
信号毎に異なる。
１１とメモリにおける読出／書込動作を示すタイムチャ
ートである。メモリに入力されるクロックＣＬＫは、ａ
で示すように、コントローラ１１までの伝達に要する時
間分遅れてコントローラ１１に到達し取り込まれる。コ
ントローラ１１からメモリへのコマンド信号は、コント
ローラ１１のクロックＣＬＫの立ち上がりエッジに同期
して変化し、ｂで示すようにメモリに伝達される。コマ
ンド信号のメモリに到達した時点における位相は、メモ
リが受信したクロックとは位相がずれており、しかもメ
モリの位置によりずれが異なることになる。しかし、図
示のように、コマンド信号の変化周期はデータ信号にく
らべて長く、このようなずれも問題にならない。メモリ
から読み出された読出データは、クロックの立ち上がり
及び立ち下がりエッジに同期して出力される。読出デー
タは、クロックと同じようにコントローラ１１に伝達さ
れるので、コントローラ１１では読出データとクロック
は同期しており、クロックφ／４と３φ／４で取り込め
ばよい。書込データは、コントローラ１１において、ク
ロックφ／４と３φ／４のエッジで変化する。しかし、
書込データの伝達方向はクロックと逆方向であり、メモ
リに到達した書込データはクロックとまったく同期して
いない。これをメモリ毎及びメモリ内でデータ信号毎に
独立に調整する。従って、書込データを取り込むタイミ
ングは、図示のようにメモリ毎及びメモリ内でもデータ
信号毎に異なる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
クロックの種類及びそれに伴う配線数を増加させること
なしに、読出と書込が良好なタイミングで行える半導体
装置システムが実現される。
クロックの種類及びそれに伴う配線数を増加させること
なしに、読出と書込が良好なタイミングで行える半導体
装置システムが実現される。
【図１】半導体装置システムの従来の構成例を示す図で
ある。
ある。
【図２】従来例における読出／書込動作のタイミングを
示すタイムチャートである。
示すタイムチャートである。
【図３】半導体装置システムの別の従来例を示す図であ
る。
る。
【図４】半導体装置システムの別の従来例を示す図であ
る。
る。
【図５】実施例の半導体装置システムの全体構成を示す
図である。
図である。
【図６】実施例のコントローラの構成を示す図である。
【図７】コントローラのクロック入力／内部クロック発
生回路の構成を示す図である。
生回路の構成を示す図である。
【図８】実施例のメモリの構成を示す図である。
【図９】メモリの入力タイミング調整回路とデータ入力
回路の構成を示す図である。
回路の構成を示す図である。
【図１０】入力タイミング調整回路で使用するディレイ
回路とディレイ制御回路の構成を示す図である。
回路とディレイ制御回路の構成を示す図である。
【図１１】入力タイミング調整回路で使用するパターン
判定回路の構成を示す図である。
判定回路の構成を示す図である。
【図１２】パターン判定動作と調整動作を示すタイムチ
ャートである。
ャートである。
【図１３】複数の入力タイミング調整回路の関係を示す
図である。
図である。
【図１４】実施例におけるモード毎の動作を示すタイム
チャートである。
チャートである。
【図１５】実施例における読出／書き込む動作を示すタ
イムチャートである。
イムチャートである。
１０…クロック源 １１…コントローラ １２…メモリ（ＳＤＲＡＭ） １３…クロック信号線 １４…コマンド信号線 １５…アドレス信号線 １６…データ信号線 ２２、４１…クロック入力／内部クロック発生回路 ２３…データ出力回路 ２４…データ入力回路 ２５…ダミーパターン発生回路 ２６…出力切換回路 ４２−０〜４２−ｎ…データ入力回路 ４３−０〜４３−ｎ…入力タイミング調整回路 ４４−０〜４４−ｎ…データ出力回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 5/135 Ｇ１１Ｃ 11/34 Ｊ ３５４Ｃ
Claims (14)
- 【請求項１】 クロックに同期して動作する複数の半導
体装置で構成され、該複数の半導体装置の１つは他の半
導体装置の制御に関係する信号を出力する駆動側半導体
装置として動作する半導体装置システムにおいて、 前記クロックを各半導体装置に伝達するクロック信号線
は他の信号線と並行に配置され、前記クロックは前記ク
ロック信号線上を前記駆動側半導体装置に向かう方向に
伝達され、 前記駆動側半導体装置は、前記駆動側半導体装置を除く
他の半導体装置からの信号を前記クロックに同期して取
り込む入力回路と、出力信号を前記クロックに同期して
出力する出力回路とを備え、 前記駆動側半導体装置を除く他の半導体装置は、出力信
号を前記クロックに同期して出力する出力回路と、前記
駆動側半導体装置からの信号を取り込む入力回路と、該
入力回路の取込みタイミングを調整する入力タイミング
調整回路とを備えることを特徴とする半導体装置システ
ム。 - 【請求項２】 請求項１に記載の半導体装置システムで
あって、 前記入力タイミング調整回路は、 受信した前記クロックに基づいて発生された内部クロッ
クを遅延させて入力タイミングクロックとして出力し、
遅延量が選択可能なディレイ回路と、 前記入力タイミングクロックと前記入力信号の位相を判
定する位相比較回路と、 該位相比較回路の判定結果に基づいて、前記入力タイミ
ングクロックが前記入力信号に対して所定の位相になる
ように前記ディレイ回路の遅延量を変化させるディレイ
制御回路とを備える半導体装置システム。 - 【請求項３】 請求項１に記載の半導体装置システムで
あって、 当該半導体装置システムの起動後の所定期間を、前記入
力タイミング調整回路を調整するための受信タイミング
調整モードとし、それ以後通常動作モードに入り、該通
常動作モードでも、前記入力タイミング調整回路の調整
が実行される半導体装置システム。 - 【請求項４】 請求項１に記載の半導体装置システムで
あって、 前記入力タイミング調整回路は、入力信号が所定のパタ
ーンであることを判定するパターン判定回路を備え、入
力信号が所定のパターンである時に前記入力回路の取込
みタイミングを調整する半導体装置システム。 - 【請求項５】 請求項３に記載の半導体装置システムで
あって、 前記入力タイミング調整回路は、入力信号が所定のパタ
ーンであることを判定するパターン判定回路を備え、入
力信号が所定のパターンである時に前記入力回路の取込
みタイミングを調整し、 前記受信タイミング調整モード時には、前記駆動側半導
体装置は、前記所定のパターン信号を出力する半導体装
置システム。 - 【請求項６】 請求項１に記載の半導体装置システムで
あって、 前記駆動側半導体装置を除く他の半導体装置は、前記駆
動側半導体装置から当該半導体装置がアクセス対象とし
て選択されたことを示す選択信号が入力される端子を有
し、 前記選択信号が入力された時には、当該半導体装置に入
力される信号を取込んで内部回路で処理し、必要に応じ
て出力信号を出力し、 前記選択信号が入力されない時には、前記入力タイミン
グ調整回路と該入力タイミング調整回路での処理を行う
のに必要な回路は動作させるが、入力された信号は前記
内部回路へ伝達しない半導体装置システム。 - 【請求項７】 複数の受信側半導体装置と、 該複数の受信側半導体装置の制御に関係する信号を出力
する駆動側半導体装置とを備え、前記複数の受信側半導
体装置と前記駆動側半導体装置は、クロックに同期して
動作する半導体装置システムであって、 各受信側半導体装置は、前記駆動側半導体装置からの信
号を取り込む入力回路と、該入力回路の取込みタイミン
グを調整する入力タイミング調整回路とを備える半導体
装置システムにおいて、 前記受信側半導体装置は、前記複数の受信側半導体装置
のうち、当該半導体装置がアクセス対象として選択され
たことを示す選択信号が入力される端子を有し、 前記選択信号が入力された時には、当該半導体装置に入
力される信号を取込んで内部回路で処理し、必要に応じ
て出力信号を出力し、 前記選択信号が入力されない時には、前記入力タイミン
グ調整回路と該入力タイミング調整回路での処理を行う
のに必要な回路は動作させるが、入力された信号は前記
内部回路へ伝達しない半導体装置システム。 - 【請求項８】 クロックを受信するクロック入力回路
と、 出力信号を前記クロックに同期して出力する出力回路
と、 入力信号を取り込む入力回路と、 該入力回路の取込みタイミングを調整する入力タイミン
グ調整回路とを備えることを特徴とする半導体装置。 - 【請求項９】 請求項８に記載の半導体装置であって、 前記入力タイミング調整回路は、 受信した前記クロックに基づいて発生された内部クロッ
クを遅延させて入力タイミングクロックとして出力し、
遅延量が選択可能なディレイ回路と、 前記入力タイミングクロックと前記入力信号の位相を判
定する位相比較回路と、 該位相比較回路の判定結果に基づいて、前記入力タイミ
ングクロックが前記入力信号に対して所定の位相になる
ように前記ディレイ回路の遅延量を変化させるディレイ
制御回路とを備える半導体装置。 - 【請求項１０】 請求項８に記載の半導体装置であっ
て、 前記入力タイミング調整回路は、入力信号が所定のパタ
ーンであることを判定するパターン判定回路を備え、入
力信号が所定のパターンである時に前記入力回路の取込
みタイミングを調整する半導体装置。 - 【請求項１１】 請求項８に記載の半導体装置であっ
て、 当該半導体装置がアクセス対象として選択されたことを
示す選択信号が入力される端子を有し、 前記選択信号が入力された時には、当該半導体装置に入
力される信号を取込んで内部回路で処理し、必要に応じ
て出力信号を出力し、 前記選択信号が入力されない時には、前記入力タイミン
グ調整回路と該入力タイミング調整回路での処理を行う
のに必要な回路は動作させるが、入力された信号は前記
内部回路へ伝達しない半導体装置。 - 【請求項１２】 請求項９に記載の半導体装置であっ
て、 入力信号の受信タイミング調整モードであることを指示
するモード指示信号を認識するモードレジスタ・デコー
ダを備える半導体装置。 - 【請求項１３】 請求項１２に記載の半導体装置であっ
て、 前記入力回路は複数のデータ信号に対応して複数設けら
れており、各入力回路毎に前記入力タイミング調整回路
が設けられている半導体装置。 - 【請求項１４】 請求項１３に記載の半導体装置であっ
て、 前記複数の入力タイミング調整回路の内の一部は、前記
ディレイ制御回路に供給する前記判定結果を、同じ入力
タイミング調整回路の前記位相比較回路の出力する判定
結果と、他の入力タイミング調整回路の前記位相比較回
路の出力する判定結果との間で選択するスイッチを備
え、 該スイッチは、前記受信タイミング調整モード時には、
同じ入力タイミング調整回路の前記位相比較回路の出力
する判定結果が、前記受信タイミング調整モード時以外
の時には、他の入力タイミング調整回路の前記位相比較
回路の出力する判定結果が前記ディレイ制御回路に供給
されるように切り換える半導体装置。
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