JP2019145186A - 半導体記憶装置 - Google Patents

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寛洋 野呂
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Abstract

【課題】読み出し動作時において、クロック信号と読み出しデータの送信方向を同じにする。【解決手段】半導体記憶装置は、メモリセルアレイ３０と、第１クロック信号線Ｃ１Ｌと、一端から他端に向かって第１バッファ回路及び第２バッファ回路３５が順に接続された第２クロック信号線Ｐ０Ｃ１Ｌと、第２クロック信号線Ｐ０Ｃ１Ｌの一端に接続された第１スリーステートバッファ２００と、第２クロック信号線Ｐ０Ｃ１Ｌの他端に接続された第２スリーステートバッファ２０１とを含む。書き込み動作の際、第１及び第２バッファ回路３５には、第１スリーステートバッファ２００を介してクロック信号ＣＬＫ１が入力され、読み出し動作の際、第１及び第２バッファ回路３５には、第２スリーステートバッファ２０１を介してクロック信号ＣＬＫ１が入力される。【選択図】図６

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
特許第３９２２７６５号公報 特許第３７２７７７８号公報 特許第４０６３３９２号公報 特開２００６−９２６４３号公報 特許第５３５８９１３号公報 米国特許８６２９５４８号明細書
信頼性を向上できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、複数のメモリセルをそれぞれ有する第１及び第２メモリブロックを含むメモリセルアレイと、第１及び第２メモリブロックにそれぞれ対応する第１及び第２バッファ回路と、第１及び第２バッファ回路に接続されたデータバスと、クロック信号を生成するクロック生成回路と、クロック生成回路に接続された第１クロック信号線と、一端から他端に向かって第１及び第２バッファ回路が順に接続された第２クロック信号線と、入力端子が第１クロック信号線に接続され、出力端子が第２クロック信号線の一端に接続され、第１信号に応じて動作する第１スリーステートバッファと、入力端子が第１クロック信号線に接続され、出力端子が第２クロック信号線の他端に接続され、第２信号に応じて動作する第２スリーステートバッファとを含む。書き込み動作の際、第１及び第２バッファ回路には、第１スリーステートバッファを介してクロック信号が入力され、読み出し動作の際、第１及び第２バッファ回路には、第２スリーステートバッファを介してクロック信号が入力される。
図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるプレーンのブロック図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図５は、第１実施形態に係る半導体記憶装置の備えるプレーンとクロック信号線及びデータバスとの接続を示す図である。 図６は、第１実施形態に係る半導体記憶装置において書き込み動作時にプレーンに送信される第１クロック信号と書き込みデータの送信経路を示す図である。 図７は、第１実施形態に係る半導体記憶装置において読み出し動作時にプレーンに送信される第１クロック信号とプレーンから読み出される読み出しデータの送信経路を示す図である。 図８は、比較例における読み出し動作時のクロック信号と読み出しデータのタイミングチャートである。 図９は、第１実施形態に係る半導体記憶装置における読み出し動作時のクロック信号と読み出しデータのタイミングチャートである。 図１０は、第２実施形態に係る半導体記憶装置の備えるプレーンＰＬＮ０、プレーンＰＬＮ４、プレーンＰＬＮ８、及びプレーンＰＬＮ１２に接続される第１クロック信号線及びデータバス、並びに第１フリップフロップ回路に接続される第２クロック信号線を示す図である。 図１１は、第２実施形態に係る半導体記憶装置におけるプレーンＰＬＮ０の読み出し動作時の第１及び第２クロック信号の送信経路を示す図である。 図１２は、第２実施形態に係る半導体記憶装置におけるプレーンＰＬＮ１２の読み出し動作時の第１及び第２クロック信号の送信経路を示す図である。 図１３は、比較例における読み出し動作時のクロック信号と読み出しデータのタイミングチャートである。 図１４は、第２実施形態に係る半導体記憶装置における読み出し動作時のクロック信号と読み出しデータのタイミングチャートである。
以下、実施形態につき図面を参照して説明する。この説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成について、図１を用いて説明する。なお、図１の例では、各ブロックの接続の一部を矢印線により示しているが、接続は、これに限定されない。
図１に示すように、半導体記憶装置１は、大まかにコア部２と周辺回路部３とを含む。
コア部２は、例えば１６個のプレーンＰＬＮ（ＰＬＮ０〜ＰＬＮ１５）を含む。プレーンＰＬＮは、メモリセルトランジスタへのデータの書き込み動作及びメモリセルトランジスタからのデータの読み出し動作を行うユニットである。プレーンＰＬＮ０〜ＰＬＮ１５は、互いに独立して動作可能であり、同時に動作することも可能である。本実施形態におけるプレーンＰＬＮ０〜ＰＬＮ１５は、同じ構成である。例えば、プレーンＰＬＮ０〜ＰＬＮ１５は、４行×４列のマトリクス状に配置される。図１の例では、プレーンＰＬＮ０、ＰＬＮ４、ＰＬＮ８、及びＰＬＮ１２が同じ列に順に配置され、プレーンＰＬＮ１、ＰＬＮ５、ＰＬＮ９、及びＰＬＮ１３が同じ列に順に配置され、これらのプレーンＰＬＮが第１データパスＤＰ１に共通に接続される。同様に、プレーンＰＬＮ２、ＰＬＮ６、ＰＬＮ１０、及びＰＬＮ１４が同じ列に順に配置され、プレーンＰＬＮ３、ＰＬＮ７、ＰＬＮ１１、及びＰＬＮ１５が同じ列に順に配置され、これらのプレーンＰＬＮが第２データパスＤＰ２に共通に接続される。第１データパスＤＰ１及び第２データパスＤＰ２は、例えば、８０ビットのバスである。なお、第１データパスＤＰ１及び第２データパスＤＰ２のビット数、すなわちデータ線の本数は、８０ビット（８０本）に限定されない。
周辺回路部３は、第１フリップフロップ回路１１ａ、第２フリップフロップ回路１１ｂ、シリアル／パラレル変換回路１２、チップ制御回路１３、入出力回路１５、及びロジック制御回路１８を含む。
第１フリップフロップ回路１１ａは、第１データパスＤＰ１とメインデータバスＭＤＢとを接続し、クロック生成回路１４から送信されるクロック信号に基づいて、データをラッチする。メインデータバスＭＤＢは、第１データパスＤＰ１及び第２データパスＤＰ２と同様に、例えば、８０ビットのバスである。第１フリップフロップ回路１１ａは、８０ビットのバス、すなわち、８０本のデータ線に対する複数のフリップフロップ（不図示）を含む。
第２フリップフロップ回路１１ｂは、第１フリップフロップ回路１１ａと同様に、第２データパスＤＰ２とメインデータバスＭＤＢとを接続し、クロック生成回路１４から送信されるクロック信号に基づいて、データをラッチする。第２フリップフロップ回路１１ｂは、８０ビットのバス、すなわち、８０本のデータ線に対する複数のフリップフロップ（不図示）を含む。
シリアル／パラレル変換回路１２は、データのシリアル／パラレル変換を行う。より具体的には、シリアル／パラレル変換回路１２は、メインデータバスＭＤＢから受信した８０ビット×１サイクルのデータを８ビット×１０サイクルのデータに変換して、出力回路１６に送信する。また、シリアル／パラレル変換回路１２は、入力回路１７から受信した８ビット×１０サイクルのデータを、８０ビット×１サイクルのデータに変換し、メインデータバスＭＤＢに出力する。
チップ制御回路１３は、半導体記憶装置１全体の動作を制御する。より具体的には、チップ制御回路１３は、ロジック制御回路１８から送信される各種制御信号、及び入出力回路から送信される各種コマンドに基づいて、各プレーンＰＬＮにおける書き込み動作、読み出し動作、及び消去動作を制御する。また、チップ制御回路１３は、コア部２、第１フリップフロップ回路１１ａ、第２フリップフロップ回路１１ｂ、シリアル／パラレル変換回路１２、及び入出力回路１５等を制御する。チップ制御回路１３は、クロック生成回路１４を含む。
クロック生成回路１４は、各プレーンＰＬＮ、第１フリップフロップ回路１１ａ、第２フリップフロップ回路１１ｂ、シリアル／パラレル変換回路１２、及び入出力回路１５に送信される各種クロック信号を生成する。より具体的には、例えば、クロック生成回路１４は、プレーンＰＬＮに送信される第１クロック信号、並びに第１フリップフロップ回路１１ａ及び第２フリップフロップ回路１１ｂに送信される第２クロック信号を生成する。各プレーンＰＬＮは、受信した第１クロック信号に基づいて、対応する第１データパスＤＰ１及び第２データパスＤＰ２とのデータの入出力を行う。第１フリップフロップ回路１１ａ及び第２フリップフロップ回路１１ｂは、受信した第２クロック信号に基づいてデータをラッチする。例えば、クロック生成回路１４は、読み出し動作の際、外部コントローラ（不図示）から受信したリードイネーブル信号ＲＥｎ等に基づいて、クロック信号を生成する。
入出力回路１５は、外部コントローラとの信号ＤＱの入出力を制御する。信号ＤＱは、例えば、データ、アドレス、及びコマンドを含む。入出力回路１５は、入力回路１７と出力回路１６とを含む。入力回路１７は、外部コントローラから受信したデータ（書き込みデータ）をシリアル／パラレル変換回路１２に送信し、アドレスを図示せぬアドレスレジスタを介して各プレーンＰＬＮに送信し、コマンドを図示せぬコマンドレジスタを介してチップ制御回路１３に送信する。出力回路１６は、シリアル／パラレル変換回路１２から受信したデータ（読み出しデータ）をクロック生成回路１４から送信されるクロック信号に基づいて一旦ラッチした後、クロック信号ＤＱＳ及び相補クロック信号ＤＱＳｎと共に外部コントローラに送信する。
ロジック制御回路１８は、外部コントローラから、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、並びにクロック信号ＤＱＳ及び相補クロック信号ＤＱＳｎを受信する。ロジック制御回路１８は、受信した信号に応じて、入出力回路１５及びチップ制御回路１３を制御する。
チップイネーブル信号ＣＥｎは、半導体記憶装置１をイネーブルにするための信号である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号である。ライトイネーブル信号ＷＥｎは、受信した信号を半導体記憶装置１内へ取り込むための信号であり、外部コントローラよりコマンド、アドレス、及びデータ等を受信する度に、アサートされる。よって、ライトイネーブル信号ＷＥｎがトグルされる度に、信号ＤＱが半導体記憶装置１に取り込まれる。リードイネーブル信号ＲＥｎは、外部コントローラが、半導体記憶装置１からデータを読み出すための信号である。よって、半導体記憶装置１は、トグルされるリードイネーブル信号ＲＥｎに基づいて、外部コントローラに信号ＤＱを出力する。クロック信号ＤＱＳ及び相補クロック信号ＤＱＳｎは、信号ＤＱの入出力のタイミングを制御するための信号である。
１．２ プレーンの構成
次に、プレーンＰＬＮの構成について、図２を用いて説明する。図２の例は、プレーンＰＬＮ０を示しているが、他のプレーンＰＬＮも同じ構成である。
図２に示すように、プレーンＰＬＮは、メモリセルアレイ３０、ロウデコーダ３１ａ及び３１ｂ、カラムデコーダ３２ａ及び３２ｂ、５個のセンスアンプ３３、５個のページバッファ３４、並びに５個の入出力バッファ３５を含む。
メモリセルアレイ３０は、ロウ及びカラムに対応付けられた不揮発性のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む５個の分割ブロックＤｉｖ（Ｄｉｖ０〜Ｄｉｖ４）により構成されている。各々の分割ブロックＤｉｖは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３）を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。なお、図２の例では、説明を簡略化するため、ストリングユニットＳＵ１〜ＳＵ３におけるＮＡＮＤストリングＮＳは省略されている。
メモリセルアレイ３０内の分割ブロックＤｉｖ数、分割ブロックＤｉｖ内のストリングユニットＳＵ数、及びＮＡＮＤストリングＮＳの個数は、任意である。
ロウデコーダ３１ａ及び３１ｂは、ロウアドレスをデコードし、デコード結果に応じて対応するストリングユニットＳＵを選択する。そして、ロウデコーダ３１ａ及び３１ｂは、必要な電圧をストリングユニットＳＵに印加する。
カラムデコーダ３２ａ及び３２ｂは、カラムアドレスをデコードし、デコード結果に応じて、対応するセンスアンプ３３及びページバッファ３４内のラッチ回路を選択する。
５個のセンスアンプ３３は、５個の分割ブロックＤｉｖ０〜Ｄｉｖ４に対応して設けられる。センスアンプ３３は、読み出し動作のときには、対応する分割ブロックＤｉｖから読み出されたデータをセンスする。そして、センスアンプ３３は、読み出しデータをページバッファ３４に送信する。また、センスアンプ３３は、書き込み動作のときには、書き込みデータを対応する分割ブロックＤｉｖに送信する。
５個のページバッファ３４は、５個の分割ブロックＤｉｖ０〜Ｄｉｖ４に対応して設けられる。ページバッファ３４は、図示せぬ複数のラッチ回路を含み、書き込みデータ及び読み出しデータを保持する。例えば、書き込み動作において、ページバッファ３４は、入出力バッファ３５から受信した書き込みデータを一時的に保持し、センスアンプ３３に送信する。また、例えば、読み出し動作において、ページバッファ３４は、センスアンプ３３から受信した読み出しデータを一時的に保持し、入出力バッファ３５に送信する。本実施形態では、ページバッファ３４と入出力バッファ３５との間のデータ転送は、１６ビット単位でなされる。
５個の入出力バッファ３５は、５個の分割ブロックＤｉｖ０〜Ｄｉｖ４に対応して設けられ、各々、第１データパスＤＰ１と１６ビットのデータＤＡＴの入出力を行う。以下、分割ブロックＤｉｖ０に対応する入出力バッファ３５における入出力データをデータＤＡＴ＜１５：０＞と表記する。同様に、分割ブロックＤｉｖ１に対応する入出力バッファ３５における入出力データをデータＤＡＴ＜３１：１６＞と表記する。分割ブロックＤｉｖ２に対応する入出力バッファ３５における入出力データをデータＤＡＴ＜４７：３２＞と表記する。分割ブロックＤｉｖ３に対応する入出力バッファ３５における入出力データをデータＤＡＴ＜６３：４８＞と表記する。分割ブロックＤｉｖ４に対応する入出力バッファ３５における入出力データをデータＤＡＴ＜７９：６４＞と表記する。従って、１つのプレーンＰＬＮにおいてデータパスと８０ビットのデータＤＡＴ＜７９：０＞の入出力が行われる。
入出力バッファ３５は、１６個のデータ入出力回路３６を含む。データ入出力回路３６は、クロック生成回路１４から受信した第１クロック信号ＣＬＫ１に基づいて、１ビットのデータＤＡＴの入出力を行う。以下、分割ブロックＤｉｖ０において、データＤＡＴ＜０＞〜データＤＡＴ＜１５＞に対応する１６個のデータ入出力回路を３６＿０〜３６＿１５とそれぞれ表記とする。同様に、分割ブロックＤｉｖ１において、データＤＡＴ＜１６＞〜データＤＡＴ＜３１＞に対応する１６個のデータ入出力回路を３６＿１６〜３６＿３１とそれぞれ表記とする。分割ブロックＤｉｖ２において、データＤＡＴ＜３２＞〜データＤＡＴ＜４７＞に対応する１６個のデータ入出力回路を３６＿３２〜３６＿４７とそれぞれ表記とする。分割ブロックＤｉｖ３において、データＤＡＴ＜４８＞〜データＤＡＴ＜６３＞に対応する１６個のデータ入出力回路を３６＿４８〜３６＿６３とそれぞれ表記とする。分割ブロックＤｉｖ４において、データＤＡＴ＜６４＞〜データＤＡＴ＜７９＞に対応する１６個のデータ入出力回路を３６＿６４〜３６＿７９とそれぞれ表記とする。
データ入出力回路３６は、図示せぬフリップフロップを含み、第１クロック信号ＣＬＫ１に基づいてデータをラッチする。データ入出力回路３６は、書き込み動作のときには、第１データパスＤＰ１を介して入力されたデータＤＡＴ（書き込みデータ）をページバッファ３４に送信する。また、データ入出力回路３６は、読み出し動作のときには、ページバッファ３４から受信したデータを第１データパスＤＰ１に出力する。データ入出力回路３６は、第１データパスＤＰ１に、第１クロック信号ＣＬＫ１に応じてＤＤＲ（double data rate）方式でデータを出力してもよく、ＳＤＲ（single data rate）方式でデータを出力してもよい。以下では、データ入出力回路３６がＤＤＲ方式でデータを出力する場合について説明する。
なお、ここでは、プレーンＰＬＮ０の例について説明したが、他のプレーンＰＬＮも同様の構成を有する。プレーンＰＬＮ１、ＰＬＮ４、ＰＬＮ５、ＰＬＮ８、ＰＬＮ９、ＰＬＮ１２、ＰＬＮ１３の入出力バッファ３５は、第１データパスＤＰ１とのデータの入出力に用いられ、プレーンＰＬＮ２、ＰＬＮ３、ＰＬＮ６、ＰＬＮ７、ＰＬＮ１０、ＰＬＮ１１、ＰＬＮ１４、ＰＬＮ１５の入出力バッファ２５は、第２データパスＤＰ２とのデータの入出力に用いられる。
１．３ メモリセルアレイの構成
次に、メモリセルアレイの構成について、図３及び図４を用いて説明する。図３は、プレーンＰＬＮ０におけるメモリセルアレイ３０の回路図を示しており、図４は、メモリセルアレイ３０の断面図を示している。なお、他のプレーンＰＬＮも同じ構成である。
図３に示すように、ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。以下、メモリセルトランジスタＭＴ０〜ＭＴ７を限定しない場合は、メモリセルトランジスタＭＴと表記する。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、電荷蓄積層に蓄えられた電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じた情報を記憶する。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であっても良いし、電荷蓄積層に導電層を用いたＦＧ型であっても良い。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。更に、選択トランジスタＳＴ１及びＳＴ２の個数は、任意であり、それぞれ１個以上あれば良い。
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。より具体的には、メモリセルトランジスタＭＴ０〜ＭＴ７は、その電流経路が直列に接続される。そしてメモリセルトランジスタＭＴ７のドレインは、選択トランジスタＳＴ１のソースに接続され、メモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
分割ブロックＤｉｖ０〜Ｄｉｖ４のストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０〜ＳＧＤ３にそれぞれ共通に接続される。換言すれば、各選択ゲート線ＳＧＤ０〜ＳＧＤ３は、複数の分割ブロックＤｉｖ間で各ストリングユニットＳＵ内にあるＮＡＮＤストリングＮＳを共通に接続する。選択ゲート線ＳＧＤ０〜ＳＧＤ３は、ロウデコーダ３１ａ及び３１ｂのいずれかに接続される。以下、選択ゲート線ＳＧＤ０〜ＳＧＤ３を限定しない場合は、選択ゲート線ＳＧＤと表記する。
分割ブロックＤｉｖ０〜Ｄｉｖ４のストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。
メモリセルアレイ３０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。すなわち、各ワード線ＷＬ０〜ＷＬ７は、複数の分割ブロックＤｉｖ間でメモリセルトランジスタＭＴ０〜ＭＴ７をそれぞれ共通に接続する。ワード線ＷＬ０〜ＷＬ７は、ロウデコーダ３１ａ及び３１ｂのいずれかに接続される。以下、ワード線ＷＬ０〜ＷＬ７を限定しない場合は、ワード線ＷＬと表記する。
分割ブロックＤｉｖ０〜Ｄｉｖ４のストリングユニットＳＵ内にある各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬ（Ｎ−１、但しＮは任意の整数）に接続される。ビット線ＢＬ０〜ＢＬ（Ｎ−１）は、それぞれ対応する分割ブロックＤｉｖのセンスアンプ３３に接続される。以下、ビット線ＢＬ０〜ＢＬ（Ｎ−１）を限定しない場合は、ビット線ＢＬと表記する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
書き込み動作及び読み出し動作は、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して一括して行われる。
次に、メモリセルアレイ３０の断面構成について説明する。図４の例は、ストリングユニットＳＵ０及びＳＵ１の断面を示しており、ストリングユニットＳＵ２及びＳＵ３の構成も同様である。なお、図４において、層間絶縁膜は省略されている。
図４に示すように、半導体基板１００に平行な第１方向Ｄ１に沿って、半導体基板１００に平行で第１方向Ｄ１に垂直な第２方向Ｄ２に延びるソース線コンタクトＬＩと複数のストリングユニットＳＵが設けられている。ソース線コンタクトＬＩは、半導体基板１００とＮＡＮＤストリングＮＳよりも上方に設けられる図示せぬソース線ＳＬとを接続する。なお、ソース線コンタクトＬＩ及びＮＡＮＤストリングＮＳの配置は任意に設定可能である。例えばストリングユニットＳＵ１及びＳＵ２の間にソース線コンタクトＬＩが設けられても良い。更に図４の例では、説明を簡略化するために１つのストリングユニットＳＵにおいて、複数のＮＡＮＤストリングＮＳが、第２方向Ｄ２に沿って１列に配列されている場合を示しているが、１つのストリングユニットＳＵにおけるＮＡＮＤストリングＮＳの配列は任意に設定可能である。例えば、第２方向Ｄ２に沿って、２列並行に配置されても良く、４列の千鳥配置に配列されても良い。
各ストリングユニットＳＵにおいて、ＮＡＮＤストリングＮＳは、半導体基板１００に垂直な第３方向Ｄ３に沿って形成されている。より具体的には、半導体基板１００の表面領域には、ｎ型ウェル１０１が設けられている。そして、ｎ型ウェル１０１の表面領域には、ｐ型ウェル１０２が設けられている。また、ｐ型ウェル１０２の表面領域の一部には、ｎ＋型拡散層１０３が設けられている。そしてｐ型ウェル１０２の上方には、選択ゲート線ＳＧＳ、メモリセルトランジスタＭＴ０〜ＭＴ７に接続されるワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤとして機能する１０層の配線層１０４が、それぞれ図示せぬ層間絶縁膜を介して順次積層されている。選択ゲート線ＳＧＤとして機能する配線層１０４は、ストリングユニットＳＵ毎に分離されており、図４の例では、同じレイヤに設けられた選択ゲート線ＳＧＤ０として機能する配線層１０４と選択ゲート線ＳＧＤ１として機能する配線層１０４が、それぞれ第２方向Ｄ２に延びるように分離されている。他の配線層１０４は、ブロックＢＬＫ内で共通である。
そして、１０層の配線層１０４を貫通してｐ型ウェル１０２に達するピラー状の半導体層１０５が形成されている。半導体層１０５の側面には、トンネル絶縁膜１０６、電荷蓄積層１０７、及びブロック絶縁膜１０８が順次形成される。半導体層１０５には、例えば多結晶シリコンが用いられる。トンネル絶縁膜１０６及びブロック絶縁膜１０８には、例えばシリコン酸化膜が用いられる。電荷蓄積層１０７には、例えばシリコン窒化膜が用いられる。半導体層１０５は、ＮＡＮＤストリングＮＳの電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして半導体層１０５の上端は、コンタクトプラグ１０９を介して、第１方向Ｄ１に延びる配線層１１０に接続される。配線層１１０は、ビット線ＢＬとして機能する。なお、図４の例では、選択ゲート線ＳＧＤ及びＳＧＳとして機能する配線層１０４は、それぞれ１層設けられているが、複数層設けられても良い。
ソース線コンタクトＬＩは、第２方向Ｄ２に沿ってライン形状を有する。ソース線コンタクトＬＩには、例えば多結晶シリコンが用いられる。そしてソース線コンタクトＬＩの底面はｎ＋型拡散層１０３に接続され、上面はソース線ＳＬとして機能する配線層（不図示）に接続される。
１．４ クロック信号線及びデータパスの構成
次に、クロック信号線とデータパスの構成について、図５を用いて説明する。図５の例は、プレーンＰＬＮ０と、第１データパスＤＰ１及び第１クロック信号ＣＬＫ１の信号線との接続及びレイアウトを示している。他のプレーンＰＬＮとデータパス及びクロック信号線との接続も同様である。なお、図５の例では、説明を簡略化するために、プレーンＰＬＮ０のロウデコーダ３１ａ及び３１ｂ、カラムデコーダ３２ａ及び３２ｂ、センスアンプ３３、及びページバッファ３４は、省略されている。
図５に示すように、第１クロック信号ＣＬＫ１は、第１クロック信号線Ｃ１Ｌを介して各プレーンＰＬＮに送信される。図５の例では、第１クロック信号ＣＬＫ１は、第１クロック信号線Ｃ１Ｌを通して、紙面下側から上側に向かって送信される。第１クロック信号線Ｃ１Ｌの一端は、クロック生成回路１４に接続される。第１クロック信号線Ｃ１Ｌは、第１クロック信号線Ｃ１Ｌにおける第１クロック信号ＣＬＫ１のＲＣ遅延を低減するために比較的低抵抗な配線により形成され、例えば、信号線の経路に中継用の高駆動ドライバとして機能するバッファ２０２及び２０３が設けられている。なお、第１クロック信号線Ｃ１Ｌに接続されるバッファの個数は、任意に設定可能である。
プレーンＰＬＮ０は、第１クロック信号線Ｃ１Ｌより分岐されたプレーンＰＬＮ０用のクロック信号線Ｐ０Ｃ１Ｌに接続される。より具体的には、第１クロック信号線Ｃ１Ｌ及びクロック信号線Ｐ０Ｃ１Ｌは、分割ブロックＤｉｖ０〜Ｄｉｖ４の各入出力バッファ３５に含まれるデータ入出力回路３６＿０〜３６＿７９に沿って配置されている。そして、第１クロック信号線Ｃ１Ｌは、プレーンＰＬＮ０に対応する２箇所の分岐点Ｂ１及びＢ２で分岐され、２つのスリーステートバッファ２００及び２０１を介してクロック信号線Ｐ０Ｃ１Ｌに接続される。分岐点Ｂ１は、第１クロック信号線Ｃ１Ｌにおいて、分岐点Ｂ２よりもクロック生成回路１４に近い側に設けられる。従って、クロック信号線Ｐ０Ｃ１Ｌでは、分岐点Ｂ１及びスリーステートバッファ２００を介して、紙面下側から上側に向かって第１クロック信号ＣＬＫ１が送信されることもあるし、分岐点Ｂ２及びスリーステートバッファ２０１を介して、紙面上側から下側に向かって第１クロック信号ＣＬＫ１が送信されることもある。すなわち、第１クロック信号ＣＬＫ１は、クロック信号線Ｐ０Ｃ１Ｌにおいて、双方向に送信可能である。詳細は後述するが、チップ制御回路１３は、書き込み動作及び読み出し動作に応じて、クロック信号線Ｐ０Ｃ１Ｌにおける第１クロック信号ＣＬＫ１の送信方向を変える。
スリーステートバッファ２００の入力端子には、分岐点Ｂ１で分岐された第１クロック信号ＣＬＫ１が入力され、出力端子はクロック信号線Ｐ０Ｃ１Ｌの一端に接続される。スリーステートバッファ２００の制御端子には、チップ制御回路１３から受信した制御信号ＷＳ１が入力される。制御信号ＷＳ１は、プレーンＰＬＮ０への書き込み動作時にＨｉｇｈ（“Ｈ”）レベルとされる。スリーステートバッファ２００は、制御信号ＷＳ１が“Ｈ”レベルの際、第１クロック信号ＣＬＫ１をクロック信号線Ｐ０Ｃ１Ｌに送信し、制御信号ＷＳ１がＬｏｗ（“Ｌ”）レベルの際、ハイ・インピーダンス状態となる。
スリーステートバッファ２０１の入力端子には、分岐点Ｂ２で分岐された第１クロック信号ＣＬＫ１が入力され、出力端子はクロック信号線Ｐ０Ｃ１Ｌの他端に接続される。スリーステートバッファ２０１の制御端子には、チップ制御回路１３から受信した制御信号ＲＳ１が入力される。制御信号ＲＳ１は、プレーンＰＬＮ０からの読み出し動作時に“Ｈ”レベルとされる。スリーステートバッファ２０１は、制御信号ＲＳ１が“Ｈ”レベルの際、第１クロック信号ＣＬＫ１をクロック信号線Ｐ０Ｃ１Ｌに送信し、制御信号ＲＳ１が “Ｌ”レベルの際、ハイ・インピーダンス状態となる。
従って、スリーステートバッファ２００及び２０１は、制御信号ＷＳ１及びＲＳ１に基づいてクロック信号線Ｐ０Ｃ１Ｌにおける第１クロック信号ＣＬＫ１の送信方向を切り替える双方向バッファ回路として機能する。なお、制御信号ＲＳ１及びＷＳ１が“Ｈ”レベルの場合、スリーステートバッファ２００及び２０１は、共にハイ・インピーダンス状態とされ、クロック信号線Ｐ０Ｃ１Ｌはフローティング状態とされる。例えば、フローティング状態を回避するために、クロック信号線Ｐ０Ｃ１Ｌ上にラッチ回路を設けて、最後の電位状態を保持するようにしてもよい。
クロック信号線Ｐ０Ｃ１Ｌの経路には、４つの双方向バッファ回路２１０、２２０、２３０、及び２４０が設けられている。双方向バッファ回路２１０、２２０、２３０、及び２４０は、プレーンＰＬＮ０において書き込み動作及び読み出し動作を行う際に、制御信号ＷＳ１及びＲＳ１に基づいて、クロック信号線Ｐ０Ｃ１Ｌにおける第１クロック信号ＣＬＫ１の送信方向を切り替える。スリーステートバッファ２００に接続されたクロック信号線Ｐ０Ｃ１Ｌの一端から、スリーステートバッファ２０１に接続されたクロック信号線Ｐ０Ｃ１Ｌの他端に向かって、クロック信号線Ｐ０Ｃ１Ｌには、データ入出力回路３６＿０〜３６＿１５、双方向バッファ回路２１０、データ入出力回路３６＿１６〜３６＿３１、双方向バッファ回路２２０、データ入出力回路３６＿３２〜３６＿４７、双方向バッファ回路２３０、データ入出力回路３６＿４８〜３６＿６３、双方向バッファ回路２４０、並びにデータ入出力回路３６＿６４〜３６＿７９が順に接続される。
双方向バッファ回路２１０は、２つのスリーステートバッファ２１１及び２１２を含む。スリーステートバッファ２１１の入力端子は、スリーステートバッファ２０１に向かって延びるクロック信号線Ｐ０Ｃ１Ｌに接続され、出力端子は、スリーステートバッファ２００に向かって延びるクロック信号線Ｐ０Ｃ１Ｌに接続され、制御端子には、制御信号ＲＳ１が入力される。また、スリーステートバッファ２１２の入力端子は、スリーステートバッファ２００に向かって延びるクロック信号線Ｐ０Ｃ１Ｌに接続され、出力端子は、スリーステートバッファ２０１に向かって延びるクロック信号線Ｐ０Ｃ１Ｌに接続され、制御端子には、制御信号ＷＳ１が入力される。
同様に、双方向バッファ回路２２０は、２つのスリーステートバッファ２２１及び２２２を含む。スリーステートバッファ２２１の入力端子は、スリーステートバッファ２０１に向かって延びるクロック信号線Ｐ０Ｃ１Ｌに接続され、出力端子は、スリーステートバッファ２００に向かって延びるクロック信号線Ｐ０Ｃ１Ｌに接続され、制御端子には、制御信号ＲＳ１が入力される。また、スリーステートバッファ２２２の入力端子は、スリーステートバッファ２００に向かって延びるクロック信号線Ｐ０Ｃ１Ｌに接続され、出力端子は、スリーステートバッファ２０１に向かって延びるクロック信号線Ｐ０Ｃ１Ｌに接続され、制御端子には、制御信号ＷＳ１が入力される。
双方向バッファ回路２３０は、２つのスリーステートバッファ２３１及び２３２を含む。スリーステートバッファ２３１の入力端子は、スリーステートバッファ２０１に向かって延びるクロック信号線Ｐ０Ｃ１Ｌに接続され、出力端子は、スリーステートバッファ２００に向かって延びるクロック信号線Ｐ０Ｃ１Ｌに接続され、制御端子には、制御信号ＲＳ１が入力される。また、スリーステートバッファ２３２の入力端子は、スリーステートバッファ２００に向かって延びるクロック信号線Ｐ０Ｃ１Ｌに接続され、出力端子は、スリーステートバッファ２０１に向かって延びるクロック信号線Ｐ０Ｃ１Ｌに接続され、制御端子には、制御信号ＷＳ１が入力される。
双方向バッファ回路２４０は、２つのスリーステートバッファ２４１及び２４２を含む。スリーステートバッファ２４１の入力端子は、スリーステートバッファ２０１に向かって延びるクロック信号線Ｐ０Ｃ１Ｌに接続され、出力端子は、スリーステートバッファ２００に向かって延びるクロック信号線Ｐ０Ｃ１Ｌに接続され、制御端子には、制御信号ＲＳ１が入力される。また、スリーステートバッファ２４２の入力端子は、スリーステートバッファ２００に向かって延びるクロック信号線Ｐ０Ｃ１Ｌに接続され、出力端子は、スリーステートバッファ２０１に向かって延びるクロック信号線Ｐ０Ｃ１Ｌに接続され、制御端子には、制御信号ＷＳ１が入力される。
次に、第１データパスＤＰ１の接続について説明する。第１データパスＤＰ１の一端は、第１フリップフロップ回路１１ａに接続される。第１データパスＤＰ１の経路には、５つの双方向バッファ回路２５０、２６０、２７０、２８０、及び２９０が設けられている。より具体的には、第１データパスＤＰ１は、例えば、第１クロック信号線Ｃ１Ｌ及びクロック信号線Ｐ０Ｃ１Ｌに沿って配置されている。第１フリップフロップ回路１１ａに接続された第１データパスＤＰ１の一端から他端に向かって、第１データパスＤＰ１には、双方向バッファ回路２５０、データ入出力回路３６＿０〜３６＿１５、双方向バッファ回路２６０、データ入出力回路３６＿１６〜３６＿３１、双方向バッファ回路２７０、データ入出力回路３６＿３２〜３６＿４７、双方向バッファ回路２８０、データ入出力回路３６＿４８〜３６＿６３、双方向バッファ回路２９０、並びにデータ入出力回路３６＿６４〜３６＿７９が順に接続される。双方向バッファ回路２５０、２６０、２７０、２８０、及び２９０は、第１データパスＤＰ１に接続されたいずれかのプレーンＰＬＮにおいて書き込み動作または読み出し動作等を行う際に、第１データパスＤＰ１におけるデータＤＡＴ＜７９：０＞の送信方向を切り替える。
双方向バッファ回路２５０は、２つのスリーステートバッファ２５１及び２５２を含む。スリーステートバッファ２５１の入力端子は、各プレーンＰＬＮに向かって延びる第１データパスＤＰ１に接続され、出力端子は、第１フリップフロップ回路１１ａに向かって延びる第１データパスＤＰ１に接続され、制御端子には、チップ制御回路１３から受信した制御信号ＲＳａが入力される。制御信号ＲＳａは、第１データパスＤＰ１に接続されたいずれかのプレーンＰＬＮの読み出し動作時に“Ｈ”レベルとされる。また、スリーステートバッファ２５２の入力端子は、第１フリップフロップ回路１１ａに向かって延びる第１データパスＤＰ１に接続され、出力端子は、制御端子には、制御信号ＷＳａが入力される。制御信号ＷＳａは、第１データパスＤＰ１に接続されたいずれかのプレーンＰＬＮの書き込み動作時に“Ｈ”レベルとされる。
双方向バッファ回路２６０、２７０、２８０、及び２９０の構成は、双方向バッファ回路２５０と同じである。双方向バッファ回路２６０は、２つのスリーステートバッファ２６１及び２６２を含む。双方向バッファ回路２７０は、２つのスリーステートバッファ２７１及び２７２を含む。双方向バッファ回路２８０は、２つのスリーステートバッファ２８１及び２８２を含む。双方向バッファ回路２９０は、２つのスリーステートバッファ２９１及び２９２を含む。スリーステートバッファ２６１、２７１、２８１、及び２９１は、双方向バッファ回路２５０のスリーステートバッファ２５１に相当し、それぞれの制御端子には制御信号ＲＳａが入力される。スリーステートバッファ２６２、２７２、２８２、及び２９２は、双方向バッファ回路２５０のスリーステートバッファ２５２に相当し、それぞれの制御端子には制御信号ＷＳａが入力される。
１．５ データ及び第１クロック信号送信の具体例
次に、データ及び第１クロック信号送信の具体例について説明する。
１．５．１ 書き込み動作の例
まず、書き込み動作時におけるデータ及び第１クロック信号ＣＬＫ１の送信について、図６を用いて説明する。図６の例は、プレーンＰＬＮ０における書き込み動作時の書き込みデータＤＡＴ＜７９：０＞及び第１クロック信号ＣＬＫ１の送信経路を示す。
図６に示すように、チップ制御回路１３は、制御信号ＷＳ１及びＷＳａを“Ｈ”レベルとし、制御信号ＲＳ１及びＲＳａを“Ｌ”レベルにする。これにより、第１クロック信号線Ｃ１Ｌ及びクロック信号線Ｐ０Ｃ１Ｌの経路において、スリーステートバッファ２００、２１２、２２２、２３２、及び２４２が動作状態となる。また、第１データパスＤＰ１の経路において、スリーステートバッファ２５２、２６２、２７２、２８２、及び２９２が動作状態とされる。この結果、第１クロック信号ＣＬＫ１は、クロック信号線Ｐ０Ｃ１Ｌにおいて、スリーステートバッファ２００から、スリーステートバッファ２１２、２２２、２３２、及び２４２の方向に向かって送信される。また、書き込みデータＤＡＴ＜７９：０＞は、スリーステートバッファ２５２から、スリーステートバッファ２６２、２７２、２８２、及び２９２の方向に向かって送信される。従って、クロック信号線Ｐ０Ｃ１Ｌにおける第１クロック信号ＣＬＫ１の送信方向と、第１データパスＤＰ１におけるデータＤＡＴの送信方向とは、同じである。
クロック信号線Ｐ０Ｃ１Ｌ及び第１データパスＤＰ１において、各バッファ間における配線遅延量をｔＲＣとし、各バッファによるバッファ遅延量をｔＢＤとする。例えば、分割ブロックＤｉｖ０のデータ入出力回路３６＿０に入力されるデータＤＡＴ＜０＞には、スリーステートバッファ２５２によるバッファ遅延（ｔＢＤ）が生じ、第１クロック信号ＣＬＫ１には、スリーステートバッファ２００によるバッファ遅延（ｔＢＤ）が生じる。従って、データ入出力回路３６＿０におけるデータＤＡＴ＜０＞の遅延量及び第１クロック信号ＣＬＫ１の遅延量は、以下に示す関係にある。
データＤＡＴ＜０＞の遅延量；０×ｔＲＣ＋１×ｔＢＤ
第１クロック信号ＣＬＫ１の遅延量；０×ｔＲＣ＋１×ｔＢＤ
すなわち、データ入出力回路３６＿０におけるデータＤＡＴ＜０＞の遅延量及び第１クロック信号ＣＬＫ１の遅延量は、ほぼ同じ、あるいは同期していると言える。
また、分割ブロックＤｉｖ４のデータ入出力回路３６＿７９に入力されるデータＤＡＴ＜７９＞には、スリーステートバッファ２５２、２６２、２７２、２８２、及び２９２によるバッファ遅延（５×ｔＢＤ）が生じ、スリーステートバッファ２５２からデータ入出力回路３６＿７９までの配線遅延（５×ｔＲＣ）が生じる。同様に、データ入出力回路３６＿７９に入力される第１クロック信号ＣＬＫ１には、スリーステートバッファ２００、２１２、２２２、２３２、及び２４２によるバッファ遅延（５×ｔＢＤ）が生じ、スリーステートバッファ２００からデータ入出力回路３６＿７９までの配線遅延（５×ｔＲＣ）が生じる。従って、データ入出力回路３６＿７９におけるデータＤＡＴ＜７９＞の遅延量及び第１クロック信号ＣＬＫ１の遅延量は、以下に示す関係にある。
データＤＡＴ＜７９＞の遅延量；５×ｔＲＣ＋５×ｔＢＤ
第１クロック信号ＣＬＫ１の遅延量；５×ｔＲＣ＋５×ｔＢＤ
すなわち、データ入出力回路３６＿７９におけるデータＤＡＴ＜７９＞の遅延量及び第１クロック信号ＣＬＫ１の遅延量は、ほぼ同じ、あるいは同期していると言える。他のデータ入出力回路３６＿１〜３６＿７８も同じである。従って、書き込み動作の際、データ入出力回路３６＿０〜３６＿７９の各々において、データＤＡＴの入力タイミングと第１クロック信号ＣＬＫ１の入力タイミングとは、ほぼ同期している。
１．５．２ 読み出し動作の例
次に、読み出し動作時におけるデータ及び第１クロック信号ＣＬＫ１の送信について、図７を用いて説明する。図７の例は、プレーンＰＬＮ０における読み出し動作時の読み出しデータＤＡＴ＜７９：０＞及び第１クロック信号ＣＬＫ１の送信経路を示す。
図７に示すように、チップ制御回路１３は、制御信号ＲＳ１及びＲＳａを“Ｈ”レベルとし、制御信号ＷＳ１及びＷＳａを“Ｌ”レベルにする。これにより、第１クロック信号線Ｃ１Ｌ及びクロック信号線Ｐ０Ｃ１Ｌの経路において、スリーステートバッファ２０１、２４１、２３１、２２１、及び２１１が動作状態となる。また、第１データパスＤＰ１の経路において、スリーステートバッファ２５１、２６１、２７１、２８１、及び２９１が動作状態とされる。この結果、第１クロック信号ＣＬＫ１は、クロック信号線Ｐ０Ｃ１Ｌにおいて、スリーステートバッファ２０１から、スリーステートバッファ２４１、２３１、２２１、及び２１１の方向に向かって送信される。また、読み出しデータＤＡＴ＜７９：０＞は、スリーステートバッファ２９２、２８２、２７２、２６２からスリーステートバッファ２５１の方向に向かって送信される。従って、クロック信号線Ｐ０Ｃ１Ｌにおける第１クロック信号ＣＬＫ１の送信方向と、第１データパスＤＰ１におけるデータＤＡＴの送信方向とが同じである。
第１クロック信号線Ｃ１Ｌにおいて、分岐点Ｂ１からスリーステートバッファ２０１までの遅延量（バッファ遅延及び配線遅延を含む）をｔＭＣＤとする。例えば、分割ブロックＤｉｖ０のデータ入出力回路３６＿０に着目すると、データ入出力回路３６＿０に入力される第１クロック信号ＣＬＫ１には、遅延量ｔＭＣＤ、スリーステートバッファ２０１、２４１、２３１、２２１、及び２１１によるバッファ遅延（５×ｔＢＤ）、及びスリーステートバッファ２０１からデータ入出力回路３６＿０までの配線遅延（５×ｔＲＣ）が生じる。また、データ入出力回路３６＿０から出力されるデータＤＡＴ＜０＞には、スリーステートバッファ２５１によるバッファ遅延（ｔＢＤ）が生じる。従って、データ入出力回路３６＿０に対する読み出しアクセスの遅延量は、以下の関係にある。
データＤＡＴ＜０＞の遅延量；ｔＭＣＤ＋６×ｔＢＤ＋５×ｔＲＣ
また、分割ブロックＤｉｖ４のデータ入出力回路３６＿７９に着目すると、データ入出力回路３６＿７９に入力される第１クロック信号ＣＬＫ１には、遅延量ｔＭＣＤ及びスリーステートバッファ２０１によるバッファ遅延（ｔＢＤ）が生じる。また、データ入出力回路３６＿７９から出力されるデータＤＡＴ＜７９＞には、スリーステートバッファ２９１、２８１、２７１、２６１、及び２５１によるバッファ遅延（５×ｔＢＤ）及びデータ入出力回路３６＿７９からスリーステートバッファ２５１までの配線遅延（５×ｔＲＣ）が生じる。従って、データ入出力回路３６＿７９に対する読み出しアクセスの遅延量は、以下の関係にある。
データＤＡＴ＜７９＞の遅延量；ｔＭＣＤ＋６×ｔＢＤ＋５×ｔＲＣ
すなわち、読み出し動作におけるデータＤＡＴ＜０＞〜ＤＡＴ＜７９＞の遅延量は、ほぼ同じ、あるいは同期していると言える。
１．６ 本実施形態に係る効果
本実施形態に係る構成であれば、半導体記憶装置の信頼性を向上できる。以下、本効果につき詳述する。
まず、読み出しデータのタイミングチャートの具体例について、図８及び図９を用いて説明する。図８は、比較例として、プレーンＰＬＮ０における第１クロック信号ＣＬＫ１の送信方向と、読み出しデータの送信方向とが異なる場合の読み出しデータのタイミングチャートを示している。より具体的には、例えば、読み出し動作時に、第１クロック信号ＣＬＫ１を、スリーステートバッファ２００からクロック信号線Ｐ０Ｃ１Ｌに送信した場合の、読み出しデータのタイミングチャートを示している。図９は、本実施形態におけるプレーンＰＬＮ０における読み出しデータのタイミングチャートを示している。なお、図８及び図９の例では、読み出しデータの一部として、分割ブロックＤｉｖ０のデータ入出力回路３６＿０及び３６＿１５から出力されるデータ（参照符号”Div0_DAT<0>”及び”DiV0_DAT<15>”）、並びに分割ブロックＤｉｖ４のデータ入出力回路３６＿６４及び３６＿７９から出力されるデータ（参照符号”Div4_DAT<64>”及び”DiV4_DAT<79>”）を示している。
図８に示すように、読み出し動作において、第１クロック信号ＣＬＫ１の送信方向とデータＤＡＴの送信方向が異なる場合、データ入出力回路３６＿０に対して、他のデータ入出力回路３６＿１５、３６＿６４、及び３６＿７９は、第１クロック信号ＣＬＫ１の入力のタイミングに遅延が生じ、更に、出力データが、例えば第１フリップフロップ回路１１ａに達するタイミングにも遅延が生じる。従って、データＤＡＴ＜０＞、ＤＡＴ＜１５＞、ＤＡＴ＜６４＞、及びＤＡＴ＜７９＞の順に遅延量が大きくなる。例えば、第１フリップフロップ回路１１ａにおいて、データＤＡＴ＜７９：０＞を一括してラッチする場合、そのデータキャプチャウィンドウは、データＤＡＴ＜７９：０＞間のタイミングのずれにより狭くなり、フリップフロップへのデータの取り込みミスによる誤読み出しの可能性が高くなる。出力周波数が高くなるほどデータキャプチャウィンドウは狭くなるため、高速動作時における安定したデータの受け渡しが困難となる。
これに対し、本実施形態に係る構成であれば、クロック信号線Ｐ０Ｃ１Ｌを相補駆動することができ、書き込み動作時と読み出し動作時のクロック信号の方向を制御できる。従って、読み出し動作時においても、クロック信号と読み出しデータの送信方向を同じにできる。
図９に示すように、読み出し動作において、第１クロック信号ＣＬＫ１の送信方向とデータＤＡＴの送信方向を同じにすることにより、データ入出力回路３６＿０、３６＿１５、３６＿６４、及び３６＿７９の遅延量のばらつきを抑制できる。従って、データＤＡＴ＜７９：０＞が、例えば第１フリップフロップ回路１１ａに達するタイミングのずれを抑制できる。従って、第１フリップフロップ回路１１ａ（または第２フリップフロップ回路１１ｂ）におけるデータキャプチャウィンドウを十分に確保することができ、誤読み出しを抑制できる。従って、半導体記憶装置の信頼性を向上できる。
更に、データキャプチャウィンドウが狭くなるのを抑制できるため、より高い周波数の出力信号（クロック信号）に対応でき、半導体記憶装置の処理能力を向上できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、読み出し動作時における第１フリップフロップ回路１１ａへの第２クロック信号の送信経路について説明する。以下、第１実施形態と異なる点についてのみ説明する。
２．１ クロック信号線及びデータパスの構成
まず、クロック信号線とデータパスの構成について、図１０を用いて説明する。図１０の例は、プレーンＰＬＮ０、ＰＬＮ４、ＰＬＮ８、及びＰＬＮ１２と、第１クロック信号線Ｃ１Ｌ及び第１データパスＤＰ１との接続及びレイアウト、並びに、第１フリップフロップ回路１１ａと第２クロック信号ＣＬＫ２の信号線との接続及びレイアウトを示している。他のプレーンＰＬＮとデータパス及びクロック信号線との接続も同様である。なお、図１０の例では、説明を簡略化するために、プレーンＰＬＮ０、ＰＬＮ４、ＰＬＮ８、及びＰＬＮ１２のロウデコーダ３１ａ及び３１ｂ、カラムデコーダ３２ａ及び３２ｂ、センスアンプ３３、及びページバッファ３４は、省略されている。更に、第１実施形態の図５で説明したバッファ２０３、並びに双方向バッファ回路２１０、２２０、２３０、２４０、２６０、２７０、２８０、及び２９０は、省略されている。更に、第１クロック信号線Ｃ１Ｌ及び第１データパスＤＰ１に接続される他のプレーン（ＰＬＮ１、ＰＬＮ５、ＰＬＮ９、及びＰＬＮ１３）は、省略されている。
図１０に示すように、第１クロック信号ＣＬＫ１は、第１クロック信号線Ｃ１Ｌを介して各プレーンＰＬＮに送信される。より具体的には、第１クロック信号線Ｃ１Ｌは、プレーンＰＬＮ０、ＰＬＮ４、ＰＬＮ８、及びＰＬＮ１２の各々に含まれるデータ入出力回路３６＿０〜３６＿７９に沿って配置されている。そして、図１０の例では、紙面下側から上側に向かって第１クロック信号ＣＬＫ１が送信される。また、図１０の例では、第１クロック信号線Ｃ１Ｌには、中継用の高駆動ドライバと機能するバッファ２０２ａ〜２０２ｄが設けられている。バッファ２０２ａ〜２０２ｄは、第１実施形態の図５で説明したバッファ２０２に相当する。なお、第１クロック信号線Ｃ１Ｌに接続されるバッファの個数は、任意に設定可能である。
プレーンＰＬＮ０、ＰＬＮ４、ＰＬＮ８、及びＰＬＮ１２は、第１実施形態の図５と同様に、対応するクロック信号線Ｐ０Ｃ１Ｌ、Ｐ４Ｃ１Ｌ、Ｐ８Ｃ１Ｌ、及びＰ１２Ｃ１Ｌにそれぞれ接続される。クロック信号線Ｐ０Ｃ１Ｌの一端及び他端は、２つのスリーステートバッファ２００ａ及び２０１ａを介して第１クロック信号線Ｃ１Ｌに接続される。同様に、クロック信号線Ｐ４Ｃ１Ｌの一端及び他端は、２つのスリーステートバッファ２００ｂ及び２０１ｂを介して第１クロック信号線Ｃ１Ｌに接続される。クロック信号線Ｐ８Ｃ１Ｌの一端及び他端は、２つのスリーステートバッファ２００ｃ及び２０１ｃを介して第１クロック信号線Ｃ１Ｌに接続される。クロック信号線Ｐ１２Ｃ１Ｌの一端及び他端は、２つのスリーステートバッファ２００ｄ及び２０１ｄを介して第１クロック信号線Ｃ１Ｌに接続される。
スリーステートバッファ２００ａ〜２００ｄは、第１実施形態の図５で説明したスリーステートバッファ２００に相当し、チップ制御回路１３から送信される制御信号ＷＳ１〜ＷＳ４に基づいてそれぞれ制御される。制御信号ＷＳ１、ＷＳ２、ＷＳ３、及びＷＳ４は、プレーンＰＬＮ０、ＰＬＮ４、ＰＬＮ８、及びＰＬＮ１２の書き込み動作時に、それぞれ“Ｈ”レベルとされる。スリーステートバッファ２０１ａ〜２０１ｄは、第１実施形態の図５で説明したスリーステートバッファ２０１に相当し、チップ制御回路１３から送信される制御信号ＲＳ１〜ＲＳ４に基づいてそれぞれ制御される。制御信号ＲＳ１、ＲＳ２、ＲＳ３、及びＲＳ４は、プレーンＰＬＮ０、ＰＬＮ４、ＰＬＮ８、及びＰＬＮ１２の読み出し動作時に、それぞれ“Ｈ”レベルとされる。
第１データパスＤＰ１は、例えば、第１クロック信号線Ｃ１Ｌに沿って配置されている。第１データパスＤＰ１の経路には、４つの双方向バッファ回路２５０ａ〜２５０ｄが設けられている。双方向バッファ回路２５０ａ〜２５０ｄは、第１実施形態の図５で説明した双方向バッファ回路２５０に相当する。より具体的には、第１フリップフロップ回路１１ａに接続された第１データパスＤＰ１の一端から他端に向かって、第１データパスＤＰ１には、双方向バッファ回路２５０ａ、プレーンＰＬＮ０、双方向バッファ回路２５０ｂ、プレーンＰＬＮ４、双方向バッファ回路２５０ｃ、プレーンＰＬＮ８、双方向バッファ回路２５０ｄ、プレーンＰＬＮ１２が順に接続される。
双方向バッファ回路２５０ａは、２つのスリーステートバッファ２５１ａ及び２５２ａを含む。同様に、双方向バッファ回路２５０ｂは、２つのスリーステートバッファ２５１ｂ及び２５２ｂを含む。双方向バッファ回路２５０ｃは、２つのスリーステートバッファ２５１ｃ及び２５２ｃを含む。双方向バッファ回路２５０ｄは、２つのスリーステートバッファ２５１ｄ及び２５２ｄを含む。
スリーステートバッファ２５１ａ〜２５１ｄは、第１実施形態の図５で説明したスリーステートバッファ２５１に相当し、チップ制御回路１３から送信される制御信号ＲＳａ〜ＲＳｄに基づいてそれぞれ制御される。制御信号ＲＳａは、プレーンＰＬＮ０、ＰＬＮ４、ＰＬＮ８、及びＰＬＮ１２の読み出し動作時に、“Ｈ”レベルとされる。制御信号ＲＳｂは、プレーンＰＬＮ４、ＰＬＮ８、及びＰＬＮ１２の読み出し動作時に、“Ｈ”レベルとされる。制御信号ＲＳｃは、ＰＬＮ８及びＰＬＮ１２の読み出し動作時に、“Ｈ”レベルとされる。制御信号ＲＳｄは、プレーンＰＬＮ１２の読み出し動作時に、“Ｈ”レベルとされる。
スリーステートバッファ２５２ａ〜２５２ｄは、第１実施形態の図５で説明したスリーステートバッファ２５２に相当し、チップ制御回路１３から送信される制御信号ＷＳａ〜ＷＳｄに基づいてそれぞれ制御される。制御信号ＷＳａは、プレーンＰＬＮ０、ＰＬＮ４、ＰＬＮ８、及びＰＬＮ１２の書き込み動作時に、“Ｈ”レベルとされる。制御信号ＷＳｂは、プレーンＰＬＮ４、ＰＬＮ８、及びＰＬＮ１２の書き込み動作時に、“Ｈ”レベルとされる。制御信号ＷＳｃは、ＰＬＮ８及びＰＬＮ１２の書き込み動作時に、“Ｈ”レベルとされる。制御信号ＷＳｄは、プレーンＰＬＮ１２の書き込み動作時に、“Ｈ”レベルとされる。
次に、第１フリップフロップ回路１１ａに入力される第２クロック信号ＣＬＫ２について、説明する。第２クロック信号ＣＬＫ２は、読み出し対象となるプレーンＰＬＮに応じた異なる送信経路を介して、第１フリップフロップ回路１１ａに入力される。
より具体的には、読み出し対象としてプレーンＰＬＮ０が選択された場合、クロック信号線Ｃ２Ｌ１、Ｃ２Ｌ２及びＣ２Ｌ９を用いた第１経路が選択され、読み出し対象としてプレーンＰＬＮ４が選択された場合、クロック信号線Ｃ２Ｌ１〜Ｃ２Ｌ３、Ｃ２Ｌ８、及びＣ２Ｌ９を用いた第２経路が選択される。また、読み出し対象としてプレーンＰＬＮ８が選択された場合、クロック信号線Ｃ２Ｌ１〜Ｃ２Ｌ４、及びＣ２Ｌ７〜Ｃ２Ｌ９を用いた第３経路が選択され、読み出し対象としてプレーンＰＬＮ１２が選択された場合、クロック信号線Ｃ２Ｌ１〜Ｃ２Ｌ９を用いた第４経路が選択される。
クロック信号線Ｃ２Ｌ１〜Ｃ２Ｌ９は、第１クロック信号線Ｃ１Ｌ及び第１データパスＤＰ１に沿って配置される。より具体的には、クロック信号線Ｃ２Ｌ２〜Ｃ２Ｌ５は、図示せぬ電源電圧配線及び接地電圧配線から第１クロック信号線Ｃ１Ｌが受けるノイズの影響とクロック信号線Ｃ２Ｌ２〜Ｃ２Ｌ５が受けるノイズの影響とが同程度となるように、第１クロック信号線Ｃ１Ｌの近傍に配置されるのが好ましい。同様に、クロック信号線Ｃ２Ｌ６は、図示せぬ電源電圧配線及び接地電圧配線からクロック信号線Ｐ１２Ｃ１Ｌが受けるノイズの影響とクロック信号線Ｃ２Ｌ６が受けるノイズの影響とが同程度となるように、クロック信号線Ｐ１２Ｃ１Ｌの近傍に配置されるのが好ましい。クロック信号線Ｃ２Ｌ７は、図示せぬ電源電圧配線及び接地電圧配線からクロック信号線Ｐ８Ｃ１Ｌが受けるノイズの影響とクロック信号線Ｃ２Ｌ７が受けるノイズの影響とが同程度となるように、クロック信号線Ｐ８Ｃ１Ｌの近傍に配置されるのが好ましい。クロック信号線Ｃ２Ｌ８は、図示せぬ電源電圧配線及び接地電圧配線からクロック信号線Ｐ４Ｃ１Ｌが受けるノイズの影響とクロック信号線Ｃ２Ｌ８が受けるノイズの影響とが同程度となるように、クロック信号線Ｐ４Ｃ１Ｌの近傍に配置されるのが好ましい。クロック信号線Ｃ２Ｌ９は、図示せぬ電源電圧配線及び接地電圧配線からクロック信号線Ｐ０Ｃ１Ｌが受けるノイズの影響とクロック信号線Ｃ２Ｌ９が受けるノイズの影響とが同程度となるように、クロック信号線Ｐ０Ｃ１Ｌの近傍に配置されるのが好ましい。
クロック信号線Ｃ２Ｌ１〜Ｃ２Ｌ９の経路には、バッファ３００、送信経路を切り替えるための切り替え回路３１０、３２０、及び３３０、並びにスリーステートバッファ３０１が設けられている。
バッファ３００の入力端子は、クロック信号線Ｃ２Ｌ１を介してクロック生成回路１４に接続され、出力端子は、クロック信号線Ｃ２Ｌ２に接続される。
切り替え回路３１０は、２つのスリーステートバッファ３１１及び３１２、並びにマルチプレクサ３１３を含む。スリーステートバッファ３１１の入力端子は、クロック信号線Ｃ２Ｌ２に接続され、出力端子は、クロック信号線Ｃ２Ｌ３に接続され、制御端子には、制御信号ＲＳｂが入力される。スリーステートバッファ３１２の入力端子は、クロック信号線Ｃ２Ｌ２に接続され、出力端子は、マルチプレクサ３１３の一方の入力端子に接続され、制御端子には、制御信号ＲＳ１が入力される。マルチプレクサ３１３の他方の入力端子は、クロック信号線Ｃ２Ｌ８に接続され、出力端子はクロック信号線Ｃ２Ｌ９に接続される。マルチプレクサ３１３は、制御信号ＲＳ１が“Ｈ”レベルのときに、スリーステートバッファ３１２の出力端子と、クロック信号線Ｃ２Ｌ９とを接続し、制御信号ＲＳ１が“Ｌ”レベルのときに、クロック信号線Ｃ２Ｌ８とクロック信号線Ｃ２Ｌ９とを接続する。
切り替え回路３２０は、２つのスリーステートバッファ３２１及び３２２、並びにマルチプレクサ３２３を含む。スリーステートバッファ３２１の入力端子は、クロック信号線Ｃ２Ｌ３に接続され、出力端子は、クロック信号線Ｃ２Ｌ４に接続され、制御端子には、制御信号ＲＳｃが入力される。スリーステートバッファ３２２の入力端子は、クロック信号線Ｃ２Ｌ３に接続され、出力端子は、マルチプレクサ３２３の一方の入力端子に接続され、制御端子には、制御信号ＲＳ２が入力される。マルチプレクサ３２３の他方の入力端子は、クロック信号線Ｃ２Ｌ７に接続され、出力端子はクロック信号線Ｃ２Ｌ８に接続される。マルチプレクサ３２３は、制御信号ＲＳ２が“Ｈ”レベルのときに、スリーステートバッファ３２２の出力端子と、クロック信号線Ｃ２Ｌ８とを接続し、制御信号ＲＳ２が“Ｌ”レベルのときに、クロック信号線Ｃ２Ｌ７とクロック信号線Ｃ２Ｌ８とを接続する。
切り替え回路３３０は、２つのスリーステートバッファ３３１及び３３２、並びにマルチプレクサ３３３を含む。スリーステートバッファ３３１の入力端子は、クロック信号線Ｃ２Ｌ４に接続され、出力端子は、クロック信号線Ｃ２Ｌ５に接続され、制御端子には、制御信号ＲＳｄが入力される。スリーステートバッファ３３２の入力端子は、クロック信号線Ｃ２Ｌ４に接続され、出力端子は、マルチプレクサ３３３の一方の入力端子に接続され、制御端子には、制御信号ＲＳ３が入力される。マルチプレクサ３３３の他方の入力端子は、クロック信号線Ｃ２Ｌ６に接続され、出力端子はクロック信号線Ｃ２Ｌ７に接続される。マルチプレクサ３３３は、制御信号ＲＳ３が“Ｈ”レベルのときに、スリーステートバッファ３３２の出力端子と、クロック信号線Ｃ２Ｌ７とを接続し、制御信号ＲＳ３が“Ｌ”レベルのときに、クロック信号線Ｃ２Ｌ６とクロック信号線Ｃ２Ｌ７とを接続する。
スリーステートバッファ３０１の入力端子は、クロック信号線Ｃ２Ｌ５に接続され、出力端子は、クロック信号線Ｃ２Ｌ６に接続され、制御端子には、制御信号ＲＳ４が入力される。
２．２ 読み出し動作時のデータ並びに第１及び第２クロック信号送信の具体例
次に、読み出し動作時のデータＤＡＴ＜７９：０＞、第１クロック信号ＣＬＫ１、及び第２クロック信号ＣＬＫ２の送信の具体例について、図１１及び図１２を用いて説明する。図１１の例は、読み出し対象としてプレーンＰＬＮ０が選択された場合を示しており、図１２の例は、読み出し対象としてプレーンＰＬＮ１２が選択された場合を示している。
図１１に示すように、プレーンＰＬＮ０が選択された場合、チップ制御回路１３は、制御信号ＲＳ１及びＲＳａを“Ｈ”レベルとし、制御信号ＲＳ２〜ＲＳ４、ＲＳｂ〜ＲＳｄ、ＷＳ１〜ＷＳ４、ＷＳａ〜ＷＳｄを“Ｌ”レベルにする。これにより、第１クロック信号ＣＬＫ１は、スリーステートバッファ２０１ａを介してプレーンＰＬＮ０に送信される。データＤＡＴ＜７９：０＞は、スリーステートバッファ２５１ａを介して第１フリップフロップ回路１１ａに送信される。また、第２クロック信号ＣＬＫ２は、第１経路、すなわち、クロック信号線Ｃ２Ｌ１及びＣ２Ｌ２、スリーステートバッファ３１１、並びにクロック信号線Ｃ２Ｌ９を介して、第１フリップフロップ回路１１ａに送信される。
図１２に示すように、プレーンＰＬＮ１２が選択された場合、チップ制御回路１３は、制御信号ＲＳ４及びＲＳａ〜ＲＳｄを“Ｈ”レベルとし、制御信号ＲＳ１〜ＲＳ３、ＷＳ１〜ＷＳ４、ＷＳａ〜ＷＳｄを“Ｌ”レベルにする。これにより、第１クロック信号ＣＬＫ１は、スリーステートバッファ２０１ｄを介してプレーンＰＬＮ１２に送信される。データＤＡＴ＜７９：０＞は、スリーステートバッファ２５１ｄ〜２５１ａを介して第１フリップフロップ回路１１ａに送信される。第２クロック信号ＣＬＫ２は、第４経路、すなわち、クロック信号線Ｃ２Ｌ１〜Ｃ２Ｌ９を介して、第１フリップフロップ回路１１ａに送信される。
２．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果を得ることができる。
更に、本実施形態に係る構成であれば、電源電圧配線または接地電圧配線の電圧変動により生じるノイズによる読み出しデータのＤｕｔｙ比、遅延量、及び周期変動の影響を低減して誤読み出しを抑制し、半導体記憶装置の信頼性を向上できる。
例えば、あるプレーンＰＬＮの読み出し動作を実行中に、他のプレーンＰＬＮで、メモリセルアレイ３０からページバッファ３４までのセル読み出し動作等が行われると、電源電圧の変動、または、接地電圧の浮き（接地電圧の上昇）などが発生する。このため、電源電圧配線及び接地電圧配線における電圧変動がノイズとなり、第１クロック信号ＣＬＫ１及び読み出しデータのＤｕｔｙ比、遅延量、及び周期が変動する（以下、Ｄｕｔｙ比、遅延量、及び周期の変動を単に「パルス変動」と呼ぶ）。このような第１クロック信号ＣＬＫ１及び読み出しデータ（データＤＡＴ＜７９：０＞）のパルス変動は、プレーンＰＬＮ、電圧発生回路（電源電圧配線）、及び接地電圧端子（接地電圧配線）の配置にも依存している。例えば、コア部２において、プレーンＰＬＮ０がプレーンＰＬＮ１２よりも、電圧発生回路及び接地電圧端子に近い位置に配置されているとする。すると、プレーンＰＬＮ０は、例えば、プレーンＰＬＮ１２でセル読み出し動作が行われても電源電圧の変動及び接地電圧の浮きの影響を受けにくく、第１クロック信号ＣＬＫ１及び読み出しデータのパルス変動が比較的小さい。これに対し、プレーンＰＬＮ１２は、例えば、プレーンＰＬＮ０でセル読み出し動作が行われると電源電圧の変動及び接地電圧の浮きの影響を受けやすいため、第１クロック信号ＣＬＫ１及び読み出しデータのパルス変動が比較的大きくなる。このように、プレーンＰＬＮにより、クロック信号及び読み出しデータのパルス変動量が異なると、例えば、第１フリップフロップ回路１１ａにおいてデータをラッチする際の最適なタイミングがプレーンＰＬＮ毎に異なる。
他のプレーンＰＬＮでセル読み出し動作が行われている場合の読み出しデータのタイミングチャートの具体例について、図１３及び図１４を用いて説明する。図１３は、比較例として、プレーンＰＬＮ０及びＰＬＮ１２の読み出しデータを、第１フリップフロップ回路１１ａにおいて、同じタイミングでラッチする場合を示している。より具体的には、例えば、読み出し動作時に、第２クロック信号ＣＬＫ２が、プレーンＰＬＮに関わらず、例えば、第１経路、すなわち、スリーステートバッファ３１２を介して第１フリップフロップ回路１１ａに入力される場合を示している。図１４は、本実施形態において、プレーンＰＬＮ０及びＰＬＮ１２の読み出しデータを、第１フリップフロップ回路１１ａにおいて、異なるタイミングでラッチする場合を示している。なお、図１３及び図１４の例では、読み出しデータの一部として、プレーンＰＬＮ０のデータ入出力回路３６＿０及び３６＿７９から出力されるデータ（参照符号”DPLN_DAT<0>”及び”PLN0_DAT<79>”）、並びにプレーンＰＬＮ１２のデータ入出力回路３６＿０及び３６＿７９から出力されるデータ（参照符号”PLN12_DAT<0>”及び”PLN12_DAT<79>”）を示している。また、図１３及び図１４の例では、第１実施形態と同様に、選択プレーンＰＬＮに対応するクロック信号線（Ｐ０Ｃ１Ｌ及びＰ１２Ｃ１Ｌ）における第１クロック信号ＣＬＫ１の送信方向と第１データパスＤＰ１におけるデータＤＡＴ＜７９：０＞の送信方向とが同じである。
図１３に示すように、プレーンＰＬＮ０の読み出し動作の場合、プレーンＰＬＮ０に入力される第１クロック信号ＣＬＫ１は、他のプレーンＰＬＮのセル読み出しによる電源電圧の変動と接地電圧の浮きの影響をあまり受けない。また、プレーンＰＬＮ０は、コア部２において、クロック生成回路１４に対し比較的近いに配置されているため、クロック生成回路１４からプレーンＰＬＮ０までの配線遅延（及びバッファ遅延）の影響が比較的小さい。このため、プレーンＰＬＮ０に入力される第１クロック信号ＣＬＫ１は、パルス変動が比較的小さい。プレーンＰＬＮ０では、この入力クロック信号ＣＬＫ１に基づいて、データＤＡＴ＜７９：０＞が出力される。
これに対し、プレーンＰＬＮ１２の読み出し動作の場合、プレーンＰＬＮ１２は、他のプレーンＰＬＮのセル読み出しによる電源電圧の変動と接地電圧の浮きの影響をプレーンＰＬＮ０よりも大きく受ける。また、プレーンＰＬＮ１２は、コア部２において、クロック生成回路１４に対し比較的遠いに配置されているため、クロック生成回路１４からプレーンＰＬＮ０までの配線遅延（及びバッファ遅延）の影響がプレーンＰＬＮ０よりも大きい。このため、プレーンＰＬＮ１２に入力される第１クロック信号ＣＬＫ１は、パルス変動が、プレーンＰＬＮ０の場合よりも大きい。プレーンＰＬＮ１２では、この入力クロック信号ＣＬＫ１に基づいて、データＤＡＴ＜７９：０＞が出力される。従って、プレーンＰＬＮ０とプレーンＰＮ１２とは、出力データＤＡＴ＜７９：０＞のパルス変動量が異なる。
第１フリップフロップ回路１１ａに入力される第２クロック信号ＣＬＫ２が、読み出し対象の選択プレーンＰＬＮに関わらずに同じタイミングである場合、第１フリップフロップ回路１１ａにおいてプレーンＰＬＮ０またはプレーンＰＬＮ１２から出力されたデータＤＡＴ＜７９：０＞を取り込むためのデータキャプチャウィンドウは、パルス変動量の違いにより、データＤＡＴ＜７９：０＞のパルス幅に対し、狭くなる。例えば、第２クロック信号ＣＬＫ２が、プレーンＰＬＮ０に入力される第１クロック信号ＣＬＫ１と同様に、電源電圧の変動と接地電圧の浮きの影響をあまり受けない場合、第２クロック信号ＣＬＫ２とプレーンＰＬＮ１２の読み出しデータとの周期のずれが大きくなる。すると、第１フリップフロップ回路１１ａにおけるデータキャプチャウィンドウと第２クロック信号ＣＬＫ２との位相ずれにより、データの取り込みミスが生じる場合がある。
これに対し、本実施形態に係る構成であれば、第１フリップフロップ回路１１ａに入力される第２クロック信号ＣＬＫ２の送信経路を選択プレーンＰＬＮに応じて、変更することができる。これにより、選択プレーンに入力される第１クロック信号ＣＬＫ１及び読み出しデータが電源電圧及び接地電圧の変動の影響を受けた場合に、第２クロック信号ＣＬＫ２も同じように電源電圧及び接地電圧の変動の影響を受けることができ、選択プレーンＰＬＮに応じて第１フリップフロップ回路１１ａにおける読み出しデータのラッチのタイミングを調整することができる。
より具体的には、図１４に示すように、プレーンＰＬＮ０の読み出し動作の場合、第２クロック信号ＣＬＫ２は、図１１で説明した第１経路を介して第１フリップフロップ回路１１ａに入力される。従って、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２は、電源電圧及び接地電圧の変動の影響を同じように受ける。このため、第１フリップフロップ回路１１ａにおけるデータキャプチャウィンドウが狭くなるのを抑制できる。プレーンＰＬＮ１２の読み出し動作の場合、第２クロック信号ＣＬＫ２は、図１２で説明した第４経路を介して第１フリップフロップ回路１１ａに入力される。従って、プレーンＰＬＮ０の場合と同様に、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２は、電源電圧及び接地電圧の変動の影響を同じように受ける。このため、第１フリップフロップ回路１１ａにおけるデータキャプチャウィンドウが狭くなるのを抑制できる。
従って、フリップフロップにおけるデータの取り込みミスが低減できるため、誤読み出しを抑制できる。よって、半導体記憶装置の信頼性を向上できる。
更に、データキャプチャウィンドウが狭くなるのを抑制できるため、より高い周波数の出力信号（クロック信号）に対応でき、半導体記憶装置の処理能力を向上できる。
３．変形例等
上記実施形態に係る半導体記憶装置は、複数のメモリセルをそれぞれ有する第１及び第２メモリブロック(Div0、Div1)を含むメモリセルアレイ(30)と、第１及び第２メモリブロックにそれぞれ対応する第１及び第２バッファ回路(35)と、第１及び第２バッファ回路に接続されたデータバスと、クロック信号(CLK1)を生成するクロック生成回路(14)と、クロック生成回路に接続された第１クロック信号線(C1L)と、一端から他端に向かって第１及び第２バッファ回路が順に接続された第２クロック信号線(P0C1L)と、入力端子が第１クロック信号線に接続され、出力端子が第２クロック信号線の一端に接続され、第１信号(WS1)に応じて動作する第１スリーステートバッファ(200)と、入力端子が第１クロック信号線に接続され、出力端子が第２クロック信号線の他端に接続され、第２信号(RS1)に応じて動作する第２スリーステートバッファ(201)とを含む。書き込み動作の際、第１及び第２バッファ回路には、第１スリーステートバッファを介してクロック信号が入力され、読み出し動作の際、第１及び第２バッファ回路には、第２スリーステートバッファを介してクロック信号が入力される。
上記実施形態を適用することにより、信頼性を向上できる半導体記憶装置を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
更に、上記実施形態において、半導体記憶装置は、メモリセルトランジスタが半導体基板上に二次元に配置された平面ＮＡＮＤ型フラッシュメモリであってもよく、他のメモリを有する半導体記憶装置であってもよい。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…コア部、３…周辺回路部、１１ａ、１１ｂ…フリップフロップ回路、１２…シリアル／パラレル変換回路、１３…チップ制御回路、１４…クロック生成回路、１５…入出力回路、１６…出力回路、１７…入力回路、１８…ロジック制御回路、３０…メモリセルアレイ、３１ａ、３１ｂ…ロウデコーダ、３２ａ、３２ｂ…カラムデコーダ、３３…センスアンプ、３４…ページバッファ、３５…入出力バッファ、３６、３６＿０〜３６＿７９…データ入出力回路、１００…半導体基板、１０１…ｎ型ウェル、１０２…ｐ型ウェル、１０３…ｎ＋型拡散層、１０４、１１０…配線層、１０５…半導体層、１０６…トンネル絶縁膜、１０７…電荷蓄積層、１０８…ブロック絶縁膜、１０９…コンタクトプラグ、２００、２００ａ〜２００ｄ、２０１、２０１ａ〜２０１ｄ、２０２、２０２ａ〜２０４ｄ、２０３、３００…バッファ、２１０、２２０、２３０、２４０、２５０、２５０ａ〜２５０ｄ、２６０、２７０、２８０、２９０…双方向バッファ回路、２１１、２１２、２２１、２２２、２３１、２３２、２４１、２４２、２５１、２５１ａ〜２５１ｄ、２５２、２５２ａ〜２５２ｄ、２６１、２６２、２７１、２７２、２８１、２８２、２９１、２９２、３０１、３１１、３１２、３２１、３２２、３３１、３３２…スリーステートバッファ、３１０、３２０、３３０…切り替え回路、３１３、３２３、３３３…マルチプレクサ。

Claims (6)

  1. 複数のメモリセルをそれぞれ有する第１及び第２メモリブロックを含むメモリセルアレイと、
    前記第１及び第２メモリブロックにそれぞれ対応する第１及び第２バッファ回路と、
    前記第１及び第２バッファ回路に接続されたデータパスと、
    クロック信号を生成するクロック生成回路と、
    前記クロック生成回路に接続された第１クロック信号線と、
    一端から他端に向かって前記第１バッファ回路及び前記第２バッファ回路が順に接続された第２クロック信号線と、
    入力端子が前記第１クロック信号線に接続され、出力端子が前記第２クロック信号線の一端に接続され、第１信号に応じて動作する第１スリーステートバッファと、
    入力端子が前記第１クロック信号線に接続され、出力端子が前記第２クロック信号線の他端に接続され、第２信号に応じて動作する第２スリーステートバッファと
    を備え、
    書き込み動作の際、前記第１及び第２バッファ回路には、前記第１スリーステートバッファを介して前記クロック信号が入力され、
    読み出し動作の際、前記第１及び第２バッファ回路には、前記第２スリーステートバッファを介して前記クロック信号が入力される
    半導体記憶装置。
  2. 前記第１及び第２バッファ回路は、前記書き込み動作の際、前記クロック信号に応じて、前記データパスから書き込みデータを入力し、前記読み出し動作の際、前記クロック信号に応じて、前記データパスに読み出しデータを出力する
    請求項１記載の半導体記憶装置。
  3. 前記データパスの一端に接続されたフリップフロップ回路を更に備え、
    前記データパスの前記一端から、前記データパスの他端に向かって、前記第１バッファ回路及び前記第２バッファ回路が順に接続される
    請求項１または２記載の半導体記憶装置。
  4. 前記データパス及び前記第２クロック信号線は、第１方向に沿って配置され、
    前記書き込み動作及び前記読み出し動作において、前記データパスにおけるデータの送信方向と、前記第２クロック信号線における前記クロック信号の送信方向とは同じである
    請求項１乃至３のいずれか一項記載の半導体記憶装置。
  5. 複数のメモリセルを有するメモリセルアレイをそれぞれ含む第１及び第２プレーンと、
    一端から他端に向かって前記第１及び第２プレーンが順に接続されたデータパスと、
    第１及び第２クロック信号を生成するクロック生成回路と、
    一端が前記クロック生成回路に接続され、前記第１及び第２クロック信号をそれぞれ送信する第１及び第２クロック信号線と、
    前記第１プレーンに接続された第３クロック信号線と、
    前記第２プレーンに接続された第４クロック信号線と、
    入力が前記第１クロック信号線に接続され、出力が前記第３クロック信号線の一端に接続され、第１信号に応じて動作する第１スリーステートバッファと、
    入力が前記第１クロック信号線に接続され、出力が前記第３クロック信号線の他端に接続され、第２信号に応じて動作する第２スリーステートバッファと、
    入力が前記第１クロック信号線に接続され、出力が前記第４クロック信号線の一端に接続され、第３信号に応じて動作する第３スリーステートバッファと、
    入力が前記第１クロック信号線に接続され、出力が前記第４クロック信号線の他端に接続され、第４信号に応じて動作する第４スリーステートバッファと、
    前記データパスの一端に接続され、前記第２クロック信号に応じて読み出しデータをラッチするフリップフロップ回路と、
    前記第２クロック信号線の前記一端から前記第２クロック信号線の他端に向かって順に接続された第１及び第２切り替え回路と
    を備え、
    前記第１クロック信号線の前記一端から前記第１クロック信号線の他端に向かって、前記第１乃至第４スリーステートバッファが順に接続され、
    前記第１プレーンの読み出し動作の際、前記第１プレーンには、前記第２スリーステートバッファを介して前記第１クロック信号が入力され、前記フリップフロップ回路には、前記第１切り替え回路を介して前記第２クロック信号が入力され、
    前記第２プレーンの読み出し動作の際、前記第２プレーンには、前記第４スリーステートバッファを介して前記第１クロック信号が入力され、前記フリップフロップ回路には、前記第１及び第２切り替え回路を介して前記第２クロック信号が入力される
    半導体記憶装置。
  6. 前記第１及び第２プレーンの各々は、前記第１クロック信号に応じてデータの入出力を行うバッファ回路をそれぞれ含む
    請求項５記載の半導体記憶装置。
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