KR102670866B1 - 복수의 메모리 플레인들을 포함하는 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

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Abstract

따른 비휘발성 메모리 장치는 비휘발성 메모리 셀들을 포함하는 복수의 메모리 셀 어레이들의 각각 및 비트 라인들을 통하여 상기 복수의 메모리 셀 어레이들의 각각에 포함되는 상기 비휘발성 메모리 셀들에 연결되는 복수의 페이지 버퍼 회로들의 각각을 포함하는 복수의 메모리 플레인들 및 복수의 데이터 경로들의 각각을 통하여 상기 복수의 페이지 버퍼 회로들의 각각에 하나씩 전속적으로 연결되는 복수의 플레인 전속 패드 세트들을 포함한다. 복수의 메모리 플레인들의 각각에 전속적으로 할당되는 복수의 플레인 전속 패드 세트들을 통하여 데이터 전송의 지연을 감소하고 병렬적인 데이터 전송을 지원함으로써 데이터 전송 대역폭을 증가하며, 데이터 멀티플렉싱 및/또는 신호 라우팅을 제거하여 소모 전력을 감소시킨다.

Description

복수의 메모리 플레인들을 포함하는 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템{Nonvolatile memory device including memory planes and memory system including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 복수의 메모리 플레인들을 포함하는 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
데이터를 저장하기 위한 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 대별될 수 있다. 셀 커패시터의 충전 또는 방전에 의해 데이터가 저장되는 디램(DRAM: Dynamic Random Access Memory) 등의 휘발성 메모리 장치는 전원이 인가되는 동안에는 저장된 데이터가 유지되지만 전원이 차단되면 저장된 데이터가 손실된다. 한편, 비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 수직형(vertical) 낸드 메모리 장치와 같이 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다. 비휘발성 메모리 장치의 이러한 고밀도화 및 대용량화에 따라서 비휘발성 메모리 장치의 데이터 전송 속도의 향상이 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 멀티 플레인 구조에 적합한 비휘발성 메모리 장치를 제공하는 것이다.
또한, 상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 멀티 플레인 구조에 적합한 비휘발성 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 비휘발성 메모리 셀들을 포함하는 복수의 메모리 셀 어레이들의 각각 및 비트 라인들을 통하여 상기 복수의 메모리 셀 어레이들의 각각에 포함되는 상기 비휘발성 메모리 셀들에 연결되는 복수의 페이지 버퍼 회로들의 각각을 포함하는 복수의 메모리 플레인들 및 복수의 데이터 경로들의 각각을 통하여 상기 복수의 페이지 버퍼 회로들의 각각에 하나씩 전속적으로 연결되는 복수의 플레인 전속 패드 세트들을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 시스템은 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 동작을 제어하는 메모리 콘트롤러를 포함한다. 상기 비휘발성 메모리 장치는, 휘발성 메모리 셀들을 포함하는 복수의 메모리 셀 어레이들의 각각 및 비트 라인들을 통하여 상기 복수의 메모리 셀 어레이들의 각각에 포함되는 상기 비휘발성 메모리 셀들에 연결되는 복수의 페이지 버퍼 회로들의 각각을 포함하는 복수의 메모리 플레인들 및 복수의 데이터 경로들의 각각을 통하여 상기 복수의 페이지 버퍼 회로들의 각각에 하나씩 전속적으로 연결되는 복수의 플레인 전속 패드 세트들을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 수직형 낸드 플래시 메모리 장치는 수직 방향으로 적층되어 셀 스트링을 형성하는 낸드 플래시 메모리 셀들을 포함하는 복수의 메모리 셀 어레이들의 각각 및 비트 라인들을 통하여 상기 복수의 메모리 셀 어레이들의 각각에 포함되는 상기 비휘발성 메모리 셀들에 연결되는 복수의 페이지 버퍼 회로들의 각각을 포함하는 복수의 메모리 플레인들 및 복수의 데이터 경로들의 각각을 통하여 상기 복수의 페이지 버퍼 회로들의 각각에 하나씩 전속적으로 연결되는 복수의 플레인 전속 패드 세트들을 포함한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 포함하는 메모리 시스템은 복수의 메모리 플레인들의 각각에 전속적으로 할당되는 복수의 플레인 전속 패드 세트들을 통하여 데이터 전송의 지연을 감소하고 병렬적인 데이터 전송을 지원함으로써 데이터 전송 대역폭을 증가시킬 수 있다.
또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 포함하는 메모리 시스템은 상기 복수의 플레인 전속 패드 세트들을 통하여 데이터 멀티플렉싱 및/또는 신호 라우팅을 제거하여 소모 전력을 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3a 및 3b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 코맨드-어드레스 디코더의 실시예들을 나타내는 도면들이다.
도 4는 도 2의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이를 나타내는 블록도이다.
도 5a는 도 4의 메모리 셀 어레이에 포함되는 메모리 블록의 일 실시예를 나타내는 사시도이다.
도 5b는 도 5a를 참조하여 설명한 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 콘트롤 신호들의 일 예를 나타내는 도면이다.
도 7 내지 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 모드들의 일 예를 나타내는 타이밍도들이다.
도 11은 멀티플렉싱 구조의 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 12는 도 11의 비휘발성 메모리 장치의 멀티 플레인 동작을 나타내는 도면이다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 멀티 플레인 동작을 나타내는 도면이다.
도 14는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 어드레스 레이아웃을 설명하기 위한 도면이다.
도 15 내지 22는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작의 실시예들을 나타내는 도면들이다.
도 23, 24 및 25는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 레이아웃의 실시예들을 나타내는 도면들이다.
도 26은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 모바일 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 콘트롤러(20) 및 적어도 하나의 메모리 장치(30)를 포함할 수 있다.
도 1에 도시된 메모리 장치(30)는 비휘발성 메모리 장치일 수 있고, 메모리 시스템(10)은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체를 포함할 수 있다.
비휘발성 메모리 장치(30)는 메모리 콘트롤러(20)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(30)는 메모리 콘트롤러(20)로부터 커맨드(CMD), 어드레스(ADD)를 수신하고, 메모리 콘트롤러(20)와 프로그램 동작 또는 독출 동작을 위한 데이터를 송수신한다. 또한, 비휘발성 메모리 장치(30)는 메모리 콘트롤러(20)로부터 콘트롤 신호 및 파워를 제공받을 수 있다.
비휘발성 메모리 장치(30)는 복수의 메모리 플레인들, 예를 들어, n개의(n은 2이상의 자연수) 메모리 플레인들(PL_0~PL_n-1), 복수의 데이터 경로들(DTPH0~DTPHn-1) 및 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_n-1)을 포함할 수 있다.
복수의 메모리 플레인들(PL_0~PL_n-1)의 각각은 비휘발성 메모리 셀들을 포함하는 복수의 메모리 셀 어레이들(MCA0~MCAn-1)의 각각 및 비트 라인들을 통하여 복수의 메모리 셀 어레이들(MCA0~MCAn-1)의 각각에 포함되는 상기 비휘발성 메모리 셀들에 연결되는 복수의 페이지 버퍼 회로들(PBC0~PBCn-1)의 각각을 포함한다. 즉, 제1 메모리 플레인(PL_0)은 제1 메모리 셀 어레이(MCA0) 및 제1 페이지 버퍼 회로(PBC0)를 포함하고, 제2 메모리 플레인(PL_1)은 제2 메모리 셀 어레이(MCA1) 및 제2 페이지 버퍼 회로(PBC1)를 포함하고, 이와 같이 제n 메모리 플레인(PL_n-1)은 제n 메모리 셀 어레이(MCAn-1) 및 제n 페이지 버퍼 회로(PBCn-1)를 포함할 수 있다. 일 실시예에서, 복수의 페이지 버퍼 회로들(PBC0~PBCn-1)의 각각은 복수의 메모리 플레인들(PL_0~PL_n-1)의 각각에 포함되는 비트 라인들의 개수, 즉 페이지 사이즈에 상응할 수 있다.
복수의 데이터 경로들(DTPH0~DTPHn-1)의 각각은 데이터 입출력 회로를 포함할 수 있다. 상기 데이터 입출력 회로에 대해서는 도 2를 참조하여 후술한다.
복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_n-1)의 각각은 복수의 데이터 패드들을 포함할 수 있다. 즉, 제1 플레인 전속 패드 세트(PDPSM_0)은 m개의 데이터 패드들(DQ0~DQm-1)을 포함하고, 제2 플레인 전속 패드 세트(PDPSM_1)은 m개의 데이터 패드들(DQㅡ~DQ2m-1)을 포함하고, 이와 같이 제n 플레인 전속 패드 세트(PDPSM_n-1)은 m개의 데이터 패드들(DQs~DQnm-1)을 포함할 수 있다. 도 1에서 도시의 편의상 (n-1)을 s로 표현하였다. 따라서, n개의 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_n-1)의 각각이 m개의 데이터 패드들을 포함할 수 있고, 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_n-1)에 포함되는 데이터 패드들의 총 개수는 n*m개가 된다. 일 실시예에서, 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_n-1)의 각각은 1바이트, 즉 8개의 데이터 패드들을 포함할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
메모리 콘트롤러(20)는 복수의 호스트 패드 세트들(PDPSC_0~PDPSC_n-1)을 포함할 수 있다. 메모리 콘트롤러(20)의 내부 구성은 당업자에게 잘 알려진 바와 같이 다양하게 구현될 수 있으므로 상세한 도시 및 설명은 생략한다. 복수의 호스트 패드 세트들(PDPSC_0~PDPSC_n-1)의 각각은 비휘발성 메모리 장치(30)의 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_n-1)의 각각에 하나씩 전속적으로 연결된다. 복수의 호스트 패드 세트들(PDPSC_0~PDPSC_n-1)의 각각은 비휘발성 메모리 장치(30)의 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_n-1)의 각각에 포함되는 데이터 패드들에 하나씩 전속적으로 연결되는 복수의 데이터 패드들을 포함한다. 즉, 제1 호스트 패드 세트들(PDPSC_0) 및 제1 플레인 전속 패드 세트(PDPSM_0)는 각각 상응하는 m개의 데이터 패드들(DQ0~DQm-1)을 포함하고, 제2 호스트 패드 세트들(PDPSC_1) 및 제2 플레인 전속 패드 세트(PDPSM_1)는 각각 상응하는 m개의 데이터 패드들(DQm~DQ2m-1)을 포함하고, 이와 같이 제n 호스트 패드 세트들(PDPSC_n-1) 및 제n 플레인 전속 패드 세트(PDPSM_n-1)는 각각 상응하는 m개의 데이터 패드들(DQs~DQnm-1)을 포함할 수 있다.
후술하는 바와 같이, 복수의 메모리 플레인들(PL_0~PL_n-1)에 각각 전속적으로 할당 또는 매핑되는 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_n-1)을 이용하여 복수의 메모리 플레인들(PL_0~PL_n-1)에 대한 병렬적 및/또는 독립적인 멀티 플레인 동작이 효율적으로 수행될 수 있다.
이와 같은 복수의 메모리 플레인들(PL_0~PL_n-1)의 각각에 전속적으로 할당되는 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_n-1)을 통하여 데이터 전송의 지연을 감소하고 병렬적인 데이터 전송을 지원함으로써 데이터 전송 대역폭을 증가시킬 수 있다. 또한, 복수의 메모리 플레인들(PL_0~PL_n-1)의 각각에 전속적으로 할당되는 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_n-1)을 통하여 도 11 내지 13을 참조하여 후술하는 바와 같은 데이터 멀티플렉싱 및/또는 신호 라우팅을 제거하여 소모 전력을 감소시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 비휘발성 메모리 장치(30)는 메모리 셀 어레이 및 페이지 버퍼 회로(PBC)를 각각 포함하는 복수의 메모리 플레인들(401, 402, 403), 행 디코더(430), 복수의 데이터 경로들(411, 412, 413), 복수의 플레인 전속 패드 세트들(PDPSM1)(421, 422, 423), 제어 회로(450) 및 전압 생성기(460)를 포함할 수 있다.
각각의 메모리 셀 어레이는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 행 디코더(430)와 연결될 수 있다. 또한, 각각의 메모리 셀 어레이는 복수의 비트 라인들(미도시)을 통해 각각의 페이지 버퍼 회로(PBC)와 연결될 수 있다.
각각의 메모리 셀 어레이는 복수의 워드 라인들(WL) 및 복수의 비트 라인들에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 각각의 메모리 셀 어레이는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(100)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(450)는 도 1의 메모리 콘트롤러(20)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADD)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADD)에 기초하여 비휘발성 메모리 장치(30)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성기(460)를 제어하기 위한 제어 신호들(VCTL) 및 각각의 페이지 버퍼 회로(PBC)를 제어하기 위한 제어 신호들(PCTL)을 생성하고, 어드레스 신호(ADD)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 행 디코더(430)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 경로들(411, 412, 413)에 각각 포함되는 데이터 입출력 회로에 제공할 수 있다. 행 디코더(430)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이와 연결될 수 있다.
프로그램 동작 또는 독출 동작시, 행 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WL) 중의 하나를 선택 워드 라인으로 결정하고, 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작시, 행 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 스트링 선택 라인들(SSL) 중의 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
전압 생성기(460)는 제어 회로(450)로부터 제공되는 제어 신호들(VCTL)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성기(460)로부터 생성되는 워드 라인 전압들(VWLs)은 행 디코더(430)를 통해 복수의 워드 라인들(WL)에 구동 전압들로서 인가될 수 있다.
예를 들어, 프로그램 동작시, 전압 생성기(460)는 선택 워드 라인에 프로그램 전압을 인가하고, 비선택 워드 라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작시, 전압 생성기(460)는 선택 워드 라인에 검증 독출 전압을 인가하고, 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다.
또한, 통상의 독출 동작시, 전압 생성기(460)는 선택 워드 라인에 노말 독출 전압을 인가하고, 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버 독출 동작시, 전압 생성기(460)는 선택 워드 라인에 인접한 워드 라인에 독출 전압을 인가하고, 선택 워드 라인에는 리커버 독출 전압을 인가할 수 있다.
각각의 페이지 버퍼 회로(PBC)는 복수의 비트 라인들(BL)을 통해 각각의 메모리 셀 어레이와 연결될 수 있다. 각각의 페이지 버퍼 회로는 복수의 페이지 버퍼들을 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(PBC)는 프로그램 동작시 선택된 페이지에 프로그램될 데이터 또는 기입 데이터를 임시로 저장하고, 독출 동작시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로는 데이터 라인들을 통해 페이지 버퍼 회로(PBC)와 연결될 수 있다. 프로그램 동작시, 데이터 입출력 회로는 메모리 콘트롤러(20)로부터 제공되는 프로그램 데이터 또는 기입 데이터(DATA)를 수신하고, 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(PBC)에 제공할 수 있다. 독출 동작시, 데이터 입출력 회로는 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(PBC)에 저장된 독출 데이터(DATA)를 상기 메모리 콘트롤러(20)에 제공할 수 있다.
또한, 각각의 페이지 버퍼 회로(PBC)와 각각의 데이터 경로에 포함되는 입출력 회로는 메모리 셀 어레이의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(PBC)와 입출력 회로는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(PBC)와 입출력 회로는 제어 회로(450)에 의하여 제어될 수 있다.
도 3a 및 3b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 코맨드-어드레스 디코더의 실시예들을 나타내는 도면들이다.
도 3a를 참조하면, 비휘발성 메모리 장치(455)는 코맨드-어드레스 패드 세트(CCAPS) 및 공통 코맨드-어드레스 디코더(CADEC)를 포함할 수 있다. 공통 코맨드-어드레스 디코더(CADEC)는 도 2의 제어 회로(450)에 포함될 수 있다.
코맨드-어드레스 패드 세트(CCAPS)는 메모리 콘트롤러(20)로부터 전송되는 코맨드(CMD) 및 어드레스(ADD)를 수신하는 패드들(미도시)을 포함할 수 있다. 공통 코맨드-어드레스 디코더(CADEC)는 코맨드-어드레스 패드 세트(CCAPS)를 통하여 수신되는 코맨드(CMD) 및 어드레스(ADD)에 기초하여 복수의 메모리 플레인들(PL_0~PL_n-1)에 대해 공통으로 적용되는 제어 신호(VCTL, PCTL), 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 발생할 수 있다. 이와 같은 코맨드-어드레스 패드 세트(CCAPS) 및 공통 코맨드-어드레스 디코더(CADEC)를 이용하여 복수의 메모리 플레인들(PL_0~PL_n-1)에 대하여 동일한 동작을 병렬적으로 동시에 수행할 수 있다.
일 실시예에서, 비휘발성 메모리 장치는 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_n-1)에 각각 포함되는 복수의 데이터 패드들을 통하여 메모리 콘트롤러(20)로부터 복수의 메모리 플레인들(PL_0~PL_n-1)의 각각에 상응하는 각각의 코맨드(CMD0~CMDn-1) 및 각각의 어드레스(ADD0~ADDn-1)를 메모리 플레인마다 독립적으로 수신할 수 있다.
이 경우, 도 3b에 도시된 바와 같이, 비휘발성 메모리 장치(457)는 복수의 플레인 전속 코맨드-어드레스 디코더들(CADEC_0~CADEC_n-1)을 포함할 수 있다.
복수의 플레인 전속 코맨드-어드레스 디코더들(CADEC_0~CADEC_n-1)의 각각은 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_n-1)의 각각에 포함되는 복수의 데이터 패드들을 통하여 수신되는 각각의 코맨드(CMD0~CMDn-1) 및 각각의 어드레스(ADD0~ADDn-1)에 기초하여 복수의 메모리 플레인들(PL_0~PL_n-1)의 각각에 대해 독립적으로 적용되는 각각의 제어 신호(VCTL0~VCTLn-1, PCTL0~PCTLn-1), 각각의 로우 어드레스(R_ADDR0~R_ADDRn-1) 및 각각의 컬럼 어드레스(C_ADDR0~C_ADDRn-1)를 발생할 수 있다. 이와 같은 복수의 플레인 전속 코맨드-어드레스 디코더들(CADEC_0~CADEC_n-1)을 이용하여 복수의 메모리 플레인들(PL_0~PL_n-1)에 대하여 동일한 동작을 병렬적으로 동시에 수행하거나 서로 다른 동작을 독립적으로 수행할 수 있다.
이하, 도 4, 5a 및 5c를 참조하여, 본 발명의 실시예들에 따른 수직형 낸드 플래시 메모리 장치에 대하여 설명한다. 기판 상면에 실질적으로 수직한 방향을 제1 방향(D1), 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향(D2) 및 제3 방향(D3)으로 정의한다. 예를 들면, 제2 방향(D2) 및 제3 방향(D3)은 실질적으로 서로 수직하게 교차할 수 있다. 제1 방향(D1)은 수직 방향, 제2 방향(D2)은 행 방향, 제3 방향(D3)은 열 방향이라 칭할 수도 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다.
도 4는 도 2의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이를 나타내는 블록도이고, 도 5a는 도 4의 메모리 셀 어레이에 포함되는 메모리 블록의 일 실시예를 나타내는 사시도이다.
도 4에 도시된 바와 같이, 메모리 셀 어레이(MCA)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 메모리 블록들(BLK1~BLKz)은 행 디코더(430)에 의해 선택된다. 예를 들면, 행 디코더(430)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다.
도 5a를 참조하면, 메모리 블록(BLKi)은 3차원 구조 또는 수직 구조로 형성되는 낸드 스트링들 또는 셀 스트링들을 포함한다. 메모리 블록(BLKi)은 복수의 방향들(D1, D2, D3)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(111)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, D1 방향을 따라 복수의 도핑 영역들(311~314)이 형성된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, D2 방향을 따라 신장되는 복수의 절연 물질들(112)이 D1 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 D3 방향을 따라 특정 거리만큼 이격되어 형성될 수 있다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연물질을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111) 상부에, D2 방향을 따라 순차적으로 배치되며 D1 방향을 따라 절연 물질들(112)을 관통하는 필라(113)가 형성된다. 예시적으로, 채널 홀 또는 필라(113)는 절연 물질들(112)을 관통하여 기판(111)과 연결될 수 있다. 여기서, 필라(113)는 제 2 및 제 3 도핑 영역들(312, 313) 사이의 기판 상부와, 제 3 및 제 4 도핑 영역들(313, 314)사이의 기판 상부에도 형성된다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 수 있다. 예를 들면, 각 필라(113)의 표면층(114)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 낸드 스트링의 채널이 형성되는 영역으로 기능할 수 있다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 수 있다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(Air gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 D2 방향을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, D2 방향으로 신장되는 제 1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, D2 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, D1 방향으로 신장되는 복수의 제 1 도전 물질들(221~291)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 수 있다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, D2 방향으로 신장되는 복수의 절연 물질들(112), D2 방향을 따라 순차적으로 배치되며 D1 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 D2 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 드레인들(320) 상에, D3 방향으로 신장된 제 2 도전물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 D2 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 D1 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
상기 제1 도전 물질들이 형성되는 층은 게이트 층들에 해당하고, 상기 제1 도전 물질들은 스트링 선택 라인(SSL), 워드 라인(WL), 중간 스위칭 라인(MSL, USL, BSL), 접지 선택 라인(GSL)과 같은 게이트 라인들을 형성할 수 있다. 상기 제2 도전 물질들은 비트 라인들을 형성할 수 있다.
도 5b는 도 5a를 참조하여 설명한 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 5b에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향(D1)으로 형성될 수 있다.
도 5b를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들, 즉 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 5b에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, GTL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 5b에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 콘트롤 신호들의 일 예를 나타내는 도면이고, 도 7 내지 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 모드들의 일 예를 나타내는 타이밍도들이다.
도 7은 독출 동작의 일 예를 나타내고, 도 8은 기입(write) 동작 또는 프로그램(program) 동작의 일 예를 나타내고, 도 9는 셋 피쳐(set feature) 동작의 일 예를 나타내고, 도 10은 겟 피쳐(get feature) 동작의 일 예를 나타낸다.
도 6 내지 10에는 칩 인에이블 신호(/CE), 코맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 기입 인에이블 신호(/WE), 독출 인에이블 신호(/RE) 데이터 스트로브 신호(DQS, /DQS), 데이터 신호(DQx), 레디/비지 신호(R/B)의 논리 레벨 및 파형이 도시되어 있다. 도 6 내지 10에서, H는 논리 하이 레벨을 나타내고, L은 논리 로우 레벨을 나타내고, Hi-Z는 하이 임피던스 상태를 나타내고, tWC는 기입 사이클 시간을 나타내고, tRC는 독출 사이클 시간을 나타내고, tR은 메모리 셀 어레이로부터 페이지 버퍼까지의 데이터 전달 시간을 나타내고, tPROG는 프로그램 시간을 나타내고, tFEAT는 셋 피쳐 동작 또는 겟 피쳐 동작의 비지 타임(busy time)을 나타내고, 00h, 30h, 80h, 10h, EEh, EFh는 각각 상응하는 동작 또는 모드의 코맨드들을 나타내고, XXh는 피쳐 정보 또는 피쳐 데이터와 관련된 레지스터 주소를 나타낸다. D0~Dn은 독출 데이터 또는 기입 데이터를 나타내고, R-B0~R-B3는 독출 피쳐 데이터를 나타내고, R-W0~R-W3은 기입 피쳐 데이터를 나타낸다.
도 6 내지 10을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 독출 인에이블 신호(/RE)의 천이에 동기하여 각각의 플레인 전속 패드 세트에 함께 포함되는 복수의 데이터 패드들을 통하여 상기 독출 데이터를 출력할 수 있다.
또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 기입 인에이블 신호(/WE)의 천이에 동기하여 각각의 플레인 전속 패드 세트에 함께 포함되는 복수의 데이터 패드들을 통하여 수신되는 코맨드 및 어드레스를 래치하고, 기입 인에이블 신호가 활성화되어 있는 동안에 각각의 플레인 전속 패드 세트에 함께 포함되는 복수의 데이터 패드들을 통하여 기입 데이터를 수신하거나 독출 데이터를 출력할 수 있다.
또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 코맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)에 기초하여 각각의 플레인 전속 패드 세트에 함께 포함되는 복수의 데이터 패드들을 통하여 수신되는 코맨드 또는 어드레스를 선택적으로 래치할 수 있다.
도 11은 멀티플렉싱 구조의 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 11을 참조하면, 메모리 시스템(50)은 메모리 콘트롤러(60) 및 메모리 장치(70)를 포함할 수 있다.
도 11에 도시된 메모리 장치(70)는 비휘발성 메모리 장치일 수 있고, 메모리 시스템(50)은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체를 포함할 수 있다.
데이터 신호의 라우팅을 수반하는 비휘발성 메모리 장치(70)는 복수의 메모리 플레인들, 예를 들어, n개의(n은 2이상의 자연수) 메모리 플레인들(PL_0~PL_n-1), 복수의 데이터 경로들(DTPH0~DTPHn-1), 멀티플렉서(MUX) 및 공통 패드 세트(CPSM)을 포함할 수 있다.
복수의 메모리 플레인들(PL_0~PL_n-1)의 각각은 비휘발성 메모리 셀들을 포함하는 복수의 메모리 셀 어레이들(MCA0~MCAn-1)의 각각 및 비트 라인들을 통하여 복수의 메모리 셀 어레이들(MCA0~MCAn-1)의 각각에 포함되는 상기 비휘발성 메모리 셀들에 연결되는 복수의 페이지 버퍼 회로들(PBC0~PBCn-1)의 각각을 포함한다. 즉, 제1 메모리 플레인(PL_0)은 제1 메모리 셀 어레이(MCA0) 및 제1 페이지 버퍼 회로(PBC0)를 포함하고, 제2 메모리 플레인(PL_1)은 제2 메모리 셀 어레이(MCA1) 및 제2 페이지 버퍼 회로(PBC1)를 포함하고, 이와 같이 제n 메모리 플레인(PL_n-1)은 제n 메모리 셀 어레이(MCAn-1) 및 제n 페이지 버퍼 회로(PBCn-1)를 포함할 수 있다.
복수의 데이터 경로들(DTPH0~DTPHn-1)의 각각은 도 2를 참조하여 전술한 바와 같은 데이터 입출력 회로를 포함할 수 있다.
멀티플렉서(MUX)는 플레인 선택 신호(PSEL)에 응답하여 공통 패드 세트(CPSM)를 복수의 데이터 경로들(DTPH0~DTPHn-1) 중 하나에 선택적으로 연결한다.
공통 패드 세트(CPSM)는 복수의 데이터 패드들(DQ0~DQm-1)을 포함할 수 있다. 메모리 콘트롤러(60)는 공통 패드 세트(CPSM)에 상응하는 호스트 패드 세트(CPSC)를 포함한다. 호스트 패드 세트(CPSC)는 비휘발성 메모리 장치(70)의 공통 패드 세트(CPSM)에 포함되는 데이터 패드들에 하나씩 전속적으로 연결되는 복수의 데이터 패드들을 포함한다. 즉, 호스트 패드 세트(CPSC) 및 공통 패드 세트(CPSM)는 각각 상응하는 m개의 데이터 패드들(DQ0~DQm-1)을 포함한다.
이러한 멀티플렉싱 구조의 비휘발성 메모리 장치(70)는 복수의 메모리 플레인들(PL_0~PL_n-1)을 갖는 경우 플레인 정보를 받아서 어느 메모리 플레인의 데이터를 선택할 것인지를 나타내는 플레인 선택 신호(PSEL)을 발생하는 회로와 플레인 선택 신호(PSEL)에 응답하여 각 플레인의 데이터를 먹싱하는 멀티플렉서의 구조가 포함되면서 메모리 플레인 간 데이터 먹싱과 데이터 연결 구조로 인해 전력 소모가 크다. 특히, 고 대역폭(high bandwidth)을 위해 기존의 x8 IO에서 x32, x64, x128로 확장 시, 그 전력 소모는 더욱 커진다.
도 12는 도 11의 비휘발성 메모리 장치의 멀티 플레인 동작을 나타내는 도면이다.
도 12를 참조하면, 멀티플레싱 구조의 비휘발성 메모리 장치(70)는 공통 패드 세트(CPSM)에 포함되는 m개의 데이터 패드들(DQ0~DQm-1)을 통하여 복수의 메모리 플레인들(PL_0~PL_n-1)에 대한 독출 동작을 위한 어드레스들을 메모리 콘트롤러(60)로부터 순차적으로 수신한다. 도 12에 도시된 코맨드들(00h, 30h)는 도 6 내지 10을 참조하여 전술한 바와 같다. tWC는 기입 인에이블 신호(/WE)의 사이클 주기, 즉 기입 사이클 시간(write cycle time)에 해당하고 하나의 어드레스를 전송하기 위해서 k*tWC의 시간이 요구된다. 여기서, k는 어드레스의 사이클 수에 관계되는 자연수 값이다. 결과적으로 메모리 콘트롤러(60)로부터 비휘발성 메모리 장치(70)로 n개의 메모리 플레인들(PL_0~PL_n-1)에 대한 어드레스들을 전송하기 위해서 n*k*tWC의 시간이 요구된다. 도 12에서 tR은 비휘발성 메모리 장치(70)가 내부적으로 메모리 셀 어레이로부터 데이터를 독출하여 페이지 버퍼 회로로 데이터를 저장하는데 소요되는 시간이다. tR이 경과한 후에 복수의 데이터 패드들(DQ0~DQm-1)을 통하여 복수의 메모리 플레인들(PL_0~PL_n-1)로부터의 독출 데이터(DOUT)가 순차적으로 출력된다. 하나의 메모리 플레인에 대한 독출 데이터(DOUT)에 대한 전송 시간을 tDMA라고 하면, n개의 메모리 플레인들(PL_0~PL_n-1)에 대한 데이터 전송을 위해 n*tDMA의 시간이 소요된다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 멀티 플레인 동작을 나타내는 도면이다.
도 1, 2 및 13을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치(30)는 전술한 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_n-1)에 포함되는 n*m개의 데이터 패드들(DQ[nm-1:0]을 통하여 메모리 콘트롤러(20)로부터 복수의 메모리 플레인들(PL_0~PL_n-1)에 대한 독출 동작을 위한 어드레스들을 동시에 수신할 수 있다. 또한, 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_n-1)에 포함되는 n*m개의 데이터 패드들(DQ[nm-1:0]을 통하여 복수의 메모리 플레인들(PL_0~PL_n-1)로부터의 독출 데이터(DOUT)를 병렬적으로 동시에 전송할 수 있다.
결과적으로, 도 12 및 13의 비교에서 알 수 있듯이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치(30)의 데이터 독출 시간은 멀티플렉싱 구조의 비휘발성 메모리 장치(70)의 데이터 독출 시간보다 현저히 감소함을 알 수 있다.
이와 같이, 비휘발성 메모리 장치(30)는 복수의 페이지 버퍼 회로들(PBC0~PBCn-1)로부터 제공되는 복수의 메모리 플레인들(PL_0~PL_n-1)에 상응하는 독출 데이터를 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_n-1)에 각각 포함되는 포함되는 복수의 데이터 패드들을 통하여 메모리 콘트롤러(20)로 동시에 출력할 수 있다.
한편, 도면에 도시하지는 않았으나, 독출 동작과 마찬가지로 기입 동작에서 비휘발성 메모리 장치(30)는 메모리 콘트롤러(20)로부터 제공되는 복수의 메모리 플레인들(PL_0~PL_n-1)에 상응하는 기입 데이터를 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_n-1)에 각각 포함되는 포함되는 복수의 데이터 패드들을 통하여 동시에 수신하여 복수의 페이지 버퍼 회로들(PBC0~PBCn-1)에 각각 제공할 수 있다.
한편, 멀티플렉싱 구조의 비휘발성 메모리 장치(70)와 비교하여, 본 발명의 실시예들에 따른 비휘발성 메모리 장치(30)는 각각의 플레인 전속 패드 세트에 포함되는 복수의 데이터 패드들은 각각의 페이지 버퍼 회로에만 연결되고 도 11에 도시된 바와 같은 멀티플렉서(MUX)를 통하여 다른 페이지 버퍼 회로에 연결되지 않는다.
이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 포함하는 메모리 시스템은 상기 복수의 플레인 전속 패드 세트들을 통하여 데이터 멀티플렉싱 및/또는 신호 라우팅을 제거하여 소모 전력을 감소시킬 수 있다.
도 14는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 어드레스 레이아웃을 설명하기 위한 도면이다.
도 14를 참조하면, 제1 어드레스 레이아웃(ADDLO1)은 도 11 및 12를 참조하여 설명한 멀티플렉싱 구조의 비휘발성 메모리 장치(70)에 상응하고, 제2 어드레스 레이아웃(ADDLO2)은 도 1, 2 및 13을 참조하여 설명한 본 발명의 실시예들에 따른 비휘발성 메모리 장치(30)에 상응한다.
멀티플렉싱 구조의 비휘발성 메모리 장치(70)는 데이터 먹싱을 위해 플레인 어드레스를 메모리 콘트롤러(60)로부터 수신한다. 반면에 본 발명의 실시예들에 따른 비휘발성 메모리 장치(30)는 코맨드 및 어드레스가 각각의 메모리 플레인에 전속되는 플레인 전속 패드 세트를 통하여 제공되기 때문에 플레인 어드레스가 요구되지 않는다. 결과적으로 본 발명의 실시예들에 따른 비휘발성 메모리 장치(30)는 플레인 어드레스의 전송을 위한 시간(ts)만큼 어드레스 전송 시간을 감소할 수 있다. 즉 도 13의 q*tWC는 도 12의 k*tWC보다 작음을 알 수 있다.
도 15 내지 22는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작의 실시예들을 나타내는 도면들이다. 이하 설명 및 도시의 편의를 위해 도 15 내지 22를 참조하여 비휘발성 메모리 장치가 8개의 메모리 플레인들을 포함하고 각각의 플레인 전속 패드 세트가 8개의 데이터 패드들을 포함하는 실시예들을 설명하지만, 본 발명의 실시예들이 이러한 특정한 개수들에 한정되는 것은 아니다.
도 15, 16 및 17을 참조하면, 메모리 시스템(11)은 메모리 콘트롤러(21) 및 적어도 하나의 메모리 장치(31)를 포함할 수 있다.
도 11에 도시된 메모리 장치(31)는 비휘발성 메모리 장치일 수 있고, 메모리 시스템(11)은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체를 포함할 수 있다.
비휘발성 메모리 장치(31)는 메모리 콘트롤러(21)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(31)는 메모리 콘트롤러(21)로부터 커맨드(CMD), 어드레스(ADDR)를 수신하고, 메모리 콘트롤러(21)와 프로그램 동작 또는 독출 동작을 위한 데이터(DATA)를 송수신한다. 또한, 비휘발성 메모리 장치(31)는 메모리 콘트롤러(21)로부터 콘트롤 신호 및 파워를 제공받을 수 있다.
비휘발성 메모리 장치(31)는 복수의 메모리 플레인들, 예를 들어, 8개의 메모리 플레인들(PL_0~PL_7), 전술한 바와 같은 8개의 데이터 경로들(미도시) 및 8개의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_7)을 포함할 수 있다.
8개의 메모리 플레인들(PL_0~PL_7)의 각각은 비휘발성 메모리 셀들을 포함하는 8개의 메모리 셀 어레이들(MCA0~MCA7)의 각각 및 비트 라인들을 통하여 8개의 메모리 셀 어레이들(MCA0~MCA7)의 각각에 포함되는 상기 비휘발성 메모리 셀들에 연결되는 8개의 페이지 버퍼 회로들(PBC0~PBC7)의 각각을 포함한다. 즉, 제1 메모리 플레인(PL_0)은 제1 메모리 셀 어레이(MCA0) 및 제1 페이지 버퍼 회로(PBC0)를 포함하고, 제2 메모리 플레인(PL_1)은 제2 메모리 셀 어레이(MCA1) 및 제2 페이지 버퍼 회로(PBC1)를 포함하고, 이와 같이 제8 메모리 플레인(PL_7)은 제8 메모리 셀 어레이(MCA7) 및 제8 페이지 버퍼 회로(PBC7)를 포함할 수 있다. 일 실시예에서, 8개의 페이지 버퍼 회로들(PBC0~PBC7)의 각각은 8개의 메모리 플레인들(PL_0~PL_7)의 각각에 포함되는 비트 라인들의 개수, 즉 페이지 사이즈에 상응할 수 있다.
8개의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_7)의 각각은 8 데이터 패드들을 포함할 수 있다. 즉, 제1 플레인 전속 패드 세트(PDPSM_0)은 8개의 데이터 패드들(DQ0~DQ7)을 포함하고, 제2 플레인 전속 패드 세트(PDPSM_1)은 8개의 데이터 패드들(DQ8~DQ15)을 포함하고, 이와 같이 제8 플레인 전속 패드 세트(PDPSM_7)은 8개의 데이터 패드들(DQ56~DQ63)을 포함할 수 있다. 따라서, 8개의 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_7)의 각각이 8개의 데이터 패드들을 포함할 수 있고, 8개의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_7)에 포함되는 데이터 패드들의 총 개수는 64개가 된다.
메모리 콘트롤러(21)는 8개의 호스트 패드 세트들(PDPSC_0~PDPSC_7)을 포함할 수 있다. 8개의 호스트 패드 세트들(PDPSC_0~PDPSC_7)의 각각은 비휘발성 메모리 장치(31)의 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_7)의 각각에 하나씩 전속적으로 연결된다. 8개의 호스트 패드 세트들(PDPSC_0~PDPSC_7)의 각각은 비휘발성 메모리 장치(31)의 8개의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_7)의 각각에 포함되는 데이터 패드들에 하나씩 전속적으로 연결되는 복수의 데이터 패드들을 포함한다. 즉, 제1 호스트 패드 세트들(PDPSC_0) 및 제1 플레인 전속 패드 세트(PDPSM_0)는 각각 상응하는 8개의 데이터 패드들(DQ0~DQ7)을 포함하고, 제2 호스트 패드 세트들(PDPSC_1) 및 제2 플레인 전속 패드 세트(PDPSM_1)는 각각 상응하는 8개의 데이터 패드들(DQ8~DQ15)을 포함하고, 이와 같이 제8 호스트 패드 세트들(PDPSC_7) 및 제8 플레인 전속 패드 세트(PDPSM_7)는 각각 상응하는 8개의 데이터 패드들(DQ56~DQ63)을 포함할 수 있다.
도 15, 16 및 17은 본 발명의 실시예들에 따른 입출력 매핑 구조들을 나타낸다. 도 15에 도시된 바와 같이, 8 메모리 플레인, 4KB의 페이지 사이즈 구조에서 고성능 직렬(sequential) 기입 및 독출을 위해 DQ[63:0]을 사용하여 32KB단위로 데이터 기입 및 독출을 할 수 있다. 4KB 데이터만 독출하거나 기입하는 경우에는 2가지 경우가 가능하다. 첫번째는 도 16에 도시된 바와 같이 8 메모리 플레인들에 대한 멀티 플레인 동작을 통해 512B 데이터 사이즈로 동작할 수 있다. 이 경우는 각 메모리 플레인 별로 4KB 독출하고, 512B단위로 랜덤 독출을 연속적으로 수행하는 경우에 해당된다. 두번째는 도 17에 도시된 바와 같이 특정 메모리 플레인에서 4KB 랜덤 독출이 필요한 경우에 해당한다. 이 경우에는 해당 메모리 플레인만 인에이블하고 다른 메모리 플레인은 디스에이블 시킬 수 있다.
이와 같이, 복수의 플레인 전속 패드 세트들 중에서 일부의 플레인 전속 패드 세트들에 포함되는 복수의 데이터 패드들을 통하여 코맨드 및 어드레스를 수신하여 상기 일부의 플레인 전속 패드 세트들에 상응하는 일부의 메모리 플레인들에 대해서만 독출 동작 또는 기입 동작을 수행할 수 있다. 시스템 응용에 따라서 고대역폭 직렬(high bandwidth sequential) 독출 동작인지, 랜덤 독출 동작이냐에 따라서 비휘발성 메모리 장치의 내부 구성을 다르게 가져갈 수 있다.
도 18을 참조하면, 본 발명의 실시예들에 따른 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_7)을 포함하는 비휘발성 메모리 장치(31)는, 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_7) 중에서 하나의 플레인 전속 패드 세트(PDSM_0)에 포함되는 복수의 데이터 패드들(DQ[7:0])을 통하여 독출 동작 또는 기입 동작을 위한 시작 어드레스를 수신하고 다른 하나의 플레인 전속 패드 세트(PDSM_1)에 포함되는 복수의 데이터 패드들(DQ[15:8])을 통하여 독출 동작 (또는 기입 동작)을 위한 종료 어드레스를 수신할 수 있다. 도 18에는 독출 동작의 경우를 도시하였으나, 기입 동작의 경우에도 동일한 방법이 적용될 수 있다.
도 19 및 20을 참조하면, 본 발명의 실시예들에 따른 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_7)을 포함하는 비휘발성 메모리 장치(31)는, 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_n-1) 중에서 하나의 플레인 전속 패드 세트(PDSM_0)에 포함되는 복수의 데이터 패드들(DQ[7:0])을 통하여 독출 데이터(DOUT)를 출력하거나 기입 데이터를 수신하고, 다른 하나의 플레인 전속 패드 세트(PDSM_1)에 포함되는 복수의 데이터 패드들(DQ[15:8])을 통하여 도 19와 같이 비휘발성 메모리 장치(31)의 동작 조건을 나타내는 피쳐 정보(FIOUT)를 메모리 콘트롤러(21)로 출력하거나 도 20과 같이 피쳐 정보(FIIN)를 메모리 콘트롤러(21)로부터 수신할 수 있다. 상기 피쳐 정보는 비휘발성 메모리 장치(21)의 온도 정보, 방어 코드, ECC(error correction code) 정보 등을 포함할 수 있다.
도 21을 참조하면, 본 발명의 실시예들에 따른 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_7)을 포함하는 비휘발성 메모리 장치(31)는 코맨드(00h, 30h) 및 어드레스(C1, C2, R1)를 서로 다른 플레인 전속 패드 세트들에 포함되는 복수의 데이터 패드들(DQ[7:0]~ DQ[63:56])을 통하여 병렬적으로 동시에 수신할 수 있다. 따라서, 코맨드 및 어드레스의 수신 시간을 더욱 감소할 수 있다.
도 22를 참조하면, 본 발명의 실시예들에 따른 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_7)을 포함하는 비휘발성 메모리 장치(31)는, 모든 메모리 플레인들(PL_0~PL_7)에 대하여 독출 동작(RD)을 수행하는 제1 멀티 플레인 동작(MPOP1)을 수행하거나, 모든 메모리 플레인들(PL_0~PL_7)에 대하여 기입 동작(PGM)을 수행하는 제2 멀티 플레인 동작(MPOP2)을 수행할 수 있다. 한편, 비휘발성 메모리 장치(31)는 플레인 전속 패드 세트들(PDPSM_0~PDPSM_7) 중에서 일부의 플레인 전속 패드 세트(PDPSM_1, PDPSM_7)에 포함되는 복수의 데이터 패드들을 이용하여 일부의 플레인 전속 패드 세트(PDPSM_1, PDPSM_7)에 상응하는 일부의 메모리 플레인들(PL_1, PL_7)에 대하여 독출 동작(RD)을 수행하는 동안에 다른 일부의 플레인 전속 패드 세트(PDPSM_0)에 포함되는 복수의 데이터 패드들을 이용하여 다른 일부의 플레인 전속 패드 세트(PDPSM_0)에 상응하는 다른 일부의 메모리 플레인(PL_0)에 대하여 기입 동작(PGM)을 수행하는 제3 멀티 플레인 동작(MPOP3)을 수행할 수 있다.
이러한 다양한 멀티 플레인 동작을 위해, 비휘발성 메모리 장치(31)는 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_7)에 각각 포함되는 복수의 데이터 패드들을 통하여 메모리 콘트롤러(21)로부터 복수의 메모리 플레인들(PL_0~PL_7)의 각각에 상응하는 코맨드(CMD0~CMD7) 및 어드레스(ADD0~ADD7)를 메모리 플레인마다 독립적으로 수신할 수 있다. 복수의 메모리 플레인들(PL_0~PL_7)의 각각에 상응하는 어드레스(ADD0~ADD7)는 서로 독립적으로 결정될 수 있고, 도 22에 도시된 바와 같이, 플레인 별로 서로 다른 메모리 블록들 및/또는 서로 다른 페이지들(PGa, PGb, PGc)에 대한 동작이 독립적으로 수행될 수 있다.
도 23, 24 및 25는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 레이아웃의 실시예들을 나타내는 도면들이다. 도 23, 24 및 25의 패드들에 대한 참조 부호는 도 6 내지 10의 신호의 참조 부호와 동일하다.
도 23, 24 및 25를 참조하면, 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_7)의 각각은, 메모리 콘트롤러로부터 제공되는 데이터 스트로브 신호(DQS0~DQS7)를 수신하는 패드를 더 포함할 수 있다. 도 6 내지 10에 도시된 바와 같이, 비휘발성 메모리 장치는 데이터 스트로브 신호(DQS)의 천이에 동기하여 각각의 플레인 전속 패드 세트에 함께 포함되는 복수의 데이터 패드들을 통하여 기입 데이터를 수신할 수 있다.
도 23, 24 및 25에 도시된 바와 같이, 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_7)의 각각은, 각각의 플레인 전속 패드 세트에 상응하는 각각의 메모리 플레인에 대한 동작을 전속적으로 제어하기 위하여 메모리 콘트롤러부터 제공되는 콘트롤 신호를 수신하는 적어도 하나의 콘트롤 패드를 더 포함할 수 있다.
도 23의 비휘발성 메모리 장치(33)는 콘트롤 패드들(/CE, R/B, /RE, /WE, CLE, ALE)이 모두 공통 패드 세트(CPSMa)에 포함된 실시예를 나타낸다. 도 24의 비휘발성 메모리 장치(35)는 콘트롤 패드들(/CE, R/B, CLE, ALE)이 공통 패드 세트(CPSMb)에 포함되고, 콘트롤 패드들(/RE0~/RE7, /WE0~/WE7)의 각각은 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_7)의 각각에 포함된 실시예를 나타낸다. 도 25의 비휘발성 메모리 장치(37)은 콘트롤 패드들(/CE, R/B)이 공통 패드 세트(CPSMc)에 포함되고, 콘트롤 패드들(/RE0~/RE7, /WE0~/WE7, CLE0~CLE7, ALE0~ALE7)의 각각은 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_7)의 각각에 포함된 실시예를 나타낸다.
한편, 도 23, 24 및 25에 도시된 바와 같이, 복수의 플레인 전속 패드 세트들(PDPSM_0~PDPSM_7)의 각각은 비휘발성 메모리 장치가 형성되는 반도체 다이 또는 반도체 칩의 중앙 부분에서 상응하는 메모리 플레인에 인접하여 배치될 수 있다. 이러한 구조를 센터 패드 구조 또는 와이드 입출력 구조라고 칭할 수 있다. 이러한 센터 패드 구조에서는 페이지 버퍼에서 데이터 패드까지 최단 연결이 가능하여 전류 소모 및 신호 라우팅으로 인한 오버헤드(overhead)를 최소화 할 수 있다. 센터 패드 구조의 경우 패드까지 패키지 볼까지의 연결은 RDL(redistribution layer)를 이용하여 구현될 수 있다.
도 26은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 모바일 시스템을 나타내는 블록도이다.
도 26을 참조하면, 모바일 시스템(3000)은 어플리케이션 프로세서(AP)(3100), 통신(Connectivity)부(3200), 휘발성 메모리 장치(VM)(3300), 비휘발성 메모리 장치(NVM)(3400), 사용자 인터페이스(3500) 및 파워 서플라이(3600)를 포함한다.
어플리케이션 프로세서(3100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신부(3200)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 휘발성 메모리 장치(3300)는 어플리케이션 프로세서(3100)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 휘발성 메모리 장치(3300)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 비휘발성 메모리 장치(3400)는 모바일 시스템(3000)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(3500)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(3600)는 모바일 시스템(3000)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(3000)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
비휘발성 메모리 장치(3400)는 도 1 내지 도 25를 참조하여 전술한 바와 같은 복수의 플레인 전속 패드 세트들을 포함할 수 있다. 전술한 바와 같이, 상기 복수의 플레인 전속 패드 세트들의 각각은, 메모리 콘트롤러로부터 제공되는 기입 데이터를 수신하여 상기 각각의 페이지 버퍼 회로로 제공하고 상기 각각의 페이지 버퍼 회로로부터 제공되는 독출 데이터를 상기 메모리 콘트롤러로 출력하도록 상기 각각의 데이터 경로를 통하여 상기 각각의 페이지 버퍼 회로에 전속적으로 연결되는 복수의 데이터 패드들을 포함할 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 포함하는 메모리 시스템은 복수의 메모리 플레인들의 각각에 전속적으로 할당되는 복수의 플레인 전속 패드 세트들을 통하여 데이터 전송의 지연을 감소하고 병렬적인 데이터 전송을 지원함으로써 데이터 전송 대역폭을 증가시킬 수 있다.
또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 포함하는 메모리 시스템은 상기 복수의 플레인 전속 패드 세트들을 통하여 데이터 멀티플렉싱 및/또는 신호 라우팅을 제거하여 소모 전력을 감소시킬 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 비휘발성 메모리 셀들을 포함하는 복수의 메모리 셀 어레이들의 각각 및 비트 라인들을 통하여 상기 복수의 메모리 셀 어레이들의 각각에 포함되는 상기 비휘발성 메모리 셀들에 연결되는 복수의 페이지 버퍼 회로들의 각각을 포함하는 복수의 메모리 플레인들; 및
    복수의 데이터 경로들의 각각을 통하여 상기 복수의 페이지 버퍼 회로들의 각각에 하나씩 전속적으로 연결되는 복수의 플레인 전속 패드 세트들을 포함하고,
    상기 복수의 플레인 전속 패드 세트들의 각각은, 상기 각각의 데이터 경로를 통하여 상기 각각의 페이지 버퍼 회로에 전속적으로 연결되는 복수의 데이터 패드들을 포함하고,
    메모리 콘트롤러로부터 전송되는 코맨드 및 어드레스를 상기 복수의 데이터 패드들을 통하여 수신하는 비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 복수의 데이터 패드들은, 메모리 콘트롤러로부터 제공되는 기입 데이터를 수신하여 상기 각각의 페이지 버퍼 회로로 제공하고 상기 각각의 페이지 버퍼 회로로부터 제공되는 독출 데이터를 상기 메모리 콘트롤러로 출력하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제2 항에 있어서,
    상기 비휘발성 메모리 장치는,
    상기 메모리 콘트롤러로부터 제공되는 상기 복수의 메모리 플레인들에 상응하는 상기 기입 데이터를 상기 복수의 플레인 전속 패드 세트들에 각각 포함되는 포함되는 상기 복수의 데이터 패드들을 통하여 동시에 수신하여 상기 복수의 페이지 버퍼 회로들에 각각 제공하고,
    상기 복수의 페이지 버퍼 회로들로부터 제공되는 상기 복수의 메모리 플레인들에 상응하는 상기 독출 데이터를 상기 복수의 플레인 전속 패드 세트들에 각각 포함되는 포함되는 상기 복수의 데이터 패드들을 통하여 상기 메모리 콘트롤러로 동시에 출력하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제2 항에 있어서,
    상기 각각의 플레인 전속 패드 세트에 포함되는 상기 복수의 데이터 패드들은 상기 각각의 페이지 버퍼 회로에만 연결되고 멀티플렉서를 통하여 다른 페이지 버퍼 회로에 연결되지 않는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 삭제
  6. 제1 항에 있어서,
    상기 비휘발성 메모리 장치는,
    상기 복수의 플레인 전속 패드 세트들에 각각 포함되는 상기 복수의 데이터 패드들을 통하여 상기 메모리 콘트롤러로부터 상기 복수의 메모리 플레인들의 각각에 상응하는 상기 코맨드 및 상기 어드레스를 메모리 플레인마다 독립적으로 수신하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제1 항에 있어서,
    상기 비휘발성 메모리 장치는,
    상기 복수의 플레인 전속 패드 세트들 중에서 일부의 플레인 전속 패드 세트들에 포함되는 상기 복수의 데이터 패드들을 통하여 상기 코맨드 및 상기 어드레스를 수신하여 상기 일부의 플레인 전속 패드 세트들에 상응하는 일부의 메모리 플레인들에 대해서만 독출 동작 또는 기입 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제1 항에 있어서,
    상기 비휘발성 메모리 장치는,
    상기 복수의 플레인 전속 패드 세트들 중에서 하나의 플레인 전속 패드 세트에 포함되는 상기 복수의 데이터 패드들을 통하여 독출 동작 또는 기입 동작을 위한 시작 어드레스를 수신하고 다른 하나의 플레인 전속 패드 세트에 포함되는 상기 복수의 데이터 패드들을 통하여 상기 독출 동작 또는 상기 기입 동작을 위한 종료 어드레스를 수신하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제1 항에 있어서,
    상기 비휘발성 메모리 장치는,
    상기 복수의 플레인 전속 패드 세트들 중에서 하나의 플레인 전속 패드 세트에 포함되는 상기 복수의 데이터 패드들을 통하여 독출 데이터를 출력하거나 기입 데이터를 수신하고 다른 하나의 플레인 전속 패드 세트에 포함되는 상기 복수의 데이터 패드들을 통하여 상기 비휘발성 메모리 장치의 동작 조건을 나타내는 피쳐 정보를 출력하거나 수신하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제1 항에 있어서,
    상기 비휘발성 메모리 장치는,
    상기 코맨드 및 상기 어드레스를 서로 다른 플레인 전속 패드 세트들에 포함되는 상기 복수의 데이터 패드들을 통하여 동시에 수신하는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제1 항에 있어서,
    상기 비휘발성 메모리 장치는,
    상기 복수의 플레인 전속 패드 세트들 중에서 일부의 플레인 전속 패드 세트에 포함되는 상기 복수의 데이터 패드들을 이용하여 상기 일부의 플레인 전속 패드 세트에 상응하는 일부의 메모리 플레인들에 대하여 독출 동작을 수행하는 동안에 다른 일부의 플레인 전속 패드 세트에 포함되는 상기 복수의 데이터 패드들을 이용하여 상기 다른 일부의 플레인 전속 패드 세트에 상응하는 다른 일부의 메모리 플레인들에 대하여 기입 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제2 항에 있어서,
    상기 복수의 플레인 전속 패드 세트들의 각각은,
    상기 각각의 플레인 전속 패드 세트에 상응하는 각각의 메모리 플레인에 대한 동작을 전속적으로 제어하기 위하여 상기 메모리 콘트롤러부터 제공되는 콘트롤 신호를 수신하는 적어도 하나의 콘트롤 패드를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제2 항에 있어서,
    상기 복수의 플레인 전속 패드 세트들의 각각은,
    상기 메모리 콘트롤러로부터 제공되는 데이터 스트로브 신호를 수신하는 패드를 더 포함하고,
    상기 비휘발성 메모리 장치는 상기 데이터 스트로브 신호의 천이에 동기하여 상기 각각의 플레인 전속 패드 세트에 함께 포함되는 상기 복수의 데이터 패드들을 통하여 상기 기입 데이터를 수신하는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제2 항에 있어서,
    상기 복수의 플레인 전속 패드 세트들의 각각은,
    상기 메모리 콘트롤러로부터 제공되는 독출 인에이블 신호를 수신하는 패드를 더 포함하고,
    상기 비휘발성 메모리 장치는 상기 독출 인에이블 신호의 천이에 동기하여 상기 각각의 플레인 전속 패드 세트에 함께 포함되는 상기 복수의 데이터 패드들을 통하여 상기 독출 데이터를 출력하는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제2 항에 있어서,
    상기 복수의 플레인 전속 패드 세트들의 각각은,
    상기 메모리 콘트롤러로부터 제공되는 기입 인에이블 신호를 수신하는 패드를 더 포함하고,
    상기 비휘발성 메모리 장치는 상기 기입 인에이블 신호의 천이에 동기하여 상기 각각의 플레인 전속 패드 세트에 함께 포함되는 상기 복수의 데이터 패드들을 통하여 수신되는 코맨드 및 어드레스를 래치하고, 상기 기입 인에이블 신호가 활성화되어 있는 동안에 상기 각각의 플레인 전속 패드 세트에 함께 포함되는 상기 복수의 데이터 패드들을 통하여 상기 기입 데이터를 수신하거나 상기 독출 데이터를 출력하는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제2 항에 있어서,
    상기 복수의 플레인 전속 패드 세트들의 각각은,
    상기 메모리 콘트롤러로부터 제공되는 코맨드 래치 인에이블 신호를 수신하는 패드 및 어드레스 래치 인에이블 신호를 수신하는 패드를 더 포함하고,
    상기 비휘발성 메모리 장치는 상기 코맨드 래치 인에이블 신호 및 상기 어드레스 래치 인에이블 신호에 기초하여 상기 각각의 플레인 전속 패드 세트에 함께 포함되는 상기 복수의 데이터 패드들을 통하여 수신되는 코맨드 또는 어드레스를 선택적으로 래치하는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제2 항에 있어서,
    상기 각각의 플레인 전속 패드 세트에 포함되는 상기 복수의 데이터 패드들의 개수는 8개인 것을 특징으로 하는 비휘발성 메모리 장치.
  18. 제1 항에 있어서,
    상기 복수의 플레인 전속 패드 세트들의 각각에 포함되는 상기 복수의 데이터 패드들을 통하여 수신되는 코맨드 및 어드레스에 기초하여 상기 각각의 메모리 플레인에 대해 독립적으로 적용되는 제어 신호, 로우 어드레스 및 컬럼 어드레스를 각각 발생하는 복수의 플레인 전속 코맨드-어드레스 디코더들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  19. 제1 항에 있어서,
    상기 복수의 플레인 전속 패드 세트들의 각각은 상기 비휘발성 메모리 장치가 형성되는 반도체 다이의 중앙 부분에서 상응하는 메모리 플레인에 인접하여 배치되는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 수직 방향으로 적층되어 셀 스트링을 형성하는 낸드 플래시 메모리 셀들을 포함하는 복수의 메모리 셀 어레이들의 각각 및 비트 라인들을 통하여 상기 복수의 메모리 셀 어레이들의 각각에 포함되는 셀 스트링들에 연결되는 복수의 페이지 버퍼 회로들의 각각을 포함하는 복수의 메모리 플레인들; 및
    복수의 데이터 경로들의 각각을 통하여 상기 복수의 페이지 버퍼 회로들의 각각에 하나씩 전속적으로 연결되는 복수의 플레인 전속 패드 세트들을 포함하고,
    상기 복수의 플레인 전속 패드 세트들의 각각은, 상기 각각의 데이터 경로를 통하여 상기 각각의 페이지 버퍼 회로에 전속적으로 연결되는 복수의 데이터 패드들을 포함하고,
    메모리 콘트롤러로부터 전송되는 코맨드 및 어드레스를 상기 복수의 데이터 패드들을 통하여 수신하는 수직형 낸드 플래시 메모리 장치.
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