JP4111313B2

JP4111313B2 - 半導体記憶装置

Info

Publication number: JP4111313B2
Application number: JP2002143961A
Authority: JP
Inventors: 洋揮上野; 朋洋西水; 雅彦西山
Original assignee: Renesas Technology Corp; Hitachi ULSI Systems Co Ltd
Current assignee: Renesas Technology Corp; Hitachi Solutions Technology Ltd
Priority date: 2002-05-20
Filing date: 2002-05-20
Publication date: 2008-07-02
Anticipated expiration: 2022-05-20
Also published as: JP2003338181A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、例えば外部端子と半導体チップの電極とがパッケージ基板に設けられた配線手段によって接続されるものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＢＧＡ(Ball Grid Array) といったパッケージ技術によってパッケージされた半導体集積回路装置において、パッケージの裏面に設けられた外部端子としてのボールと、半導体チップのパッド電極とはパッケージに設けられた配線により接続される。この配線には、寄生容量や寄生抵抗を有するために信号伝達の遅延を最小にするよう半導体チップのパッドとボールとの相対的な位置が決められる。
【０００３】
【発明が解決しようとする課題】
上記ボールの位置は、それが搭載されるシステム等に適合するように決められる。したがって、半導体チップ側ではそれが搭載されるパッケージ基板の仕様に対応してその都度パッドの位置を決める必要がある。しかし、このようにすると、同じメモリ容量を持つ半導体記憶装置であるにもかかわらず、それが搭載されるパッケージに合わせて、パッドの位置をその都度変更することは生産性の効率の点で問題がある。
【０００４】
半導体記憶装置として、１８ビット構成あるいは３６ビット構成のようにビット幅（入出力ビット数）を切り替える構成のものがある。このようにビット幅が大きいものでは、例えば９ビットずつの単位で書き込み制御を行うことが求められる。つまり、このような書き込み制御は、３６ビット又は１８ビットのうち、特定の９ビットの単位で記憶情報の書き換えを可能にするときに便利である。この構成のために、特定ビット毎に書き込み制御信号を割り当てて、もとのデータを保持したいビットにはかかる書き込み制御信号により書き込みデータにマスクをかければよい。本願発明者等においては、このように半導体記憶装置を構成するチップ側でのビット幅の切り替えと書き込みマスク機能を実現しつつ、前記パッケージ基板のボールとの距離を短くできるようにすることを検討した。
【０００５】
この発明の目的は、高い性能を維持しつつ、多様性と生産性の両立を実現した半導体記憶装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。複数の電極に対応された複数の入力回路を備えたメモリアレイ領域の複数個に対応して、上記入力回路の動作を有効にする書き込み信号の供給を振り分ける分配回路設け、上記分配回路から延びて上記メモリアレイ領域のそれぞれの入力回路部に至る第１配線と、上記第１配線と選択的に接続されて上記入力回路に書き込み信号を伝える第２配線を半導体チップ側に設け、それが搭載されるパッケージ基板の外部端子に対応して上記分配回路の設定と上記第１と第２配線との選択的な接続によって各入力回路毎に上記書き込み信号を伝える信号経路を形成する。
【０００７】
【発明の実施の形態】
図１には、この発明に係る半導体記憶装置の一実施例の上面図が示されている。パッケージ基板の表面に半導体チップが搭載される。同図では、半導体チップの内部回路の構成も合わせて示されている。半導体チップは、特に制限されないが、ＳＳＲＡＭ（シンクロナス・スタティック・ランダム・アクセス・メモリ）であり、メモリチップ全体をＡないしＤの４つのＢｙｔｅ（バイト；領域）を持つようにされる。各バイトＡ〜Ｄはメモリアレイ領域であり、上記のように４つの領域に分割することにより、ワード線長さ、ビット線長さをそれぞれ２分割し、そのメモリセル選択動作の高速化を図るようにする。
【０００８】
この実施例では、特に制限されないが、９ビットを１つのデータ単位として上記各メモリアレイ領域Ａ〜Ｄから入出力できるようにされる。それ故、上記それぞれのメモリアレイ領域Ａ〜Ｄのそれぞれに対応して９ビット分のパッドが設けられる。例えば、メモリアレイ領域Ａ〜Ｄを同時に選択状態にして９ビットずつ、データの入出力を行う場合には、同図に示された９×４＝３６個のパッドが使用される。この場合には、３６ビットのデータ幅で書き込みや読み出しが可能になる。
【０００９】
半分のビット幅である１８ビットの単位での書き込みや読み出しを行う場合には、同図に示したようにＤＱａ０〜ＤＱａ８、ＤＱｂ０〜ＤＱｂ８を付したパッドが使用される。この場合には、選択されるメモリアレイ領域は、上記４個のうちの２個のみが選択される。例えば、メモリアレイ領域ＡとＢ又はＣとＤの組み合わせにより選択される。例えば、メモリアレイ領域ＡとＢが選択されたときには、メモリアレイ領域Ａにおいて入出力される９ビットのデータは、メモリアレイ領域Ａに隣接したパッドＤＱａ８、ＤＱａ５，ＤＱａ４，ＤＱａ３、ＤＱａ０と、メモリアレイ領域Ｄに隣接したパッドＤＱｂ７、ＤＱｂ６，ＤＱｂ２，ＤＱｂ１に伝えられる。同様に、メモリアレイ領域Ｂにおいて入出力される９ビットのデータは、メモリアレイ領域Ｂに隣接したパッドＤＱａ１、ＤＱａ２，ＤＱａ６，ＤＱａ７、メモリアレイ領域Ｃに隣接したパッドＤＱｂ０、ＤＱｂ３，ＤＱｂ４，ＤＱｂ５，ＤＱｂ８に伝えられる。
【００１０】
例えば、メモリアレイ領域ＣとＤが選択されたときには、メモリアレイ領域Ｄにおいて入出力される９ビットのデータは、メモリアレイ領域Ａに隣接したパッドＤＱａ８、ＤＱａ５，ＤＱａ４，ＤＱａ３、ＤＱａ０と、メモリアレイ領域Ｄに隣接したパッドＤＱｂ７、ＤＱｂ６，ＤＱｂ２，ＤＱｂ１に伝えられる。同様に、メモリアレイ領域Ｃにおいて入出力される９ビットのデータは、メモリアレイ領域Ｂに隣接したパッドＤＱａ１、ＤＱａ２，ＤＱａ６，ＤＱａ７、メモリアレイ領域Ｃに隣接したパッドＤＱｂ０、ＤＱｂ３，ＤＱｂ４，ＤＱｂ５，ＤＱｂ８に伝えられる。
【００１１】
これに対して、９ビットの単位での書き込み制御のためのマスク信号は、上記ＤＱａ０〜ＤＱａ８、ＤＱｂ０〜ＤＱｂ８のように振り分けられる。つまり、１つのメモリアレイ領域Ａ〜Ｄに対応して、書き込み制御信号を一括して振り分けるのではなく、メモリアレイ領域Ａ〜Ｄの入出力端子（Ｉ／Ｏ）に対応して書き込み制御信号の振り分けを可能にするものである。このような入出力端子（Ｉ／Ｏ）に対応して書き込み制御信号の振り分けによって、パッケージに設けられた外部端子としてのボールとの距離を短くすることができる。
【００１２】
図２には、この発明に係る半導体記憶装置の一実施例の裏面図が示されている。このパッケージ基板は、前記図１に対応しており、データ入出力のための外部端子に前記パッドに対応した記号が付されている。これにより、図１の半導体チップ側のパッドのａ側とｂ側が、パッケージ基板のボールのａ側とｂ側に対応しており、パッケージ基板上において両者を接続する配線の長さを短くすることができる。
【００１３】
なお、上記図１の半導体チップの内部構成は、半導体チップの表面から見た場合の構成であり、パッケージ基板の表面に接続されるときには、ミラー反転して実装される。これにより、パッケージの裏面のボールの配置と、上記半導体チップのパッドの配置が前記のようにパッケージ基板のボールのａ側とｂ側に対応されるものである。
【００１４】
この実施例では、パッケージ基板の横方向の長さが半導体チップの横方向の長さとの関係で、それを搭載するには不足する場合が示されている。使用するパッケージが大きくて、上記パッケージ基板の横方向の長さが半導体チップの横方向の長さとの関係で、それを搭載するには十分な場合には、同図の半導体チップを時計回りに９０度回転させて搭載することもできる。この場合には、メモリアレイ領域ＡとＤに対応して設けられたパッドを用いてＤＱａ０〜ＤＱａ８に対応させ、メモリアレイ領域ＢとＣに対応して設けられたパッドを用いてＤＱｂ０〜ＤＱｂ８に対応させる。
【００１５】
この構成では、同じメモリアレイ領域ＡとＤ及びＢとＣにおいては、ａ側とｂ側の同じ書き込み信号が伝えられる。そして、図２と同じくパッケージ基板を用いても、半導体チップ側のパッドのａ側とｂ側が、パッケージ基板のボールのａ側とｂ側に対応しており、パッケージ基板上において両者を接続する配線の長さを短くすることができる。
【００１６】
このように、書き込み制御する信号を従来のようにメモリアレイ領域Ａ〜Ｄ単位で一括して行うのではなく、Ｉ／Ｏ毎に書き込み制御をする信号の割り当てを可能として、１つのメモリアレイ領域Ａ〜Ｄのそれぞれにおいて、異なる書き込み制御の信号を割り当てることができるようにすることにより、バッケージ基板に設けられたボール位置に対して半導体チップの各パッド（ＰＡＤ）をａマスク信号、ｂマスク信号と振り分けられることができるので、パッドをボールの近傍に配置でき、性能面での損失のない半導体記憶回路を実現できる。
【００１７】
図３には、この発明に係る半導体記憶装置の一実施例のメモリアレイの構成図が示されている。同図は、前記図１の実施例に対応しており、×１８ビット構成の例が示されている。前記実施例のように４つのメモリアレイ領域であるＡとＤバイトと、ＢとＣバイトが書き込み制御の信号ａとｂに振り分けられる。つまり、ＡとＤのメモリアレイ領域に設けられた９個のＩ／Ｏに対応して供給される書き込み入力制御信号ＤＩＣは、ａ側に５ビット、ｂ側に４ビット振り分けられる。ＢとＣのメモリアレイ領域に設けられた９個のＩ／Ｏに対応して供給される書き込み入力制御信号ＤＩＣは、ａ側に４ビット、ｂ側に５ビット振り分けられる。
【００１８】
上記９個のＩ／Ｏに対応して１個のメモリマットＭＡＴが設けられる。つまり、各メモリマットＭＡＴから９ビットずつのデータの入出力が上記９個のＩ／Ｏを介して入出力（書き込み／読み出し）される。上記のようなメモリマットＭＡＴが０〜１５の１６個によって１つのメモリブロックＢＬＫが構成される。各メモリアレイ領域Ａ〜Ｄには、それぞれ４〜７の４つのメモリブロックが設けられる。上記最小の選択単位であるメモリマットＭＡＴは、５１２のワード線と９対のビット線から構成される。
【００１９】
図４には、この発明に係る半導体記憶装置の一実施例のメモリアレイの配置構成図が示されている。各メモリアレイ領域Ａ〜Ｄは、それぞれメモリブロックＢＬＫ４〜７を備え、各メモリブロックＢＬＫ４〜７は前記のように１６個のメモリマットＭＡＴを備える。メモリマットＭＡＴ０〜１５は、同図の縦方向に積み重ねられて配置される。縦方向に対応して各メモリブロックＢＬＫ４〜７のそれぞれに前記５１２本のワード線が１６個のメモリマットＭＡＴを串し刺しするように延長される。メモリアレイ領域Ａ〜Ｄの選択は、メモリブロックの選択と、メモリマットの選択と、ワード線の選択により前記９ビットに対応した９個のメモリセルの選択できる。メモリアレイ領域Ａ〜Ｄを同時に選択すれば、３６ビットのデータ幅でのデータ入出力が可能となり、ＡとＢ又はＣとＤを選択するようにすれば、１８ビットのデータ幅でのデータ入出力が可能になる。
【００２０】
図５には、この発明に用いられる半導体チップの一実施例のブロック図が示されている。この実施例では、前記のようなメモリアレイ領域Ａ〜Ｄの入出力端子（Ｉ／Ｏ）に対応して書き込み制御信号ＤＩＣの振り分けを実現するために、チップの中央部にＤＩＣ分配回路が設けられる。このＤＩＣ分配回路からは、上側のメモリアレイ領域ＡとＤに向けて信号分配線Ｌ１延長され、下側のメモリアレイ領域ＢとＣに向けて信号分配線Ｌ１が延長される。同図は、１対の信号分配線が示されているが、後述するような図６に示したＤＩＣ分配回路では、特に制限されないが、メモリアレイ領域ＡとＤのそれぞれに対応して一対ずつの信号分配線を割り当てるようにされる。
【００２１】
メモリアレイ領域ＡとＤに沿って上側に延長される分配信号線Ｌ１に対して、それと交差するように横方向に延びる分配線Ｌ２が設けられる。そして、上記のような２種類ａとｂの分配信号線Ｌ１との交差部において、接続を意味する黒丸部で両者が接続される。例えば、ＤＩＣｂ信号分配は、ｂ側の分配信号線Ｌ１と、パッドＤＱｂ１、ＤＱｂ２、ＤＱｂ６、ＤＱｂ７に対応した４箇所の分配信号線Ｌ２と接続されて、メモリアレイ領域ＡとＤに対応した４個ずつのＩ／Ｏ（入力回路）に上記信号ＤＩＣｂが供給される。同様に、ＤＩＣａ信号分配は、ａ側の分配信号線Ｌ１と、パッドＤＱａ０、ＤＱａ３、ＤＱａ４、ＤＱａ５、ＤＱａ８に対応した５箇所の分配信号線Ｌ２と接続されて、メモリアレイ領域ＡとＤに対応した５個ずつのＩ／Ｏ（入力回路）に上記信号ＤＩＣａが供給される。
【００２２】
メモリアレイ領域ＢとＣに沿って下側に延長される分配信号線Ｌ１に対して、それと交差するように横方向に延びる分配線Ｌ２との選択的な接続によって、例えば、ＤＩＣａ信号の分配は、パッドＤＱａ１、ＤＱａ２、ＤＱａ６、ＤＱａ７に対応したメモリアレイ領域ＢとＣに対応した４個ずつのＩ／Ｏ（入力回路）に供給され、ＤＩＣｂ信号分配は、パッドＤＱｂ０、ＤＱｂ３、ＤＱｂ４、ＤＱｂ５、ＤＱｂ８に対応した５個ずつのＩ／Ｏ（入力回路）に供給される。このようなＤＩＣｂ信号分配は、上記交差する配線相互の選択的な接続、具体的にはコンコクトホールの選択的な形成によって簡単に実現できる。
【００２３】
図６には、図５のＤＩＣ分配回路の一実施例の回路図が示されている。９ビットからなるデータ単位に対応して書き込み制御の信号用パッドＳＷＥａ〜ＳＷＥｄが設けられる。これらの各パッドＳＷＥａ〜ＳＷＥｄに対応して入力回路ＩＮＢが設けられる。例えば、×３８ビット構成の場合には、９ビットずつの単位で書き込みデータにマスクがかけられるように、上記４つの書き込み信号（ライトイネーブル信号）ＳＷＥａ〜ＳＷＥｄが設けられる。
【００２４】
上記入力回路ＩＮＢの出力信号は、クロックＣＫに同期して取り込むためにレジスタＲＥＧに取り込まれる。これらのレジスタＲＥＧの出力信号は、フリップフロップ回路ＦＦを介して、２段構成のセレクタＳＥＬを選択信号×１８に対応して切り替えて、８個のレジスタＲＥＧに伝えられる。例えば、信号ＳＷＥａとＳＷＥｃは、２段構成のセレクタＳＥＬの組み合わせにより、メモリアレイ領域（ｂｙｔｅ）のいずれに対応した信号分配線への伝達が可能にされる。
【００２５】
上記のような×１８ビット構成のデータ幅のときに使用されるライトイネーブル信号は、ＳＷＥａ〜ＳＷＥｄのうちのＳＷＥａとＳＷＥｃが用いられる。この実施例の構成では、信号×１８とセクレタＳＥＬの伝達経路の切り替えにより、メモリアレイ領域Ａ、つまりＡｂｙｔｅに対応した一対の信号分配線の一方にはＳＷＥａから形成される信号ＤＩＣａと、ＳＷＥｃから形成される信号ＤＩＣｂが伝えられる。メモリアレイ領域Ｂ、つまりＢｂｙｔｅに対応した一対の信号分配線の一方にはＳＷＥａから形成される信号ＤＩＣａと、ＳＷＥｃから形成される信号ＤＩＣｂが伝えられる。メモリアレイ領域Ｃ、つまりＣｂｙｔｅに対応した一対の信号分配線の一方にはＳＷＥｃから形成される信号ＤＩＣｂと、ＳＷＥａから形成される信号ＤＩＣａが伝えられる。メモリアレイ領域Ｄ、つまりＤｂｙｔｅに対応した一対の信号分配線の一方にはＳＷＥｃから形成される信号ＤＩＣｂと、ＳＷＥａから形成される信号ＤＩＣａが伝えられる。
【００２６】
この実施例では、レジスタＲＥＦがクロックＣＫに対応して２段構成に設けられる。これは、２クロック遅れで書き込み動作に対応させるものである。この２クロック遅れでの書き込み動作自体は、この発明には直接関係の無いので、そのような機能が不要なら後段のレジスタＲＥＧは省略できる。また、クロックＣＫに同期してメモリ動作の制御を行うために、レジスタＲＥＧが設けられるものであり、かかるクロックＣＫに同期していでメモリ動作を行うものでは、かかるレジスタＲＥＧを省略することもできる。
【００２７】
上記のようなレジスタＲＥＧに取り込まれたライトイネーブル信号は、アンドゲート回路を制御し、かかるゲート回路を通して出力されるライト信号の伝達を制御する動作を行う。つまり、ライト信号によりメモリセルへの書き込みを指示しても、レジスタＲＥＧに論理０が記憶されたものは、上記アンドゲート回路のゲートを閉じて、ライト信号の伝達を禁止する。したがって、かかるゲート回路の出力端子から出力される書き込み制御の信号ＤＩＣが非活性レベルとなり、メモリアレイ領域に設けられるＩ／Ｏの入力回路（ライトアンプ）を非動作状態にするので、選択されたメモリマットＭＡＴのビット線はワード線が選択されたメモリセルの読み出し信号のままとなり、当該メモリセルはワード線選択時の記憶情報を維持するものとなる。
【００２８】
なお、×３６ビット幅のときには信号ＳＷＥａ〜ＳＷＥｄの４個が有効とされて、ＤＩＣａ〜ＤＩＣｄとして伝えられる。各信号ＤＩＣａ〜ＤＩＣｄが２個ずつ存在するのは、上記のように半導体チップの上下に振り分ける信号分配線Ｌ１が各メモリアレイ領域Ａ〜Ｄのそれぞれに対応して一対であることに対応している。したがって、×３６ビット幅のときには、一方の信号分配線を省略できるが、２本を用いた方がＤＩＣ分配回路の負荷が軽くなるので高速動作を図る上で有益である。
【００２９】
上記のように４つのメモリアレイ領域Ａ〜Ｄを同時に選択する×３６ビット幅のときには、前記３６個のすべてのパッドが有効とされ、それぞれに近接したボールに接続すればよいから、メモリアレイ領域Ａ〜Ｄに対応して上記書き込み制御の信号ＤＩＣａ〜ＤＩＣｄを分配しても格別な問題が生じることはない。
【００３０】
図７には、この発明に用いられる半導体チップの他の一実施例のブロック図が示されている。この実施例では、ＤＩＣ分配回路からは、上側のメモリアレイ領域ＡとＢに向けて信号分配線Ｌ１延長され、下側のメモリアレイ領域ＤとＣに向けて信号分配線Ｌ１が延長される。同図は、１の信号分配線が示されているが、前記のようにメモリアレイ領域Ａ〜Ｄのそれぞれに対応して一対ずつの信号分配線を割り当てられている。
【００３１】
この実施例では、前記図２のようなパッケージ基板に対して図８に示すように、半導体チップを横方向に配置させるために、×１８ビット構成のときにメモリアレイ領域ＡとＢに対して書き込み制御の信号ＤＩＣａを供給し、メモリアレイ領域ＤとＣに対して書き込み制御の信号ＤＩＣｂを供給するように割り当てられる。これにより、前記実施例と同様にパッケージ基板に設けられたボールに対応して、半導体チップのパッドとを短距離の配線で接続することができる。しかも、前記同様に９ビットずつの単位でのライトマスクが可能になるものである。
【００３２】
１６ＭビットのＳＳＲＡＭは当然その半分の記憶容量である８ＭビットのＳＳＲＡＭよりもチップサイズも大きくなる。例えば、図８のように８ＭビットのＳＳＲＡＭチップを搭載し、それと同じパッケージに１６Ｍビットの大きなメモリチップを搭載する場合には、図１のようにチップを９０度回転させてパッケージにチップを置く必要がある。本願発明のＤＩＣ分配回路と信号分配線の構成を採用すれば、かかるチップ配置の変更に対応しつつ、ボールの位置とそれに対応するＰＡＤの位置を近傍に配置したままで書き込み信号を制御できる。
【００３３】
上記の書き込み制御信号をメモリアレイ領域単位で行うものに対して、Ｉ／Ｏ単位で書き込み信号の制御を行うことにより、パッケージのボール位置に近いパッドからメモリアレイ領域に関係なく任意にデータ信号を入出力でき、容量や遅延時間等の性面で性能劣化が抑えられる。現状のＳＳＲＡＭはパッケージのボール位置は顧客によって決められていることが一般的であるため、本願発明にかかるメモリチップは、パッケージのボール位置がどこにあってもチップ内の切り替えにより対応できる柔軟性を持つものであり、高い性能を維持しつつ、多様性と生産性の両立を実現した半導体記憶装置を実現できるものとなる。
【００３４】
上記のように書き込み信号をＩ／Ｏ単位で制御を行う事によりパッケージのボール位置に近いＰＡＤからデータ信号を入出力できる為、容量や遅延時間等の特性面で性能劣化が抑えられる。距離にしてデータのＰＡＤから基板のボールまでメモリアレイ領域に対応してＤＩＣ信号を分配するものにくらべ、例えは１６ＭビットのＳＳＲＡＭを例にして試算を行うと、約９．６ｍｍの配線長に対し、本発明の適用によって約３．８ｍｍの配線長にすることができ、配線幅を同じとすると抵抗成分は従来の６割減できるものとなり、寄生容量も同様に低減できるものとなる。
【００３５】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図１において、使用するパッドをメモリアレイ領域ＡとＤに隣接したものを５個と４個に振り分けたが、その数は限定的なものではない。パッケージ基板のボールとの関係で全体としての信号経路が短くなるものを選ぶようにすればよい。
【００３６】
メモリアレイの具体的構成は、種々の実施形態を採ることができる。メモリセルは、スタティック型メモリセルの他に、ダイナミック型メモリセルを用いるものであっもよい。つまり、本願発明はダイナミック型ＲＡＭにも同様に適用できるものである。つまり、書き込みマスクをビット幅を整数分の１したビット単位でマスクをする機能を持つＲＡＭに広く利用することができる。
【００３７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。複数の電極に対応された複数の入力回路を備えたメモリアレイ領域の複数個に対応して、上記入力回路の動作を有効にする書き込み信号の供給を振り分ける分配回路設け、上記分配回路から延びて上記メモリアレイ領域のそれぞれの入力回路部に至る第１配線と、上記第１配線と選択的に接続されて上記入力回路に書き込み信号を伝える第２配線を半導体チップ側に設け、それが搭載されるパッケージ基板の外部端子に対応して上記分配回路の設定と上記第１と第２配線との選択的な接続によって各入力回路毎に上記書き込み信号を伝える信号経路を形成することにより、パッケージのボール位置がどこにあってもメモリチップ内での切り替えにより対応できる柔軟性を持つものであり、高い性能を維持しつつ、多様性と生産性の両立を実現した半導体記憶装置を実現できる。
【図面の簡単な説明】
【図１】この発明に係る半導体記憶装置の一実施例を示す上面図である。
【図２】この発明に係る半導体記憶装置の一実施例を示す裏面図である。
【図３】この発明に係る半導体記憶装置の一実施例を示すメモリアレイの構成図である。
【図４】この発明に係る半導体記憶装置の一実施例を示すメモリアレイの配置構成図である。
【図５】この発明に用いられる半導体チップの一実施例を示すブロック図である。
【図６】図５のＤＩＣ分配回路の一実施例を示す回路図である。
【図７】この発明に用いられる半導体チップの他の一実施例を示すブロック図である。
【図８】図７の半導体チップを用いた半導体記憶装置の一実施例を示す上面図である。
【符号の説明】
Ｌ１，Ｌ２…信号分配線、ＭＡＴ…メモリマット、ＢＬＫ…メモリブロック、ＩＮＢ…入力回路、ＲＥＧ…レジスタ、ＦＦ…フリップフロップ回路、ＳＥＬ…セレクタ。

Claims

半導体チップ上の第１方向及び上記第１方向と直交する第２方向にそれぞれに隣接して配置された第１ないし第４領域と、
上記第１方向に並ぶ上記第１と第２領域の間及び上記第３と第４領域の間の領域を含んで上記半導体チップの中央部に上記第２方向に延びる第５領域とを有する半導体チップと、
上記半導体チップが搭載されて、上記複数の電極と配線手段を介して接続される外部端子を備えたパッケージ基板とを備え、
上記第１ないし第４領域には、書き込みと読み出しが可能にされた複数のメモリセルを有する第１ないし第４メモリアレイが配置され、
上記第５領域には、上記第１ないし第４メモリアレイにそれぞれ対応して配置され、書き込み信号が入力される複数の入力パッドと、
上記入力パッドに対応して設けられ、上記書き込み信号が入力される複数の入力回路と、
上記第５領域の中央部に配置され、上記複数の入力回路を複数組に分けてそれぞれの動作を有効にする制御信号が入力されて上記入力回路に分配する分配回路と、
上記分配回路から上記第１及び第２メモリアレイに向けて上記第２方向に延びる第１信号線と、
上記分配回路から上記第３及び第４メモリアレイに向けて上記第２方向に延びる第２信号線と、
上記第１信号線に対応して設けられ、上記第１及び第２メモリアレイに対応した上記複数の入力回路にそれぞれに向けて第１方向に延びる複数の第３信号線と、
上記第２信号線に対応して設けられ、上記第３及び第４メモリアレイに対応した上記複数の入力回路にそれぞれに向けて第１方向に延びる複数の第４信号線とを有し、
上記第１ないし第４メモリアレイに対して同時にメモリアクセスを行う第１動作モード又は上記第１ないし第４メモリアレイの中から１又は２個のメモリアレイに対してメモリアクセスを行う第２動作モードの設定が可能にされ、
上記第２動作モードの設定に対応した上記パッケージ基板の上記外部端子に対して、上記第１配線の長さ、第２配線の長さがそれぞれ短くなるように上記第１配線と第３配線との接続及び上記第２配線と第４信号線の接続と、上記分配回路の設定が行われることを特徴とする半導体記憶装置。