JP2006294244A - 半導体装置、メモリコア部チップ、メモリ周辺回路部チップおよび半導体メモリ装置 - Google Patents

Abstract

【課題】低電圧・低消費電力で動作する安価な半導体装置を提供する。
【解決手段】 デザインルール等のブロックパラメータの異なる第１回路ブロック（ＤＲＡＭコア）及び第２回路ブロック（ＤＲＡＭ周辺回路）を含む複数の回路ブロックを備えた半導体装置であって、第１回路ブロックは、第１の半導体チップ（ＤＲＡＭコアチップ）１０１上に形成されおり、第２回路ブロックは、第２の半導体チップ１０２上に形成され、第１回路ブロックに電気的に接続されている。この結果、低コストで各半導体チップを製造できる。
【選択図】図１８

Description

本発明は、半導体メモリ装置などの半導体装置及びその製造方法に関するものであり、特に、マルチチップモジュール（以下、ＭＣＭと記す）に適した半導体装置に関する。

半導体メモリの１つであるダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）は、記憶部として、メモリセルがアレイ状に配置されたメモリセルアレイを備えたものである。ＤＲＡＭは、パッケージのピン数を極力少なくできるように図１に示すような回路構成でチップが実現されている。図１において、ＤＲＡＭ９５はメモリセルがアレイ状に配置されたメモリセルアレイ１を中心に、メモリセルアレイ１内のメモリセルと同一ピッチでレイアウトされる回路ブロック５０として、ワードラインを選択するためのローデコーダ５およびワードラインドライバ６、ビットラインの信号を増幅するためのセンスアンプ４、センスアンプ４により増幅された信号の中から任意の位置のビットデータを選択しデータラインに出力するコラムセレクタ３および、コラムセレクタ３へ与える選択信号を発生するコラムデコーダ２を有しており、以降の説明においては、メモリセルアレイ１およびメモリセルアレイ１内のメモリセルと同一ピッチでレイアウトされる回路を合わせた回路ブロック５０をメモリコア部と表現する。また、メモリセルアレイ１内のメモリセルピッチには依存しないでレイアウトされる回路としては、アドレス信号入力端子Ａ（１０：０）３２からローアドレスを受け取るローアドレスバッファ１０、コラムアドレスを受け取るコラムアドレスバッファ９、リフレッシュアドレスを発生するローアドレスカウンタ１１、ローアドレスバッファ１０およびコラムアドレスバッファ９の出力信号からローデコーダ５およびコラムデコーダ２へ与える信号に変換するために、入力されるアドレス信号をあらかじめデコードするロープリデコーダ８およびコラムプリデコーダ７、データ入出力端子ＤＱ（７：０）３６へのデータの入出力をおこなうデータ入力バッファ１２およびデータ出力バッファ１３、メモリセルへのデータ書き込みをおこなうためのライトアンプ１４、メモリセルからのデータ読み出しをおこなうためのリードアンプ１５、ＲＡＳ信号入力端子３０およびＣＡＳ信号入力端子３１から入力されるＲＡＳおよびＣＡＳ信号を基にＤＲＡＭ内部のタイミング信号を発生するＲＡＳ系／ＣＡＳ系クロック発生回路１６、ＷＥ信号入力端子３５から入力されるＷＥ信号を基に書き込みのタイミング信号を発生するＷＥ系クロック発生回路１７、ＯＥ信号入力端子３７から入力されるＯＥ信号を基にデータ出力のタイミング信号を発生するＯＥ系クロック発生回路１８および、ＤＲＡＭ内部に必要な電圧を発生する回路として、ワード線電位を昇圧するのに必要となる昇圧電位発生回路１９、基板に与える電位を発生する基板電位発生回路２０、ビット線プリチャージやセルプレートに与える電位として必要となる１／２ＶＣＣ発生回路２１を有している。以降の説明においては、このモリセルアレイ１内のメモリセルピッチとは依存しないでレイアウトされる回路を合わせてメモリ周辺回路部と表現する。

ＤＲＡＭ９５は１チップ上に図１に示す回路を備えることにより、パッケージに実装する場合の外部ピンとしてはアドレス、データ、数本の制御信号ピンおよび電源ピンのみとなり、小さなパッケージで実装することができる。８ビットデータＩ／Ｏの１６ＭＤＲＡＭを例にとると、アドレスピンとして１１ピン、データ入出力ピンとして８ピン、制御信号ピンとして４ピン、電源ピンとして２ピンが使用されており、必要ピン数としては２５ピンであり２８ピンのパッケージに実装が可能となっている。

図１で示す回路構成のＤＲＡＭのチップレイアウト例を図２に示す。図２では１６ＭビットＤＲＡＭの場合を示しており、メモリセルアレイ１は４Ｍビットのプレートに４分割され、各々の４Ｍビットのプレートはさらに２５６Ｋビットのメモリセルブロック９６に１６分割されている。２５６Ｋビットの各メモリセルブロック９６は２５６ロー×１０２４コラムのメモリセルを備えており、センスアンプ４およびコラムセレクタ３は各メモリセルブロックにメモリセルのコラム数と同数の１０２４個配置されている。ローデコーダ６およびワードドライバ５は、各メモリセルブロック毎に配置されており、コラムデコーダ２は各プレート毎に配置され、メモリ周辺回路部はチップ中央部での左右のコラムデコーダ２の間９４およびチップ周辺部に配置されている。ここで、コラムデコーダ２の出力であるコラムセレクタ３への選択信号は左右のプレートに対して共通な信号であるが、コラムデコーダ２が左右のプレートにそれぞれ配置されているのは、選択信号線が中央部のメモリ周辺回路部９４を横切ることができないためである。外部ピンとの接続をおこなうためのパッドはチップ中央部９４内のパッド形成部４０内に配置されており、このパッドとパッケージの外部ピンとをワイヤボンドで接続している。

ここで、パッケージに実装した場合での各信号端子３０〜３２および３５〜３７の端子容量は、入出力端子となっているデータ入出力端子３６が最も大きく、入力トランジスタのゲート容量、端子から入力トランジスタまでの配線容量、入力トランジスタ用サージ保護デバイスの容量、信号出力トランジスタの拡散容量、出力トランジスタ用サージ保護デバイスの容量、パッケージのリードとワイヤボンド容量の合計となり５ｐＦ程度が存在する。メモリは一般にはシステムに複数個用いられ、複数のメモリの各端子はバス配線により共通に接続される。このため、ＤＲＡＭにおいては、各ピンに５０ｐＦの負荷容量が接続されるものとして特性評価をおこなっており、データＩ／Ｏのビット幅としては、パッケージピン数の制限だけでなく、負荷容量駆動による消費電力およびノイズの増大等を考慮して、現状では８〜１６ビット程度のものが実現されている。

図３にＤＲＡＭを用いたシステムの実現手段例を示している。７０はプリント配線基板であり、このプリント配線基板７０上にパッケージされたＤＲＡＭ７２およびＣＰＵ等の信号処理ＬＳＩ７１がハンダ付されている。ＤＲＡＭ７２と信号処理ＬＳＩ７１との間はプリント配線７３により接続されている。図３においてはＤＲＡＭを１個用いるシステム構成例を示したが、ＤＲＡＭを複数個用いるシステムも多くある。

ＤＲＡＭは小面積で大容量のメモリセルキャパシタや、リーク電流の少ないメモリセルトランジスタを実現するために工程数の多い複雑な半導体製造プロセスを用いて製造されており、０．５μｍのデザインルールを用いるＤＲＡＭプロセスにおいては同一デザインルールでのロジックＬＳＩを実現する論理ＬＳＩプロセスに比べ約１．５倍の製造コストとなっている。

図１に示すＤＲＡＭ回路構成において、ＤＲＡＭプロセスを必要とする部分はメモリセルアレイ１のみであり、チップ上でのメモリセルアレイ１以外の部分はロジックＬＳＩを実現する論理ＬＳＩプロセスで製造可能なものである。しかしながら、図２に示すように図１に示す回路構成のすべての部分がＤＲＡＭプロセスで製造されており、ＤＲＡＭを高価なものとしている。

このことはＤＲＡＭ以外の半導体メモリにおいても同様であり、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ等も論理ＬＳＩプロセスに比べ高価なプロセスでメモリセルアレイ以外の周辺回路部を含めたものを１チップ上に実現しており、半導体メモリを高価なものとしている。

また前述のように、メモリのデータＩ／Ｏのビット幅は８〜１６ビットまでのものしか実現されておらず、多ビット幅のデータ転送を必要とするシステムにおいては、小容量のメモリを多数個用いて多ビット幅データＩ／Ｏを実現しており、大面積かつ高価なシステムとなっていた。

さらには、システムの小型化や高速化にともなって、メモリを含む複数のベアチップを同一の基板に実装し、チップ間を最短の配線で結ぶことを目的とした、ＭＣＭ技術の開発が盛んになっているが、このＭＣＭに用いるメモリチップにおいても従来の図２の構成で製造された高価なメモリをそのまま用いており、メモリ１チップでのデータＩ／Ｏビット幅が制限されているため、多ビット幅のデータＩ／Ｏを実現するためには、小容量のメモリを多数個用いる必要があった。

また、メモリセルの記憶データ保持特性やアクセスタイムの高速化のため、ＤＲＡＭにおいては半導体基板を負電位に設定しており、この負電位はＤＲＡＭチップに集積された基板電位発生回路２０により発生される。一方ロジックＬＳＩは通常、半導体基板は接地される構成となるため、ロジックＬＳＩに比べＤＲＡＭの半導体基板のインピーダンスが高くなり、ラッチアップやサージ耐性が低くなってしまう。このため、大面積の入力サージ保護を必要とするとともに、微細化プロセス技術を用いるＤＲＡＭにおいては、メモリセル領域のみの基板を負電位とする３重ウェル構造プロセスなどを必要とし、ＤＲＡＭをより高価なものにしている。

さらには、メモリを用いるシステムにおいては、ＤＲＡＭのみならずＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ等の複数種類のメモリを用いる場合が多く、これらのメモリはすべてメモリセルと同一チップ上に周辺回路を搭載しており、同様の動作をする回路をすべてのメモリチップが持つことになる。

本発明は上記事情に鑑みてなされたものであり、本発明の目的とするところは、高い機能を持つ半導体装置を低価格で提供することにある。

本発明の半導体装置は、ブロックパラメータの異なる第１回路ブロック及び第２回路ブロックを含む複数の回路ブロックを備えた半導体装置であって、該第１回路ブロックは、第１の半導体チップ上に形成されており、該第２回路ブロックは、第２の半導体チップ上に形成されており、しかも、該第１回路ブロックに電気的に接続されてており、そのことにより上記目的が達成される。

前記ブロックパラメータは、動作クロック周波数、設計ルール、トランジスタの閾値（Ｖｔ）、電源電圧、ディジタル回路かアナログ回路かの相違、通常のＭＯＳ回路かＣＭＯＳ回路かバイポーラ回路かバイＣＭＯＳ回路かの相違、ＲＯＭかＲＡＭかの相違、ロジックかメモリかの相違からなる群から選択されたパラメータである。

前記第１回路ブロックは、複数のメモリセルを有するメモリセルブロックであり、前記第２回路ブロックは、該メモリセルブロックの選択されたメモリセルにアクセスするためのメモリ周辺回路ブロックであってもよい。

前記第１回路ブロックは、ＣＰＵコアであり、前記第２回路ブロックは、周辺回路ブロックであってもよい。

本発明の半導体装置の製造方法は、一つの半導体チップ上に集積され得る回路を、ブロックパラメータの異なる第１回路ブロック及び第２回路ブロックに分離する工程と、該第１回路ブロックを第１の半導体チップ上に形成する工程と、該第２回路ブロックを第２の半導体チップ上に形成する工程と、該第１回路ブロックと該第２回路ブロックとを電気的に接続する工程とを包含し、そのことにより上記目的が達成される。

前記ブロックパラメータは、動作クロック周波数、設計ルール、トランジスタの閾値（Ｖｔ）、電源電圧、ディジタル回路かアナログ回路かの相違、通常のＭＯＳ回路かＣＭＯＳ回路かバイポーラ回路かバイＣＭＯＳ回路かの相違、ＲＯＭかＲＡＭかの相違、ロジックかメモリかの相違からなる群から選択されたパラメータである。

前記第１回路ブロックは、複数のメモリセルを有するメモリセルブロックであり、前記第２回路ブロックは、該メモリセルブロックの選択されたメモリセルにアクセスするためのメモリ周辺回路ブロックであってもよい。

前記第１回路ブロックは、ＣＰＵコアであり、前記第２回路ブロックは、周辺回路ブロックであってもよい。

本発明の他の半導体装置は、一つの半導体チップ上に集積され得る回路が、ブロックパラメータの異なる第１回路ブロック及び第２回路ブロックに分離された半導体装置であって、該第１回路ブロックは第１の半導体チップ上に形成され、該第２回路ブロックは第２の半導体チップ上に形成されており、該第１回路ブロックと該第２回路ブロックとが電気的に接続されており、そのことにより上記目的が達成される。

前記ブロックパラメータは、動作クロック周波数、設計ルール、トランジスタの閾値（Ｖｔ）、電源電圧、ディジタル回路かアナログ回路かの相違、通常のＭＯＳ回路かＣＭＯＳ回路かバイポーラ回路かバイＣＭＯＳ回路かの相違、ＲＯＭかＲＡＭかの相違、ロジックかメモリかの相違からなる群から選択されたパラメータである。

本発明の更に他の半導体装置は、少なくとも第１の機能を果たすための複数の回路ブロックを有する第１回路部と、該第１の機能とは異なる第２の機能を果たすための回路ブロックを有する第２回路部とを備えた半導体装置であって、該第１回路部の該複数の回路ブロックのうち、少なくとも一つの回路ブロックは、該第２回路部の回路ブロックとともに、第１の半導体チップ上に形成されており、該第１回路部の残りの回路ブロックは、該第１の半導体チップとは異なる第２の半導体チップ上に形成され、しかも、該第２の半導体チップ上に形成された回路ブロックに電気的に接続されており、該第１半導体チップ上に形成された該第１回路部の回路ブロックに関するブロックパラメータは、該第２半導体チップ上に形成された該第１回路部の他の回路ブロックに関するブロックパラメータよりも、該第２回路部の回路ブロックに関するブロックパラメータに近く、そのことにより上記目的が達成される。

前記第１回路部は、前記第１の機能を果たす複数の回路ブロックとして、少なくともメモリセルブロックとメモリ周辺回路ブロックとを有しており、前記第２回路部は、前記第２の機能を果たす回路ブロックとして、信号処理回路を有しており、該信号処理回路と該メモリ周辺回路ブロックとが、前記第１半導体チップ上に形成され、該メモリセルブロックが前記第２半導体チップ上に形成されていてもよい。

前記ブロックパラメータは、動作クロック周波数、設計ルール、トランジスタの閾値（Ｖｔ）、電源電圧、ディジタル回路かアナログ回路かの相違、通常のＭＯＳ回路かＣＭＯＳ回路かバイポーラ回路かバイＣＭＯＳ回路かの相違、ＲＯＭかＲＡＭかの相違、ロジックかメモリかの相違からなる群から選択されたパラメータである。

本発明のメモリ周辺回路部チップは、メモリセルアレイを含む他の半導体メモリコアチップに対して信号の送受信を行うための入出力端子と、与えられるアドレスによって、該半導体メモリコアチップ内の該メモリセルアレイのうちのメモリセルを指定し、該メモリセルへのデータ読み出しまたは書き込みをおこなうメモリ周辺回路とを備え、そのことにより上記目的が達成される。

本発明のメモリコアチップは、メモリ周辺回路を含む他の半導体チップに対して信号の送受信を行うための入出力端子と、メモリセルアレイとを備え、与えられるアドレスによって、該半導体チップの該メモリ周辺回路からメモリセルを指定され、該メモリセルへのデータ読み出しまたは書き込みをおこない、そのことにより上記目的が達成される。

本発明の半導体メモリ装置は、第１の半導体製造プロセスを用いて形成される少なくとも一つのメモリコア部チップと、該第１の半導体製造プロセスとは異なる第２の半導体製造プロセスを用いて形成されるメモリ周辺回路部チップと、該メモリコア部チップ及び該メモリ周辺回路部チップを接続する手段とを備え、そのことにより上記目的が達成される。

前記メモリコア部チップは、データを記憶するためのメモリセルを含み、前記メモリ周辺回路部チップは、与えられるアドレスにより該メモリコア部チップ内の該メモリセルを指定し、該メモリセルへのデータ読み出しまたは書き込みをおこなってもよい。

本発明の他の半導体メモリ装置は、第１の半導体製造プロセスを用いて形成される複数のメモリコア部チップと、該第１の半導体製造プロセスとは異なる第２の半導体製造プロセスを用いて形成されるメモリ周辺回路部チップと、該複数のメモリコア部チップ及び該メモリ周辺回路部チップを接続する手段とを備え、前記メモリコア部チップは、該メモリ周辺回路チップ内の少なくとも一部の回路を共有し、そのことにより上記目的が達成される。

本発明の更に他の半導体装置は、第１の半導体製造プロセスを用いて形成されるデータを記憶するためのメモリセルを含む少なくとも一つのメモリコア部チップと、該第１の半導体製造プロセスとは異なる第２の半導体製造プロセスを用いて形成されるメモリ周辺回路部およびメモリコア部チップに記憶されるデータを用いて処理をおこなう信号処理回路を搭載する信号処理チップと、該メモリコア部チップ及び該信号処理チップを接続する手段とを備え、そのことにより上記目的が達成される。

前記メモリ周辺回路部は、与えられるアドレスによって前記メモリコア部チップ内の前記メモリセルを指定し、該メモリセルへのデータ読み出しまたは書き込みをおこなってもよい。

前記メモリコア部チップは複数個あり、メモリ周辺回路チップ内の少なくとも一部の回路を共有する。

本発明の更に他の半導体装置は、メモリチップおよび信号処理チップがマルチチップ実装手段により実装された半導体装置であって、該メモリチップは、データを格納する複数のメモリセルを備えたメモリセルアレイ部と、与えられるアドレスにより該メモリセルアレイ内の該メモリセルを指定し、データを入出力するアクセス手段と、複数データを並列に入出力するためのデータ端子とを備えており、該信号処理チップは、複数データを並列に入出力するデータ端子を備えており、該メモリチップと該信号処理チップとの間で複数のデータを並列に転送する手段を備え、そのことにより上記目的が達成される。

前記メモリチップは、第１の半導体製造プロセスを用いて実現されており、前記信号処理チップは、該第１の半導体製造プロセスとは異なる第２の半導体製造プロセスを用いて実現されていてもよい。

前記信号処理チップは、さらに複数の信号処理回路を備えていてもよい。

本発明の更に他の半導体装置は、メモリコア部チップおよび信号処理チップがマルチチップ実装手段により実装された半導体装置であって、該メモリコア部チップは、データを格納する複数のメモリセルを備えたメモリセルアレイと、複数データを並列に入出力するデータ端子を備えており、該信号処理チップは、与えられるアドレスにより該メモリコア部チップ内の該メモリセルを指定し、該メモリセルへのデータ読み出しまたは書き込みをおこない、複数データを並列に入出力するデータ端子および複数の信号処理回路を備えており、該メモリコア部チップと該信号処理チップとの間で複数のデータを並列に転送する手段を備え、そのことにより上記目的が達成される。

前記メモリコア部チップは、第１の半導体製造プロセスを用いて実現されており、前記信号処理チップは、該第１の半導体製造プロセスとは異なる第２の半導体製造プロセスを用いて形成されてもよい。

本発明によれば、ブロックパラメータの異なる第１回路ブロック及び第２回路ブロックを各々異なる半導体チップ上に形成し、それらを電気的に接続することによって、異なるブロックパラメータを持つ回路ブロックから構成される回路を一つの半導体チップ上に集積することから生じる種々の問題を解決することが出来る。

特に、第１の半導体製造プロセスを用いて実現されるメモリコア部チップと、第１の半導体製造プロセスとは異なる第２の半導体製造プロセスを用いて実現されるメモリ周辺回路部チップに分離することによって、メモリコア部チップのみを高価なメモリプロセスを用いて製造し、メモリ周辺回路部チップの製造には安価な論理ＬＳＩプロセスを用いることが可能となるので、半導体メモリの低価格化に有効である。

更に、高価なプロセスを用いて実現されるメモリコア部チップは、メモリセルのピッチでレイアウトされるメモリコア部のみとすることができ、メモリ周辺回路部を信号処理回路一緒にメモリプロセスに比べ安価な半導体製造プロセスで実現することができる。このため、信号処理チップでの信号処理回路が大規模なものである場合には、信号処理チップはメモリ周辺回路部を含まない場合に比べチップサイズの増加の割合は極めて小さくなり、メモリ周辺回路部を含めたことによる製造歩留まりの低下や、チップコストの上昇は同様に極めて小さいため、システムを構成する半導体装置の低価格化に有効である。

第１の半導体製造プロセスを用いて実現されるデータを記憶するためのメモリセルを含むメモリコア部チップと、第１の半導体製造プロセスとは異なる第２の半導体製造プロセスを用いて実現されるメモリ周辺回路部およびメモリコア部チップに記憶されるデータを用いて処理をおこなう信号処理回路を搭載する信号処理チップとを接続することによって、信号処理チップとメモリチップとの間で高速のデータ転送が可能となり、システムの高性能化に有効である。更に、複数データの転送と並列処理を用いることにより、システムの低電圧・低消費電力化に極めて有効であるとともに、低価格においても有効となる。

本発明の半導体装置は、ブロックパラメータの異なる第１回路ブロック及び第２回路ブロックを含む複数の回路ブロックを備えており、第１回路ブロックは、第１の半導体チップ上に形成され、第２回路ブロックは、第２の半導体チップ上に形成されている。ここで、ブロックパラメータとは、動作クロック周波数、設計ルール、トランジスタの閾値（Ｖｔ）、電源電圧、ディジタル回路かアナログ回路かの相違、通常のＭＯＳ回路かＣＭＯＳ回路かバイポーラ回路かバイＣＭＯＳ回路か等の相違である。ブロックパラメータとしては、ほかに、ＲＯＭかＲＡＭかの相違、ロジックかメモリかの相違等の論理特性の相違も含まれる。

近年、大規模なシステムを一つの半導体チップ上に形成し、それによって、動作速度などの特性を向上させ、製造コストを低減しようとするシステムオンチップの考え方が主流になってきた。このようなシステムオンチップ型の半導体装置では、一つの半導体チップ上に複数の回路ブロックが集積されており、それら複数の回路ブロックが最適なレイアウトで配置されるように設計が行われている。
集積される複数の回路ブロックは、ブロックパラメータが相互に異なる場合があるが、ひとつの半導体チップ上に集積することが最も好ましいと信じられてきた。本願発明者は、その常識にとらわれず、あえて、複数の回路ブロックを種々のパラメータに基づいて分類し、異なる半導体チップ上に配分すれば、かえって製造コストの低減などの効果が得られることを見いだした。

複数の回路ブロックの配分に際して重要な点は、各回路ブロックをどのような基準で分類し、各半導体チップ上に形成するかということである。その点を図４（ａ）〜（ｃ）を参照しながら以下に説明する。

図４（ａ）は、通常の機能的に分類された複数の回路ブロックを示し、図４（ｂ）は、これらの回路ブロックを一つの半導体チップ上に集積した半導体装置のレイアウトを模式的に示している。図４（ｃ）は、ディジタルかアナログかというブロックパラメータに基づいて回路ブロックを２つのグループに分類し、各々を２つの異なる半導体チップ上に再配置した半導体装置のレイアウトを模式的に示している。

家庭用ゲーム器などに使用される画像処理システムは、図４（ａ）に示されるように、ＣＰＵ、画像処理用ＬＳＩ、及びＮＴＳＣエンコーダから構成されている。ＮＴＳＣエンコーダは、論理回路（ＬＯＧＩＣ）部とＤ／Ａコンバータ（ＤＡＣ）部を含んでおり、これらが全体として、ＮＴＳＣエンコーダの機能を発揮するように動作する。ＬＯＧＩＣ部は、ＲＧＢディジタル信号に基づいてＤＡＣ部の出力レベルを制御する。ＤＡＣ部は、ディジタル信号をデコードするデコーダ部分（ＤＡＣ−ＤＥＣ）と、デコーダ部分からの信号に応じてアナログ信号を出力する電流セルアレイ部分（ＤＡＣ−ＡＲＲＡＹ）とを含んでいる。デコーダ部分（ＤＡＣ−ＤＥＣ）はディジタル回路によって構成され、電流セルアレイ部分（ＤＡＣ−ＡＲＲＡＹ）はアナログ回路によって構成されている。この結果、ＮＴＳＣエンコーダは、ＲＧＢディジタル信号からＮＴＳＣコンポジット信号を生成することができる。ＣＰＵ、画像処理用ＬＳＩ、及びＮＴＳＣエンコーダは、各々、別々の半導体チップ上に形成される。各半導体チップは、回路基板上に配置され、回路基板上の配線によって電気的に接続される。回路基板上の配線で相互接続することは高速動作を阻害すると考えられるので、大規模ＬＳＩ製造技術の発展と、ＣＡＤを用いた設計支援ツールの充実によって、図４（ａ）のシステムは、図４（ｂ）に示すように一つの半導体チップ上に集積されつつある。

本願発明によれば、ディジタルかアナログかというブロックパラメータに基づいて、上記システムの回路ブロックを分類し、異なる半導体チップ上に配分する。具体的には、ＮＴＳＣエンコーダの中のＬＯＧＩＣ部とＤＡＣ部中のディジタル動作を行う回路部分を、ＤＡＣ部中のアナログ動作を行う回路部分から分離し、ＣＰＵブロック及びＣＧブロックとともに一つの半導体チップ（ディジタル回路用）上に集積する。他方、ＮＴＳＣエンコーダのＤＡＣ部のアナログ回路部分は、他の半導体チップ（アナログ回路用）上に形成する。このようにすることで、以下の効果が得られる。すなわち、ＮＴＳＣエンコーダのＤＡＣ部のアナログ回路部分は、ノイズに敏感でノイズによる悪影響を受けやすい。このため、ＤＡＣ部をディジタル回路によって形成されているＬＯＧＩＣ部と同一半導体チップ上に形成すれば、ディジタル回路の動作に起因するノイズが半導体チップを介してＤＡＣ部に到達するおそれがある。ＮＴＳＣエンコーダの持つ機能を達成するために必要な回路ブロックを上述のように２つの半導体チップ上に形成すれば、そのようなノイズによる問題を解決することができる。また、半導体製造プロセスによって、アナログ回路を形成する工程と、ディジタル回路を形成する工程とは異なっており、それぞれのデザインルールも違う。このため、ディジタル回路用の半導体チップとアナログ回路用の半導体チップとに分けて製造工程を行えば、それぞれの半導体チップを、最適なデザインルールで、しかも不要な工程を割愛した製造手順で作製できる。通常、デザインルールの厳しいプロセスは、一工程あたりのコストが相対的に高価であるので、緩いデザインルールに従って作製可能な回路ブロックを見つけ、その回路ブロックを他の半導体チップ上に分離すれば、製造コストは全体として低減できる。

このように複数の半導体チップに分離して回路ブロックを形成した後、それら複数の半導体チップから、ＭＣＭを形成する。ＭＣＭは、たとえば、図５（ａ）〜（ｃ）に示すように２つのＬＳＩチップを配置し、半田バンプによって相互接続することによって作製される。本発明の半導体装置が、従来のＭＣＭと異なる点は、本発明の半導体装置が既存の複数の半導体チップを単純に組み合わせて一つのモジュールを形成するのではなく、複数の回路ブロックを有する一つのシステムを構築した後、特定のブロックパラメータが相互に共通するグループまたはブロックパラメータの近いグループごとに分離された半導体チップをモジュールに使用する点にある。

他の実施形態では、複数のメモリセルを有するメモリセルブロックと、メモリセルブロック中の選択されたメモリセルにアクセスするためのメモリ周辺回路ブロックとを、異なる半導体チップ上に形成する。メモリセルブロックとメモリ周辺回路ブロックとでは、デザインルール（最小寸法）が異なり、製造プロセスのシーケンスも異なる。しかし、これらのブロックは、ＤＲＡＭとしての機能を発揮するためには、一つの半導体チップ上に集積されるべきであると信じられていた。本発明によれば、メモリセルブロックと周辺回路ブロックとをデザインルールというブロックパラメータを基準に分類し、異なる半導体チップ上に形成する。この発明については、後に実施例を詳細に説明する。

他の好ましい実施形態では、ＣＰＵコアと、周辺回路ブロックとを、別々の半導体チップ上に形成する。なお、ここで、ＣＰＵコアとは、少なくとも命令を解読し、制御動作を行う制御部と、算術論理演算を行う演算部を有しており、周辺装置の制御を行う回路である。

これらの複数のブロックの配分の仕方には、大きく分けて２つある。第１は、図６（ａ）に示すように、一つの機能を達成するための複数の回路ブロックＡからＣが一つの半導体チップ７００上に形成されていた場合において、ブロックパラメータが他の回路ブロックと異なる回路ブロックを見つけだし、図６（ｂ）に示すように、ブロックＡ及びＢを半導体チップ７１０上に形成し、ブロックＣを半導体チップ７２０上に形成するというものである。２つ半導体チップ７１０及び７２０は相互に接続される。

第２は、図７（ａ）に示すように、第１の機能を達成するための複数の回路ブロックＡ〜Ｃが第１の半導体チップ８００上に形成され、かつ、第２の機能を達成するための複数の回路ブロックＤ及びＥが第２の半導体チップ８１０上に形成されていた場合において、図７（ｂ）に示すようにブロックパラメータが他の回路ブロックＡ及びＢと異なる回路ブロックＣを見つけだし、他の半導体チップ８３０上に形成するというものである。残りの回路ブロックＡ及びＢは、半導体チップ８２０上に形成する。２つ半導体チップ８２０及び８３０は相互に接続される。

以下に、図８を参照しながら、本発明による半導体装置の製造方法を説明する。

まず、図８に示す工程Ｓ１で、ＣＡＤを用いてネットリストを決定し、ブロックパラメータの読み込みを行う。この後、回路ブロックについて階層展開を行う。次に、工程Ｓ２で、特定のブロックパラメータを基準に回路ブロックをグループ分けする。この後、工程Ｓ３で、ネットリストにグループ階層を追加する。これによって、回路ブロックの複数の半導体チップ上に割り当てを完了する。

この後は、各半導体チップを製造するための公知の工程を行うことになる。具体的には、工程Ｓ４で、各半導体チップ上に形成する回路のレイアウトの決定を行い、工程Ｓ５でレイアウトの検証を行う。工程Ｓ６でマスクデータを作製し、工程Ｓ７でマスクを作製する。それらのマスクを用いて、工程Ｓ８及びＳ９で各半導体チップに回路を形成する。工程Ｓ８及びＳ９は、それぞれ、薄膜堆積やフォトリソグラフィ等の複数のサブ工程を含んでいる。

こうして形成された少なくとも２つの半導体チップは、好ましくはＭＣＭ技術によって相互に接続され、一つの半導体装置を形成する。

次に、どのようなブロックパラメータに基づいて回路ブロックを分割すれば、どのような利点が得られるかを、下記表を用いて説明する。表１から表５は、回路ブロック分割の基準として選択するブロックパラメータをＡ欄に、第１の半導体チップ上に形成される回路名をＢ欄に、第２の半導体チップ上に形成される回路名をＣ欄に記載している。

表１の第１行は、デザインルールを基準として、第１の半導体チップ上に行デコーダや列デコーダなどの周辺回路を形成し、第２の半導体チップ上に多数のメモリセルが配列されたメモリコア回路を形成した場合を示している。これらの半導体チップは相互接続され、一つの半導体メモリ装置を構成する。

表１に示す例によれば、製造コストを低減できる。デザインルールが異なる回路ブロックを一つの半導体チップ上に形成すると、デザインルールの比較的に緩い回路ブロックまで、デザインルールの厳しい回路ブロックとともに形成される。

デザインルールの厳しい回路ブロックの製造には、相対的に高価な製造装置が必要であり、また、微細な構造の形成のために特殊な製造工程が余分に要求される場合が多い。デザインルールの相対的に緩い回路ブロックを、相対的に厳しい回路ブロックとは別の半導体チップ上に分けて形成すれば、その半導体チップは比較的に安価の工程で簡単に形成され、また、製造歩留まりも向上する。その結果、２つの半導体チップから形成される半導体装置も、全体として、低いコストで歩留まり良く製造される。

表２に示す例によれば、低い消費電力で高速動作する半導体装置が得られる。一般に、高速動作が可能な半導体装置は、大きなリーク電流を生じやすいため、消費電力が大きい傾向がある。トランジスタの閾値が低い回路ブロックは、相対的に高い速度で動作するが、リーク電流が相対的に大きい。トランジスタの閾値に基づいて、相対的に高速で動作させるべき回路ブロックと、相対的に低速で動作させても良い回路ブロックに分離すれば、それぞれに適した製造プロセスによって各半導体チップを形成することができるので、低い消費電力で高速動作する半導体装置が比較的に安価に形成できる。

表３の示す例によれば、各半導体チップ毎に最適な電源電圧を設定することができるので、表２の例と同様に、低い消費電力で高速動作する半導体装置が比較的に安価に形成できる。一般に、超大規模集積回路（ＬＳＩ）の動作速度は電源電圧に比例する。すなわち、電源電圧が低下すると、動作し得る最高の周波数が低くなる。他方、消費電力は電源電圧の２乗に比例する。同一の周波数で動作するＬＳＩの場合、３ボルトの電源電圧で動作させるときの消費電力は、５ボルトの電源電圧で動作させる場合の消費電力の約４０％になる。３ボルトでは５０ＭＨｚの動作、２ボルトでは２５ＭＨｚの動作が可能なＭＣＵコア（マイコロ・コントローラ・ユニット・コア）を使用して、たとえば３ボルトで２５ＭＨｚの動作を行う画像処理用ＭＣＵを形成した場合、この画像処理用ＭＣＵは、その動作
周波数の割に高い電源電圧で動作することになる。これは、無駄な電力の消費を招く。ＭＣＵの動作には、２ボルトの電源電圧が好ましく、周辺回路の動作には３ボルトの電源電圧が好ましい場合がある。このような場合、ＭＣＵコアと周辺回路とを別々の半導体チップ上に形成し、各々の半導体チップには異なる電圧を供給すれば、半導体装置としては、最適な電源電圧のもとで高速低消費電力の動作が実現する。

表４に示す例によれば、製造コストを低減できる。相対的に高い動作周波数で動作する回路ブロックと相対的に低い動作周波数で動作する回路ブロックとは、異なる製造プロセスによって製造されるべき構造を持つため、別々の半導体チップ上にそれぞれの回路ブロックを形成すれば、製造コストが全体として低減される。また、表２に示す例から得られる効果も同様に得られる。

表５の第１行から第５行に示す例によれば、設計コストも含めた製造コストが低減される。表５の第１行から第５行の例では、２つの半導体チップのうち、一方の半導体チップ上の回路を汎用の機能を持つ回路ブロックで構成し、他方の半導体チップ上の回路の構成がユーザ毎に異なることを可能としている。このため、ユーザ毎に設計が異なり得る半導体チップは、種々の構成を持つように設計され、製造されことになるが、そのようにして製造された多種類の半導体チップに対して、汎用の半導体チップは共通に使用され得る。このため、複数の半導体装置を製造する場合や、設計変更が行われる場合に、製造コストが低減されるという利点が得られる。

表５の第６行に示す例によれば、ノイズによる性能の劣化が防止される。これについては、前述の通りである。また、表５の第７行及び第８行に示す例によれば、各半導体チップ上の回路が各々に最適な製造プロセスによって製造されることによって、製造コストが低減されるという効果がある。

（実施例１）
以下に、本発明による半導体装置の第１の実施例を詳細に説明する。

図９に本実施例の半導体メモリの構成例を示す。図９は、ＤＲＡＭの構成を示しており、各回路構成要素は図１と同一であって、それぞれに同一番号を付している。ＤＲＡＭ８０はメモリコア部５０とメモリ周辺回路部６０が異なる半導体チップで構成されている。メモリコア部チップ５０はメモリセルアレイ１と、このメモリセルアレイ１内のメモリセルと同一ピッチでレイアウトされるセンスアンプ４、コラムセレクタ３、コラムデコーダ２、ワードドライバ６およびローデコーダ５より構成されており、このメモリコア部チップ５０への入出力信号としては、ローデコーダ５へのプリデコードアドレス入力信号ＸＡｉ（２７：０）５５、コラムデコーダ２へのプリデコードアドレス入力信号ＹＡｉ（２３：０）５２、コラムセレクタ３へのデータ入出力信号Ｄｃｏ（７：０）５１、基板電位入
力ＶＢＢ５６、昇圧電位入力ＶＰＰ５５、セルプレート電位およびビット線プリチャージ電位入力ＶＢＰ、ＶＣＰ５４および電源入力ＶＣＣ５７、ＶＳＳ５８、さらには図示されていない何本かの制御信号入力がある。

メモリ周辺回路部チップ６０は、ローアドレスバッファ１０、コラムアドレスバッファ９、ローアドレスカウンタ１１、ロープリデコーダ８、コラムプリデコーダ７、データ入出力バッファ１２、１３、ライトアンプ１４、リードアンプ１５、ＲＡＳ系ＣＡＳ系クロック発生回路１６、ＷＥ系クロック発生回路１７、ＯＥ系クロック発生回路１８および、昇圧電位発生回路１９、基板電位発生回路２０、１／２ＶＣＣ発生回路２１より構成され、このメモリ周辺回路部チップ６０への入出力信号としては、ＤＲＡＭ８０に対する外部信号としてアドレス入力信号Ａ（１０：０）３２、データ入出力信号ＤＱ（７：０）３６、ＲＡＳ入力信号３０、ＣＡＳ入力信号３１、ＷＥ入力信号３５、ＯＥ入力信号３７および電源ＶＣＣ３３およびＶＳＳ３４と、メモリコア部チップ５０との間の信号として、ロープリデコーダ８のプリデコードアドレス出力信号ＸＡｏ（２７：０）６３、コラムプリデコーダ７のプリデコードアドレス出力信号ＹＡｏ（２３：０）６２、データラインへのデータ入出力信号Ｄｐｅ（７：０）６１、基板電位発生回路出力ＶＢＢ６６、昇圧電位発生回路出力ＶＰＰ６５、１／２ＶＣＣ発生回路出力ＶＣＰ、ＶＢＰ６４、さらには図示されていない何本かの制御信号出力がある。

メモリコア部チップ５０とメモリ周辺回路部チップ６０との間の必要な信号を接続することによりＤＲＡＭ８０は図１に示すＤＲＡＭ９５と同一の機能を実現する。

図１０は、図９に示すようにメモリコア部チップ５０とメモリ周辺回路部チップ６０に分割されたＤＲＡＭ８０におけるメモリコア部チップ５０のチップレイアウト例と、両チップの実装例を示すものである。メモリコア部チップ５０はＤＲＡＭプロセスを用いて製造されており、メモリセルアレイ１、センスアンプ３、コラムセレクタ４、ローデコーダ６、およびワードドライバ５が配置されている。メモリセルアレイ１が４分割されたメモリプレートとローデコーダ６、およびワードドライバ５は図２と同一レイアウトであるが、コラムデコーダ２は左右のメモリプレートに対して共通に１個配置され、コラムデコーダ２の出力であるコラムセレクタ選択信号は左右のメモリプレート内のコラムセレクタに共通に配線されている。

メモリ周辺回路部チップ６０は図９でのメモリ周辺回路部６０に示す回路が配置され、論理ＬＳＩプロセス等のようにメモリコア部チップ５０の製造に用いるＤＲＡＭプロセスとは異なるプロセスで製造される。メモリ周辺回路部チップ６０とメモリコア部チップ５０が共通基板８１に実装され、両チップ間の接続をワイヤボド配線８２で接続することにより図９でのＤＲＡＭ８０を構成している。また、外部ピントの接続をおこなうためのパッド８３はメモリ周辺回路部チップ６０に配置されており、この図１０に示すＤＲＡＭ構成を従来のＤＲＡＭと同様のパッケージに実装し、メモリ周辺回路部チップ６０に配置されたパッド形成部８３内のパッドと外部ピンを接続する。

ここで、メモリ周辺回路部チップ６０とメモリコア部チップ５０との間の接続信号本数は、図９に示す構成での１６ＭビットＤＲＡＭにおいては約６０本となり、図１０に示すようなワイヤボンド配線８２を用いた接続により低価格で実現可能である。さらに本数の多いチップ間接続をおこなう場合には、配線基板を用い、バンプによりチップを基板に実装する方式等により容易に実現することができる。

このようなメモリ構成とすることにより、メモリコア部チップ５０のみを高価なメモリプロセスを用いて製造し、メモリ周辺回路部チップ６０の製造には安価な論理ＬＳＩプロセスを用いることが可能となるので、安価なＤＲＡＭを実現することができる。

また、ＤＲＡＭの性能向上のため半導体基板を基板電位ＶＢＢとするのはメモリコア部チップ５０だけでよく、メモリ周辺回路部チップ６０の基板電位は論理ＬＳＩと同様に接地電位とすることができるとともに、パッケージの外部ピンに直接接続される回路素子はメモリ周辺回路部チップ６０のみに存在することになるので、ラッチアップおおびサージ耐性を論理ＬＳＩと同様にすることができ、保護回路の面積を小さくすることができるとともに、微細化プロセスを用いるＤＲＡＭにおいても、ラッチアップおおびサージ対策を容易にすることができる。
なお、図１０に示すメモリコア部チップ５０とメモリ周辺回路部チップ６０のそれぞれには、図９に示すそれぞれの回路要素により構成されているが、どのような回路構成でメモリコア部チップ５０とメモリ周辺回路部チップ６０を製造するかは、メモリのブロック分割方式やチップ間の配線本数等に依存するものであり、最適な回路構成要素のメモリコア部チップ５０とメモリ周辺回路部チップ６０への割り振りは実現するメモリの要求仕様に依存する。

また、これまでの説明においては、メモリ周辺回路部チップ６０とメモリコア部チップ５０を異なる半導体製造プロセスを用いて実現する、本発明による安価なＤＲＡＭ実現手段について述べてきたが、ＤＲＡＭ以外のＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュメモリ等の半導体メモリにおいても、図９および図１０に示すメモリ実現手段を用いることにより同様の効果を達成できることは容易に類推することができる。

（実施例２）
図９および図１０においては、１つのメモリコアを用いる場合のメモリ実現手段を示したが、メモリを用いるシステムにおいて、システムが必要とする容量のメモリを１チップで実現できない場合には、複数チップのメモリを用いてシステムを実現することになる。図１１に、複数のメモリコアを用いる場合での、メモリコア部とメモリ周辺回路部を異なるチップで構成する本発明の半導体メモリにおける第２の構成例を示しており、図１１においては、メモリコア部チップを２個用いる場合の例を示している。１２１−１、１２１−２はそれぞれ、図９に示すメモリコア部チップと同一の要素回路を備えたメモリコア部チップであり、このメモリコア部チップ１２１−１、１２１−２の各入出力信号にはバッファ６７〜６９を備えており、チップセレクト信号ＣＳ５９−１、５９−２により活性化
されるよう制御される。１２２は周辺回路チップであり、２本のチップセレクト信号（ＣＳ１、ＣＳ２）３８、３９がチップを横切っている以外は図９に示す周辺回路チップと同一である。メモリコア部チップ１２１−１、１２１−２および周辺回路チップ１２２を基板に実装し、各チップ間を接続した例を図１２に示す。メモリコア部チップ１２１−１、１２１−２および周辺回路チップ１２２は基板１２０に実装され、それぞれの信号パッドはワイヤボンド８２により基板１２０に接続されている。メモリコア部チップ１２１−１および１２１−２の信号線は基板上での配線１３１によりチップセレクト信号ＣＳを除いて共通接続され、周辺回路チップ１２２と接続される。メモリコア部チップ１２１−１および１２１−２のチップセレクト信号ＣＳはそれぞれ独立に周辺回路チップ１２２のチップセレクト信号（ＣＳ１、ＣＳ２）３８、３９と接続される。

外部よりメモリコア部チップ１２１−１にアクセスする場合には、ＲＡＳ（３０）、ＣＡＳ（３１）、ＷＥ（３５）およびＯＥ（３７）に必要な信号を与えるとともにＣＳ１（３８）に選択信号を与え、メモリコア部チップ１２１−１の信号線バッファ６７〜６９を活性化し、必要な信号をメモリコアに与えアクセスをおこなう。このとき、ＣＳ２（３９）には選択信号が与えられていないため、メモリコア部チップ１２１−２の信号線バッファ６７〜６９は活性化されず、メモリコアへのアクセスはおこなわれない。したがって、メモリに対するアドレスの１ビットによりチップセレクト信号（ＣＳ１、ＣＳ２）を発生し、残りのアドレスをアドレス端子３２に与えることにより、メモリコア部チップ１２１−１および１２１−２で構成される全メモリ空間に対するアクセスをおこなうことができ
る。

図１１および図１２においては、メモリコア部チップを２個用いた場合について説明してきたが、さらに多数のメモリコア部チップを用いる場合においても、メモリ周辺回路に与えるチップセレクト信号をメモリコア部チップの数だけ備えることにより同様の機能が実現できることは容易に理解することができる。

このように、図１１および図１２示す構成とすることにより、複数のメモリコア部チップを用いる場合に、メモリ周辺回路を共用することが可能となる。

以上述べてきたように、半導体メモリをメモリコア部チップとメモリ周辺回路部チップとに分割して製造し、実装手段により両チップを接続することにより、安価な半導体メモリを実現することができる。

（実施例３）
メモリは信号処理ＬＳＩ等の他のＬＳＩと共に用いられシステムを構成しており、このようなメモリと信号処理ＬＳＩを含むシステムレベルでの最適な半導体装置実現手段を以下に説明する。

信号処理システムを実現する場合には、集積化された信号処理チップおよび半導体メモリは不可欠な存在となっている。したがって、信号処理システムは複数の信号処理チップおよび複数のメモリチップを組み合わせて実現されている。

一方、携帯機器等のシステムの小型化のための技術としてＭＣＭによるベアチップ実装が盛んになってきている。ＭＣＭは、ＬＳＩチップをベアチップまま基板に実装し、ＬＳＩチップ間を種々の方法を用いて接続するものである。

図１３に半導体メモリと信号処理チップを用いたシステムでの本発明における半導体装置の第１の構成例を示しており、半導体メモリとしてはＤＲＡＭを用いた例としている。図１３において、２００は回路基板であり、ＤＲＡＭコア部チップ２０１および信号処理チップ２０２が実装されている。ＤＲＡＭコア部チップ２０１は図９でのメモリコア部５０に示す回路構成となっており、メモリプロセスで製造される。信号処理チップ２０２は論理演算等をおこなう信号処理回路２０６とＤＲＡＭ周辺回路部２０３および外部ピンとの接続をおこなうためのパッド形成部２０４を備えており、信号処理チップ２０２内の信号処理回路２０６は論理演算をおこなうものであり、ＤＲＡＭ周辺回路部２０３は図９でのメモリ周辺回路部６０に示す回路構成となっているので、この信号処理チップ２０２は論理ＬＳＩプロセスで製造可能なチップである。このＤＲＡＭ周辺回路部２０３とＤＲＡＭコア部チップ２０１の間の必要な接続はワイヤボンド配線２０８で接続している。ここで、システムが必要とするメモリ容量が２Ｍバイトの場合には、ＤＲＡＭコア部チップのメモリ容量は１６Ｍビットとなり、現在の半導体製造技術においては１チップで実現可能である。信号処理回路２０６とメモリとの間でのデータ転送のビット幅を８ビットでおこなう場合には図１０での説明のように、ＤＲＡＭ周辺回路部２０３とＤＲＡＭコア部チップ２０１との間の信号線接続本数は約７０本となり、図で示すようなワイヤボンドでの接続で実現可能である。

このような構成においては、信号処理チップ２０２内の信号処理回路２０６がＤＲＡＭにアクセスする場合には、信号処理回路２０６は同一チップ内のＤＲＡＭ周辺回路部２０３に対してアドレス、および制御信号を与えデータの入出力をおこなうことになる。

このような構成とすることにより、高価なプロセスを用いて実現されるＤＲＡＭコア部チップ２０１は、メモリセルのピッチでレイアウトされるメモリコア部のみとなり、ＤＲＡＭ周辺回路部２０３を信号処理回路２０６と一緒にメモリプロセスに比べ安価な半導体製造プロセスで実現することができる。信号処理チップ２０２での信号処理回路２０６が大規模なものである場合には、信号処理チップ２０２はＤＲＡＭ周辺回路部２０３を含まない場合に比べチップサイズの増加の割合は極めて小さい。したがって、ＤＲＡＭ周辺回路２０３を含めたことによる製造歩留まりの低下や、チップコストの上昇は同様に極めて小さく、安価なシステムを実現することができる。

前述のようにＭＣＭ技術を用いることにより、信号処理チップとメモリチップを多数の配線で接続することができるようになるので、このＭＣＭ技術を用いることにより、安価な構成で高性能な信号処理システムを実現することができる。

（実施例４）
図１４は半導体メモリと信号処理チップを用いた信号処理システムをＭＣＭ技術を用いて構成する本発明における半導体装置の第２の構成例を示している。図においては、半導体メモリとしてＤＲＡＭを用いるシステムの例を示している。
信号処理チップ３０２は演算をおこなうＣＰＵコア３０３を備えており、メモリとのアクセスの高速化のためにデータキャッシュメモリ３０４およびインストラクションメモリ３０５を備えている。ＣＰＵコア３０３からのデータキャッシュメモリ３０４およびインストラクションキャッシュメモリ３０５に対するアクセスがミスヒットの場合には、このデータキャッシュメモリ３０４およびインストラクションメモリ３０５内のブロックデータをＤＲＡＭチップ３０１のデータと置き換えるため、大量のデータをＤＲＡＭチップ３０１とデータキャッシュメモリ３０４およびインストラクションメモリ３０５との間で転送する必要がある。この転送時間がシステムの処理性能に影響するため、短時間で転送することが要求される。

ここで、システムが必要とするメモリ容量が２Ｍバイトの場合には、ＤＲＡＭチップ３０１のメモリ容量は１６Ｍビットであり、現在の半導体製造技術においては、１チップで実現可能な技術が確立されている。従来の１６ＭビットＤＲＡＭでは、データ入出力ビット幅は前述のように、負荷容量駆動による消費電力およびノイズの増大等を考慮して、８〜１６ビット程度となっている。また、図３に示すパッケージされたＤＲＡＭのデータピン端子容量は前述のように５ｐＦ程度となり、信号処理ＬＳＩのデータピン端子容量も同程度の値となるので、図３に示す信号処理ＬＳＩとＤＲＡＭのプリント配線基板への実装では、信号処理ＬＳＩとＤＲＡＭが接続されるデータ線の容量としては、それぞれの端子容量およびプリント配線容量の合計として１５ｐＦ程度となる。これに対して、図１４に示す構成においては、ＭＣＭによる実装を前提としてそれぞれのチップを製造することができるので、信号処理ＬＳＩとＤＲＡＭのデータピンは、外部負荷容量が限定されるため入出力バッファのトランジスタサイズを大きくする必要がなく、また、外部ピンとは直接接続されることはないためサージ保護デバイスが不要となることにより、データピンの端子容量はそれぞれ１ｐＦ程度とすることができる。したがって、信号処理ＬＳＩとＤＲＡＭが接続されるデータ線の容量は２ｐＦ程度となるので、データピン数として６０〜１２０ビットとした場合においても、データピン容量駆動のための消費電力は図３での実装の場合と同一となる。

したがって、図１４に示す構成とすることにより、信号処理チップ３０２とＤＲＡＭチップ３０１との間で高速のデータ転送をおこなうために、両チップには複数のデータ端子を有し、同時に複数データの転送をおこなうことが可能となり、前述のようにＣＰＵコア３０３からのデータキャッシュメモリ３０４およびインストラクションメモリ３０５に対するアクセスがミスヒットの場合に、ＤＲＡＭチップ３０１との間でデータの転送レートを大きくすることができるので、高性能のシステムを実現することができる。

このように、図１４に示すようなＭＣＭ技術を用いたシステム構成でＬＳＩ実現においては、信号処理チップとメモリチップを多数の配線で接続することが可能となるので、信号処理チップ３０２およびＤＲＡＭチップ３０１のそれぞれに複数のデータ端子を設け、複数のデータを同時に転送することにより、高速のデータ転送を実現することができる。

（実施例５）
このような、ＭＣＭ技術を用いた複数データを同時転送が可能なシステムにおいて、低電圧・低消費電力動作を実現する本発明における半導体装置の第３のシステム構成例を以下に説明する。

図１５は、本発明における半導体装置の第３の構成例を示すものであり、半導体メモリと信号処理ＬＳＩとの間の複数データ転送と、信号処理ＬＳＩでの並列処理を用いるシステムの構成例である。図においては、半導体メモリとしてＤＲＡＭを用いるシステムの例を示している。信号処理チップ４０２は並列処理をおこなうために２個のＣＰＵコア４０３および４０４を備えているとともに、ＤＲＡＭチップ４０１との間で複数データでのデータ転送をおこなうためにＤＲＡＭチップ４０１および信号処理チップ４０２のそれぞれは複数のデータ端子をそなえており、信号処理チップ４０２とＤＲＡＭチップ４０１との間を多数のワイヤボンド配線４０６で接続している。

このような構成の信号処理システムにおいて、処理システムが８ビットのアーキテクチュアであり、ＣＰＵコア４０３および４０４がそれぞれ８ビットの処理をおこなう場合において、ＤＲＡＭチップ４０１との間でのデータ転送を１６ビットでおこなうことにより、ＣＰＵコア４０３および４０４により２つのデータを同時に処理することができるようになる。したがって、図３に示す構成での信号処理ＬＳＩとＤＲＡＭとの８ビットデータ転送、信号処理ＬＳＩでの８ビット信号処理と比較して２倍の処理能力とすることができる。

また、図１５に示すシステム構成において、図３でのシステム構成と同一の処理能力を実現する場合には、大幅に消費電力を低減することが可能となる。図１６（ａ）および（ｂ）には信号処理チップ４０２で用いられる論理ゲートでのゲート遅延の電源電圧依存性およびＤＲＡＭチップ４０１でのアクセスタイムの電源電圧依存性を示している。従来一般に用いられている電源電圧３．３Ｖでの遅延に対して、２倍の遅延となる電圧は論理ゲート（ａ）とＤＲＡＭ（ｂ）共に約１．９Ｖである。したがって、ＤＲＡＭチップ４０１とのデータ転送を２ワードでおこない、２個のＣＰＵコア４０３および４０４による並列信号処理をおこなう信号処理チップ４０２よる図１５に示したシステム構成によれば、１．９Ｖの電源電圧を用いて３．３Ｖ動作での図３に示すシステム構成と同一の処理性能を実現することができる。

図１７には図１５で示す本発明の半導体装置における第３のシステム構成例と従来のシステム構成の比較を示している。図において、システム構成１のディスクリートは図３に示すようなパッケージされたメモリおよび信号処理ＬＳＩをプリント基板上に実装するもの、システム構成２の汎用チップＭＣＭは従来のメモリチップと信号処理チップを用いてＭＣＭ技術により実装したシステムであり、システム構成３の本発明は図１５に示す本発明の半導体装置における第３のシステム構成例である。特徴的なことは、システム構成３では信号処理チップとメモリとの間のデータ転送を複数データ同時におこない、並列処理をおこなっており、システム構成１およびシステム構成２では２０ＭＨｚで動作しているのに対して、システム構成３では１０ＭＨｚで動作している。しかしながら、システム構成３では並列動作をおこなっているので、システム構成１およびシステム構成２と同一のシステム性能を実現している。したがって、システム構成１およびシステム構成２は電源電圧３．３Ｖで動作しているが、システム構成３は１．９Ｖで動作可能である。これにより、消費電力はシステム構成１およびシステム構成２は、約１Ｗであるのに対してシステム構成３は約２５０ｍＷで動作することになり、約１／４の電力で同一性能を実現している。

このように、本発明のＭＣＭ技術を用いた複数データの転送と並列処理を用いることにより、低電圧・低消費電力のシステムを実現することができる。

（実施例６）
図１８は、ＭＣＭ技術を用いた複数データの転送と並列処理を用いるシステムを低価格で実現する、本発明における半導体装置の第４の構成例を示すものである。図はＭＣＭ技術を用いて構成されたＤＲＡＭとフラッシュメモリおよび信号処理チップを用いた携帯情報端末等のシステムの構成例を示している。信号処理チップ１０２、ＤＲＡＭコア部チップ１０１およびフラッシュメモリコア部チップ１０３が共通基板１００に実装されており、信号処理チップ１０２は並列処理をおこなうために２個のＣＰＵコア１０７および１０８を備えているとともに、ＤＲＡＭ周辺回路部１０４およびフラッシュメモリ周辺回路部１０５を備えている。さらに、信号処理チップ１０２とＤＲＡＭコア部チップ１０１およびフラッシュメモリコア部チップ１０３との間で複数データでのデータ転送をおこなうために、ＤＲＡＭコア部チップ１０１、フラッシュメモリコア部チップ１０３および信号処理チップ１０２内のＤＲＡＭ周辺回路部１０４とフラッシュメモリ周辺回路部１０５のそれぞれは複数のデータ端子をそなえており、信号処理チップ１０２とＤＲＡＭコア部チップ１０１およびフラッシュメモリコア部チップ１０３との間を多数のワイヤボンド配線１１０および１１１で接続している。

このような構成とすることにより、図１５〜図１７で説明したように、ＭＣＭ技術を用いた複数データの転送と並列処理を用いることにより、低電圧・低消費電力のシステムを実現することができるとともに、図１３での説明と同様に、高価な半導体製造プロセスを用いて実現されるＤＲＡＭコア部チップ１０１およびフラッシュメモリコア部チップ１０３は、メモリセルのピッチでレイアウトされるメモリコア部のみとすることができ、ＤＲＡＭ周辺回路部１０４およびフラッシュメモリ周辺回路部１０５を信号処理回路１０６やＣＰＵコア１０７および１０８と同一チップ上にメモリプロセスに比べ安価な論理ＬＳＩプロセス等の半導体製造プロセスで実現することができるので、低電圧・低消費電力のシステムを安価に実現することが可能となる。

図１１および図１２で説明したように、同一構成のメモリコア部チップを複数個用いる場合には、メモリ周辺回路を共有することが可能である。同様に、図１８に示すＭＣＭ技術を用いた半導体装置において、ＤＲＡＭコアチップ１０１とフラッシュメモリコア部チップ１０３のワード構成を同一とすることにより図１９（ａ）に示すように、ＤＲＡＭコアチップとフラッシュメモリコア部チップのメモリ周辺回路を共有することが可能となる。図１９（ａ）において、５０１はＤＲＡＭコアチップ、５０３はフラッシュメモリコア部チップ、５０２は信号処理チップであり、信号処理チップ５０２は信号処理回路５０６、ＣＰＵコア５０７および５０８、メモリ周辺回路５０４を備えている。

メモリ周辺回路５０４の詳細構成を図１９（ｂ）に示している。ＤＲＡＭコアチップ５０１とフラッシュメモリコア部チップ５０３は異なる制御となっているため、メモリ周辺回路５０４はＤＲＡＭ制御回路５２０およびフラッシュメモリ制御回路５２３を備えており、ＤＲＡＭ制御回路５２０はＲＡＳ信号及びＣＡＳ信号を基に制御され、フラッシュメモリ制御回路５２３はチップイネーブル信号（ＣＥ）を基に制御されている。図９におけるコラムアドレスバッファ９、ローアドバッファ１０、ローアドレスカウンタ１１、コラムプリデコーダ７及びロープリデコーダ８から成るアドレス系回路５２１と、データ入力バッファ１２、データ出力バッファ１３、ライトアンプ１４およびリードアンプ１５から成るデータ系回路５２２はＤＲＡＭコアチップ５０１およびフラッシュメモリコア部チッ
プ５０３により共有される。

ＤＲＡＭコアチップ５０１、信号処理チップ５０２、フラッシュメモリコア部チップ５０３は基板５００上に実装され、各チップ間を繋ぐための信号端子はワイヤボンド５１０により基板５００にボンディングされ、基板５００上の配線５１１〜５１３により各チップ間が接続されている。メモリ周辺回路５０４の信号端子の内、ＤＲＡＭコア制御信号は配線５１１によりＤＲＡＭコアチップ５０１に接続され、フラッシュメモリ制御信号は配線５１２によりフラッシュメモリコア部チップ５０３に接続され、アドレス系及びデータ系信号は配線５１３によりＤＲＡＭコアチップ５０１およびフラッシュメモリコア部チップ５０３に接続される。

信号処理チップ５０２がＤＲＡＭコアチップ５０１からデータを読み出す場合には、信号処理回路５０６によりＲＡＳ、ＣＡＳおよびＯＥ信号が発生され、アドレスとともにメモリ周辺回路５０４へ与えられる。メモリ周辺回路５０４はＲＡＳ、ＣＡＳおよびＯＥ信号を基にＤＲＡＭ制御回路５２０によりＤＲＡＭコア制御信号を発生するとともに、アドレス系回路５２１によりプリデコードアドレスを発生しＤＲＡＭコアチップ５０１へ与えることにより、ＤＲＡＭコアからデータを読み出し、データ系回路５２２を介して信号処理回路５０６へ出力する。このときフラッシュメモリ制御回路５２３はＣＥが与えられていないため、フラッシュメモリ制御信号は発生されず、フラッシュメモリコア部チップ５０３は待機状態のままである。信号処理チップ５０２がフラッシュメモリコア部チップ５０３からデータを読み出す場合には、信号処理回路５０６によりＣＥおよびＯＥ信号が発生され、アドレスとともにメモリ周辺回路５０４へ与えられる。メモリ周辺回路５０４はＣＥおよびＯＥ信号を基にフラッシュメモリ制御回路５２３によりフラッシュメモリコア制御信号を発生するとともに、アドレス系回路５２１によりプリデコードアドレスを発生しフラッシュメモリコア部チップ５０３へ与えることにより、フラッシュメモリコアからデータを読み出し、データ系回路５２２を介して信号処理回路５０６へ出力する。このときＤＲＡＭ制御回路５２０はＲＡＳおよびＣＡＳが与えられていないため、ＤＲＡＭ制御信号は発生されず、ＤＲＡＭコアチップ５０１は待機状態のままである。信号処理チップ５０２からＤＲＡＭコアチップ５０１またはフラッシュメモリコア部チップ５０３へのデータ書き込みも同様に、ＲＡＳ及びＣＡＳまたはＣＥ信号のいづれかをメモリ周辺回路５０４へ与えることにより、ＤＲＡＭコアチップ５０１またはフラッシュメモリコア部チップ５０３のいづれか一方のみに書き込むことが可能である。

図１９においては、ＤＲＡＭコアチップ５０１およびフラッシュメモリコア部チップ５０３のメモリコア部のワード構成を同一をした場合について説明したが、ワード構成が異なる場合においてもアドレス系回路５２１内のコラムアドレスバッファ、ローアドレスバッファ、コラムプリデコーダおよびロープリデコーダの一部や、データ系回路５２２内のデータ入力バッファ、データ出力バッファ、リードアンプ、およびライトアンプの一部を共有することが可能であることは容易に理解できる。

このように、異なる種類のメモリを複数用いる場合においても、メモリコア部とメモリ周辺回路部を異なるチップで実現することにより、メモリ周辺回路の一部を共有することが可能となる。

上記実施例では、ＤＲＡＭについて本発明を説明してきたが、最初に述べたように、本発明はＤＲＡＭに限定されるものではない。ＤＲＡＭについて、実施例を詳細に説明したのは、ＤＲＡＭのメモリコア部とメモリ周辺回路部とが同一の半導体チップ上に形成されるべきであるとの常識が強くあったため、このメモリコア部とメモリ周辺回路部と異なる半導体チップに形成するという実施例の説明が発明の特徴を表現するのに最も適しているからである。また、本発明はＭＣＭに限定されない。

以下に、複数の半導体チップに回路ブロックを分ける方法を、図面を参照しながら説明する。

図２０（ａ）及び（ｂ）は、一般的な制御用ＭＣＵ９０２及び画像処理用ＭＣＵ９０３の構成を示すブロック図である。

まず、制御用ＭＣＵ９０２の回路情報と各構成ブロックの特徴を示すブロックパラメータを抽出し、ＣＡＤに読み込む。次に、グループ化が可能になるまで、ブロックの階層展開を行う。たとえば、ＬＳＩ０を、ＭＣＵコア、シリアルＩ／Ｆ、ＲＯＭ、ＲＡＭ、タイマー、割込制御、Ｄ／Ａ、Ａ／Ｄの各回路ブロックに展開する。

次に、「ＭＣＵコア」か「周辺回路」かの相違をパラメータとして、階層展開された回路ブロックをグループ化する。

この例の場合、ＬＳＩ１のグループとして、ＭＣＵコアの回路ブロックが選択され、ＬＳＩ２のグループとしてシリアルＩ／Ｆ、ＲＯＭ、ＲＡＭ、タイマー、割込制御、Ｄ／Ａ、Ａ／Ｄの回路ブロックが選択され、その結果、階層ＬＳＩ１及びＬＳＩ２が生成されることになる。

同様の手順で、画像処理用ＭＣＵについても、階層ＬＳＩ１及びＬＳＩ２を生成することができる。

図２１（ａ）は、制御用ＭＣＵ９０２及び画像処理用ＭＣＵ９０３から、ＭＣＵコア９０５と周辺回路９０４を分離した状態を模式的に示しており、図２１（ｂ）は、ＭＣＵコア用チップ９０５と周辺回路用チップ９０４とがＭＣＭ技術で接続された半導体装置の断面を模式的に示している。

図２２（ａ）は、グループ化に際して、ＬＳＩ１のグループとして、ＭＣＵコア、ＲＯＭ、及びＲＡＭの回路ブロックが選択され、ＬＳＩ２のグループとしてシリアルＩ／Ｆ、タイマー、割込制御、Ｄ／Ａ、及びＡ／Ｄの回路ブロックが選択された場合を示している。図２１（ｂ）は、ＭＣＵコアと共通部のためのチップ９０８と周辺回路用チップ９０７（９０９）とがＭＣＭ技術で接続された半導体装置の断面を模式的に示している。

こうして、「ＭＣＵコアチップ」または「ＭＣＵコアと共通部のためのチップ」と、周辺回路チップとに回路を分割することによって、以下のような利点がある。

すなわち、２種類のＭＣＵに共通する回路ブロックを一つの半導体チップ上に形成すると、全体として、２つのチップから形成される半導体装置の回路面積が縮小し、製造歩留まりも向上する。また、ＭＣＵを新規に設計したり、設計変更を行う場合に、ＭＣＵコアの設計は変更することなく、比較的に小規模な周辺回路のみを新たに設計したり、または設計変更すれば足りる。また、新規に設計された周辺回路のテストだけを行えば良いので、テスト用回路を新たに設ける必要もなくなる。このため、半導体装置の全体としての開発コストが低減される。

従来ＤＲＡＭの回路構成例である。 図１におけるＤＲＡＭのレイアウト例である。 半導体メモリを用いる従来システム構成例を示す図である。 （ａ）は、通常の機能的に分類された複数の回路ブロックを示し、（ｂ）は、これらの回路ブロックを一つの半導体チップ上に集積した半導体装置のレイアウトを模式的に示し、（ｃ）は、ディジタルかアナログかというブロックパラメータに基づいて回路ブロックを２つのグループに分類し、各々を２つの異なる半導体チップ上に再配置した半導体装置のレイアウトを模式的に示す図である。 （ａ）は、ＭＣＭの平面図、（ｂ）は、その断面図、（ｃ）は、その斜視図である。 （ａ）及び（ｂ）は、複数のブロックの配分の第１の仕方を説明する平面図である。 （ａ）及び（ｂ）は、複数のブロックの配分の第２の仕方を説明する平面図である。 本発明による半導体装置の製造方法を示すフローチャートである。 本発明における半導体メモリの第１の構成例である。 図９における半導体メモリのレイアウト例である。 本発明における半導体メモリの第２の構成例である。 図１１における半導体メモリの実装例である。 本発明の半導体装置の第１の構成例である。 本発明の半導体装置の第２の構成例である。 本発明の半導体装置の第３の構成例である。 論理ゲート遅延時間およびＤＲＡＭアクセスタイムの電源電圧依存特性を示す図である。 システム構成例による諸性能比較を示す図である。 本発明の半導体装置の第４の構成例である。 本発明における半導体装置の第５の構成例である。 （ａ）は、制御用マイコンの構成を模式的に示す図、（ｂ）は、画像処理用マイコンの構成を模式的に示す図である。 （ａ）は、制御用マイコンと画像処理用マイコンについて、回路ブロックの分割を説明するための図、（ｂ）は、分割された回路ブロックの形成された２つの半導体チップの接続を模式的に示す断面図である。 （ａ）は、制御用マイコンと画像処理用マイコンについて、回路ブロックの分割を説明するための他の図、（ｂ）は、分割された回路ブロックの形成された２つの半導体チップの接続を模式的に示す断面図である。

符号の説明

１‥‥メモリセルアレイ、
２‥‥コラムデコーダ、
３‥‥コラムセレクタ、
４‥‥センスアンプ、
５‥‥ローデコーダ、
６‥‥ワードラインドライバ、
７‥‥コラムプリデコーダ、
８‥‥ロープリデコーダ、
９‥‥コラムアドレスバッファ、
１０‥‥ローアドレスバッファ、
１１‥‥ローアドレスカウンタ、
１２‥‥データ入力バッファ、
１３‥‥データ出力バッファ、
１４‥‥ライトアンプ、
１５‥‥リードアンプ、
１６‥‥ＲＡＳ系／ＣＡＳ系クロック発生回路、
１７‥‥ＷＥ系クロック発生回路、
１８‥‥ＯＥ系クロック発生回路、
１９‥‥昇圧電位発生回路、
２０‥‥基板電位発生回路、
２１‥‥１／２ＶＣＣ電位発生回路、
３０‥‥ＲＡＳ信号入力端子、
３１‥‥ＣＡＳ信号入力端子、
３２‥‥アドレス入力端子、
３３‥‥ＶＣＣ端子、
３５‥‥ＷＥ信号入力端子、
３６‥‥データ入出力端子、
３７‥‥ＯＥ信号入力端子、
３８‥‥ＣＳ１信号入力端子、
３９‥‥ＣＳ２信号入力端子、
４０‥‥パッド、
５０‥‥ＤＲＡＭコア部、
５１‥‥データ入出力端子、
５２‥‥コラムプリデコーダ入力、
５３‥‥ロープリデコーダ入力、
５４‥‥ＶＢＰ／ＶＣＰ端子、
５５‥‥ＶＰＰ端子、
５６‥‥ＶＢＢ端子、
５７‥‥ＶＣＣ端子、
６０‥‥ＤＲＡＭ周辺回路部、
６１‥‥データ入出力端子、
６２‥‥コラムプリデコーダ出力、
６３‥‥ロープリデコーダ出力、
６４‥‥ＶＢＰ／ＶＣＰ端子、
６５‥‥ＶＰＰ端子、
６６‥‥ＶＢＢ端子、
６７、６８、６９‥‥信号線バッファ、
７０‥‥プリント配線基板、
７１‥‥信号処理ＬＳＩ、
７２‥‥ＤＲＡＭ、
７３‥‥プリント配線、
８１‥‥ワイヤボンド配線、
８３‥‥パッド、
９４‥‥ＤＲＡＭ周辺回路部、
９５‥‥ＤＲＡＭ、
１００‥‥基板、
１０１‥‥ＤＲＡＭコア部チップ、
１０２‥‥信号処理チップ、
１０３‥‥フラッシュメモリコア部チップ、
１０４‥‥ＤＲＡＭ周辺回路部、
１０５‥‥フラッシュメモリ周辺回路部、
１０６‥‥信号処理回路、
１０７、１０８‥‥ＣＰＵコア、
１０９‥‥パッド、
１１０、１１１‥‥ワイヤボンド配線、
１２０‥‥基板、
１２２‥‥メモリ周辺回路部チップ、
１３１‥‥基板配線、
２００‥‥基板、
２０１‥‥ＤＲＡＭコア部チップ、
２０２‥‥信号処理チップ、
２０３‥‥ＤＲＡＭ周辺回路部、
２０４‥‥パッド、
３００‥‥基板、
３０１‥‥ＤＲＡＭチップ、
３０２‥‥信号処理チップ、
３０３‥‥ＣＰＵコア、
３０４‥‥データキャッシュ、
３０５‥‥インストラクションキャッシュ、
３０６‥‥パッド、
３０７‥‥ワイヤボンド配線、
４００‥‥基板、
４０１‥‥ＤＲＡＭチップ、
４０２‥‥信号処理チップ、
４０３、４０４‥‥ＣＰＵコア、
４０５‥‥パッド、
４０６‥‥ワイヤボンド配線、
５００‥‥基板、
５０１‥‥ＤＲＡＭコア部チップ、
５０２‥‥信号処理チップ、
５０３‥‥フラッシュメモリコア部チップ、
５０４‥‥メモリ周辺回路部、
５０６‥‥信号処理回路、
５０７、５０８‥‥ＣＰＵコア、
５１０‥‥ワイヤボンド配線、
５１１、５１２、５１３‥‥基板配線、
５２０‥‥ＤＲＡＭ制御回路、
５２１‥‥アドレス系回路、
５２２‥‥データ系回路、
５２３‥‥フラッシュメモリ制御回路。

Claims (9)

1. 複数のメモリコア部チップと、
   該メモリコア部チップを用いてメモリとしての機能を実現するためのメモリ周辺回路を有するメモリ周辺回路部チップと、
   該複数のメモリコア部チップ及び該メモリ周辺回路部チップを接続する手段と、
   を備え、
   前記メモリコア部チップは、該メモリ周辺回路チップ内の少なくとも一部の回路を共有する半導体メモリ装置。
2. データを記憶するためのメモリセルを含む少なくとも一つのメモリコア部チップと、
   該メモリコア部チップを用いてメモリとしての機能を実現するための一部あるいは全てのメモリ周辺回路を有するメモリ周辺回路部およびメモリコア部チップに記憶されるデータを用いて処理をおこなう信号処理回路を搭載する信号処理チップと、
   該メモリコア部チップ及び該信号処理チップを接続する手段と、
   を備えた半導体メモリ装置。
3. 前記メモリ周辺回路部は、与えられるアドレスによって前記メモリコア部チップ内の前記メモリセルを指定し、該メモリセルへのデータ読み出しまたは書き込みをおこなう請求項２記載の半導体メモリ装置。
4. 前記メモリコア部チップは複数個あり、メモリ周辺回路チップ内の少なくとも一部の回路を共有する請求項３に記載の半導体メモリ装置。
5. メモリチップおよび信号処理チップがマルチチップ実装手段により実装された半導体メモリ装置であって、
   該メモリチップは、データを格納する複数のメモリセルを備えたメモリセルアレイ部と、与えられるアドレスにより該メモリセルアレイ内の該メモリセルを指定し、データを入出力するアクセス手段と、複数データを並列に入出力するためのデータ端子とを備えており、
   該信号処理チップは、複数データを並列に入出力するデータ端子を備えており、
   該メモリチップと該信号処理チップとの間で複数のデータを並列に転送する手段を備えた半導体メモリ装置。
6. 前記メモリチップは、第１の半導体製造プロセスを用いて実現されており、
   前記信号処理チップは、該第１の半導体製造プロセスとは異なる第２の半導体製造プロセスを用いて実現されている請求項５記載の半導体メモリ装置。
7. 前記信号処理チップは、さらに複数の信号処理回路を備えている請求項６記載の半導体メモリ装置。
8. メモリコア部チップおよび信号処理チップがマルチチップ実装手段により実装された半導体メモリ装置であって、
   該メモリコア部チップは、データを格納する複数のメモリセルを備えたメモリセルアレイと、複数データを並列に入出力するデータ端子を備えており、
   該信号処理チップは、与えられるアドレスにより該メモリコア部チップ内の該メモリセルを指定し、該メモリセルへのデータ読み出しまたは書き込みをおこない、複数データを並列に入出力するデータ端子および複数の信号処理回路を備えており、
   該メモリコア部チップと該信号処理チップとの間で複数のデータを並列に転送する手段を備えた半導体メモリ装置。
9. 前記メモリコア部チップは、第１の半導体製造プロセスを用いて実現されており、
   前記信号処理チップは、該第１の半導体製造プロセスとは異なる第２の半導体製造プロセスを用いて形成される請求項１４記載の半導体メモリ装置。

Images