KR100306175B1 - 반도체 기억 장치, 반도체 기억 장치의 레이아웃 방법, 반도체기억 장치의 동작 방법 및 반도체 기억 장치의 회로 배치 패턴 - Google Patents

반도체 기억 장치, 반도체 기억 장치의 레이아웃 방법, 반도체기억 장치의 동작 방법 및 반도체 기억 장치의 회로 배치 패턴 Download PDF

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Abstract

본 발명은 기능의 고도화, 및 기억 용량의 대규모화에 적합한 반도체 기억 장치를 제공하는데 있다.
3x3의 9개의 동일한 면적의 영역 B1-B9로 분할된 반도체 칩(1)과, 9개의 영역 중 적어도 중앙의 한개의 영역 B9에 배치된 메인 제어 블럭(10)과, 상기 메인 제어 블럭에 제어되며 9개의 영역 중 주변 둘레의 8개의 영역 B1-B8 각각에 배치된, 메모리셀 어레이, 데이타 입출력 회로 및 메모리 제어 회로를 포함하는 메모리 블럭(20)을 구비한다.

Description

반도체 기억 장치, 반도체 기억 장치의 레이아웃 방법, 반도체 기억 장치의 동작 방법 및 반도체 기억 장치의 회로 배치 패턴{SEMICONDUCTOR MEMORY, METHOD OF LAYING OUT THE SAME, METHOD OF OPERATING THE SAME, AND CIRCUIT PATTERN OF THE SAME}
본 발명은 반도체 기억 장치에 관한 것으로, 특히 메모리 블럭 및 외부 패드의 배치, 배선, 보다 고속화를 지향하는 데이터의 흐름에 관한 것이다.
도 29는 종래의 다이나믹형 RAM을 나타낸 도면으로, 도 29a는 평면도, 도 29b는 패키지의 내부를 나타낸 평면도이다.
도 29a에 나타낸 바와 같이, 다이나믹형 RAM(이하, DRAM) 칩(100)은 짧은 변과 긴 변의 비율이 거의 1:2의 직사각형이다. 패드군(102)은 칩(100)의 입출력 단자이다. 패드군(102)은 칩(100)의 테두리에 따라 배치되는 종래로부터의 패드 배치와, 짧은 변의 중심선에 따라 긴 변 방향으로 배치되는, 소위 센터 패드 배치의 2방식이 주류이다.
도 29b에 나타낸 바와 같이, 센터 패드 배치의 칩(100)에 있어서도, 수지밀봉 패키지(200)에 수용할 때에는, 칩(100)의 패드군(102)과 패키지(200)의 리드군(202)을 본딩 와이어(300)로 서로 접속한다. 이로 인해, 종래와 마찬가지로 패키지(200)의 긴 변 방향에 따른 양측면으로부터 DRAM의 외부 입출력 단자를 얻도록 되어 있다.
현재, DRAM은 기능의 고도화 및 기억 용량의 대규모화라는 2가지의 기술에 기초하여 개량/개발이 진행되고 있다.
기능의 고도화의 일례로는, 다비트 제품(multi-bit products)의 진전을 들 수 있다. 현재의 다비트 제품은 4비트, 8비트, 16비트, 또는 32비트 등이 있다. 향후, DRAM의 다비트화는 더욱 진행된다. DRAM의 다비트화가 더욱 진행되면, 데이터 입출력용 패드의 수는 가속도적으로 증가한다. 이 때문에, 도 29a 및 29b에 나타낸 센터 패드 배치에서는, 다수의 패드를 칩(100)상에 효율 좋게 배치할 수 없는 가능성도 강하게 되고있다.
또한, 기억 용량의 대규모화에 따라, 메모리셀 또는 트랜지스터 등의 회로 소자의 미세화가 진전되고 있다. 그러나, 회로 소자 미세화의 진전의 정도는, 회로 소자의 집적수에 따라갈 수 없게 되어 , 조금씩 칩(100)의 크기가 커지고 있다. 칩(100)의 크기가 크게 되면, I/O 패드와 데이터를 격납하기 위한 메모리셀을 접속하는 데이터 전송계 회로의 배선길이 및, 이 데이터 전송계 회로를 제어하는 제어회로로부터 데이터 전송계 회로까지의 제어 신호선의 길이가 함께 길어지게 된다. 제어 신호선이나 데이터 전송계 회로의 배선길이가 함께 길어지게 되면 배선용량이 증가하고, 제어 신호 및 데이터신호의 전송속도는 함께 완만하게 된다.
도 30은 종래의 DRAM의 데이터선의 배치를 나타낸 평면도이다.
도 30에 나타낸 바와 같이, 데이터선은 셀 어레이(104) 내에 형성되는 비트선(BL), 센스 앰프 영역(106) 내에 비트선과 직교하여 형성되고, 도시하지 않은 열게이트를 매개로 비트선에 접속되는 DQ선(DQ), 16M 코어 블럭의 중심선에 따라 설정된 버스영역(108) 내에 비트선과 병행하는 방향으로 형성되고, 도시하지 않은 DQ 버퍼를 매개로 DQ선에 접속되는 RWD선(RWD), 주변 회로 영역(110) 내에 형성되고, RWD선과 주변 회로 영역(110) 내에 배치되어 있는 I/O 버퍼를, 도시하지 않은 멀티플렉스회로를 매개로 접속하는 RD/WD선(RD/WD)으로 이루어진다.
현재, 주변 회로 영역(110)은 4개의 16M 코어 블럭을 서로 분리함으로써 얻을 수 있고, 평면으로부터 보면 거의 십자형으로 되어 있다. 십자형의 주변 회로 영역(110) 내에는 제어 회로(CNT.), 내부 전원 발생 회로(VPP, VREF, SSB), 어드레스 버퍼, I/O 버퍼가 각각 배치된다. 제어 회로는 주변 회로 영역(110)의 교점 영역에, 내부 전원 발생 회로는 16M 코어 블럭 사이의 주변 회로 영역(110)의 짧은 변 방향에 따른 상하의 영역(UPPER, LOWER) 등에, 어드레스 버퍼는 16M 코어 블럭 사이의 주변 회로 영역(110)의 긴 변 방향에 따른 우측 영역(RIGHT)에, I/O 버퍼는 16M 코어 블럭 사이의 주변 회로 영역(110)의 긴 변 방향에 따른 좌측 영역(LEFT)에 배치된다.
또한, 도 29a 및 도 30중, R/D는 행 디코더, C/D는 열 디코더를 나타내고 있다.
도 30에 나타낸 바와 같은 데이터선의 배치에서는, 메모리셀로부터 I/O 버퍼까지의 데이터선의 길이는 가장 길은 것으로 칩(100)의 긴 변의 길이에 거의 필적한다.
DRAM을 대표로 하는 반도체 기억 장치에서는, 기능의 고도화, 기억 용량의 대규모화에 따라, 예컨대 다비트화가 진전되고 있고, 또한 칩크기도 증가해 오고 있다. 다비트화는 패드수의 증가를 초래하고, 칩 크기의 증가는 제어 신호선이나 데이터선이 길어짐을 초래한다. 이들의 사정은, 현재 무시할 수 있는 범위에 있다. 그러나, 향후로는 무시할 수 없는 문제로 발전할 것으로 예상된다. 예컨대, 패드수의 현저한 증가는 패드의 배치를 곤란하게 한다. 또한, 제어 신호선이나 데이터선이 길어지는 것이 억세스 시간, 또는 단위 시간당 데이터 출력수 등, 현재의 반도체 기억 장치가 갖고 있는 능력의 유지를 곤란하게 한다.
본 발명은 상기한 점을 감안하여 발명된 것으로, 그 목적은 기능의 고도화 및 기억 용량의 대규모화에 적합한 반도체 기억 장치, 그 레이아웃 방법, 그 동작 방법 및 그 회로 배치 패턴을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에서는, 외부 패드로서, 어드레스 신호 패드, 클럭 신호 패드, 코맨드 신호 패드 및 전원 패드를 구비하고, 상기 어드레스 신호 패드에 공급되는 외부 어드레스 신호를 수신하고 내부 어드레스 신호를 생성하는 어드레스 신호 생성부와, 상기 코맨드 신호 패드에 공급되는 외부 코맨드 신호를 수신하고 내부 코맨드 신호를 생성하는 코맨드 신호 생성부와, 상기 클럭 신호 패드에 공급되는 외부 클럭 신호를 수신하고 내부 클럭 신호를 생성하는 클럭 신호 생성부와, 및 상기 전원 패드에 공급되는 외부 전원 전위를 수신하고 내부 전원 전위를 생성하는 내부 전원 생성부를 포함하는 메인 제어 블록과, 외부 패드로서, 데이터 입출력 패드 및 데이터 입출력용 전원 패드를 구비하고, 데이터를 격납하기 위한 복수의 메모리셀과, 상기 내부 코맨드 신호에 따라 상기 내부 클럭 신호와 동기하여 데이터를 상기 데이터 입출력 패드에 입출력하고, 상기 데이터 입출력용 전원 패드에 공급되는 데이터 입출력용 전원에 의해 동작되는 데이터 입출력부와, 및 상기 내부 코맨드 신호 및 상기 내부 어드레스 신호에 따라 상기 내부 클럭 신호와 동기하여 상기 복수의 메모리셀 중에서 특정의 메모리셀로 데이터를 기록 및 특정의 메모리셀로부터 데이터를 판독하고, 상기 내부 전원 전위에 의해 동작되는 메모리 제어부를 포함하는 복수의 메모리 블록을 구비하고, 상기 내부 클럭 신호, 상기 내부 어드레스 신호, 상기 내부 코맨드 신호, 상기 내부 전원 전위는, 상기 복수의 메모리 블럭에서 사용되는 배선보다도 상층의 배선을 사용하여, 상기 메인 제어 블럭으로부터 상기 복수의 메모리 블럭의 각각에 공급하고, 상기 외부로의 접속 패드가 2차원적으로 배치되어 있는 것을 제1 특징으로 한다.
상기 제1 특징에 따르면, 메인 제어 블럭에 외부 단자로서 어드레스 신호 단자, 클럭 신호 단자, 코맨드 신호 단자 및 전원 전위 단자를 구비하고, 상기 복수의 메모리 블럭에 외부 단자로서 데이터 입출력 단자 및 데이터 입출력용 전원 단자를 구비하고 있기 때문에, 패드가 칩에 전체적으로 배치된다. 이 때문에, 칩의 테두리에 따라 패드를 배치하거나, 또는 칩의 중심선에 따라 패드를 배치하는 종래의 패드 배치 방식에 비해, 패드를 배치할 수 있는 영역을 증대시킬 수 있다. 따라서, 패드수의 증가에 대응할 수 있는 패드 배치가 실현되고, 기능의 고도화 및 기억 용량의 대규모화에 적합한 반도체 기억 장치를 제공할 수 있다. 또한, 메인 제어 블럭으로부터 메모리 블럭 각각으로의 배선을 구성하는 층이 각 메모리 블럭에서 사용하는 배선을 구성하는 층보다도 상층에 있기 때문에, 서로 분리된다. 이 때문에, 메모리 블럭의 레이아웃의 변경 및 메모리 제어 블럭의 레이아웃의 변경을 서로 독립하여 행할 수 있다. 이는, 기능의 고도화 및 기억 용량의 대규모화가 도모되는 반도체 기억 장치의 개발기간을 단기화할 수 있는 효과가 있다.
또한, 상기 제1 특징을 가진 반도체 기억 장치에 있어서, 상기 어드레스 신호 생성부는, 내부 어드레스를 출력하는 행 어드레스 버퍼 및 열 어드레스 버퍼를 포함하고, 상기 코맨드 신호 생성부는, 뱅크마다 독립하여 데이터를 기록 및 판독하기 위한 뱅크 전환 제어 회로와, 워드선을 제어하기 위한 워드선 제어 회로와, 센스 앰프를 제어하기 위한 센스 앰프 제어 회로와, 및 독출모드인지 기록 모드인지를 판정하기 위한 판독/기록 판정 회로를 포함하며, 상기 클럭 신호 생성부는, 상기 내부 클럭을 발생시키는 내부 클럭 발생 회로를 포함하고, 상기 내부 전원 생성부는 복수의 내부 전원 전위를 생성하는 DC 전원 생성 회로를 포함하며, 상기 복수의 메모리 블럭은 각각 상기 내부 어드레스 신호에 따라 특정의 메모리셀을 선택하기 위한 행 디코더 및 열 디코더와, 메모리셀의 데이터를 증폭하기 위한 센스 앰프와, 상기 센스 앰프 및 비트선 프리차지를 각각 제어하는 비트선 제어 회로와, 상기 센스 앰프와 상기 데이터 입출력부 사이에서 데이터의 전송을 행하는 데이터선 회로와, 상기 데이터선을 제어하는 데이터선 회로 제어 회로와, 상기 데이터 입출력부에 포함되어 있는 출력 버퍼와, 상기 데이터 입출력부에 포함되어 있는 입력 버퍼와, 및 상기 출력 버퍼 및 입력 버퍼를 제어하는 데이터 입출력 제어 회로를 포함하는 것을 제2 특징으로 한다.
상기 제2 특징에 따르면, 메모리셀뿐만 아니라, 각 메모리 블럭의 데이터 입출력부에 출력 버퍼와 입력 버퍼가 각각 포함되어 있기 때문에, 메모리셀과 출력 버퍼 및 입력 버퍼를 서로 결합하는 데이터선이 각 메모리 블럭마다 분산되게 된다. 데이터선은 각 메모리 블럭내에서 끝나기 때문에, 데이터선을 메모리셀로부터 종래 셀 어레이 사이에 존재하고 있던 주변 회로용 영역까지 연장하는 방식에 비해, 데이터선의 길이를 칩의 크기에 대해 상대적으로 짧게할 수 있다. 데이터 선의 길이를 칩의 크기에 비해서 상대적으로 짧게 하므로써 입출력 버퍼와 메모리셀의 거리는 짧게 된다. 이 때문에, 코맨드 신호 및 어드레스 신호를 장치내에 수신한 상태에서 데이터를 연속해서 출력하는 동작, 예컨대 버스트모드인 때 등을 보다 고속으로 행할 수 있다. 따라서, 현재의 반도체 기억 장치가 갖는 능력의 유지, 나아가서는 능력의 비약을 달성할 수 있는 데이터선의 배치가 실현되고, 기능의 고도화 및 기억 용량의 대규모화에 적합한 반도체 기억 장치를 제공할 수 있다.
또한, 상기 제1 특징을 가진 반도체 기억 장치에 있어서, 상기 복수의 메모리 블럭 각각에서 사용되고 있는 배선은, 제1층, 제2층, 제3층째까지의 금속층을사용하여 형성되고, 상기 메인 제어 블럭과 상기 복수의 메모리 블럭 각각을 접속하는 배선층은, 제4층째의 금속층을 사용하여 형성되어 있는 것을 제3 특징으로 한다.
상기 제3 특징에 따르면, 메인 제어 블럭과 적어도 1개 이상의 메모리 블럭 각각을 접속하는 배선층을, 제4층째의 금속배선의 1층만으로 하므로써 것으로, 메인 제어 블럭과 적어도 1개 이상의 메모리 블럭 각각을 접속하는 배선 패턴의 단순화를 도모할 수 있다. 이는, 상기 개발기간의 단기화라는 효과를 더욱 촉진시킨다.
또한, 제1 특징을 가진 반도체 기억 장치에 있어서, 상기 복수의 메모리 블럭은, 각각 상기 내부 코맨드 신호에 의해 독립해서 데이터의 기록, 판독이 가능한 복수의 뱅크로 분리되어 있는 것을 제4 특징으로 한다.
상기 제4 특징에 따르면, 복수의 메모리 블럭은, 각각 내부 코맨드 신호에 의해 독립하여 데이터의 기록, 판독이 가능한 복수의 뱅크로 분할되어 있기 때문에, 데이터의 프리차지 기간을 외관상 없앨 수 있고, 외부로부터 데이터를 연속해서 출력하도록 동작할 수 있다. 이는, 단위 시간당 데이터 출력수를 증가시키는 효과가 있다.
본 발명에 따른 반도체 기억 장치는, 복수의 메모리 블럭으로 분할된 반도체칩과, 및 상기 복수의 메모리 블럭 각각에 설치된 입출력 패드 및 입출력용 전원 패드를 구비하며, 상기 복수의 메모리 블럭으로부터 판독되고, 또는 상기 복수의 메모리 블럭에 기록되는 데이터는, 동일한 메모리 블럭에 설치되어 있는 상기 입출력 패드를 경유하고, 상기 반도체칩은, 3x3의 9개의 동일한 면적의 영역으로 분할되고, 상기 9개의 영역 중 중앙의 1개의 영역에 메인 제어 블럭을 배치하며, 상기 메인 제어 블럭에 의해 제어되고, 상기 9개의 영역 중 테두리 8개의 영역 각각에 메모리셀 어레이, 데이터 입출력 회로 및 메모리 제어 회로를 포함하는 메모리 블럭을 배치하고, 상기 입출력 패드 및 상기 입출력용 전원 패드는 2차원적으로 배치되어 있는 것을 제5 특징으로 한다.
상기 제5 특징에 따르면, 복수의 메모리 블럭으로부터 판독되거나, 또는 복수의 메모리 블럭에 기록되는 데이터가, 동일 메모리 블럭에 설치되어 있는 입출력 단자를 경유하기 때문에, 메모리 블럭으로부터 그 외의 영역까지 데이터를 전송하는 방식에 비해, 데이터의 전송 거리를 짧게 할 수 있다. 또한, 메인 제어 블럭을 중앙의 1개의 영역에 배치하고, 메모리 블럭을 테두리의 8개의 영역 각각에 배치하기 때문에, 메인 제어 블럭으로부터 메모리 블럭까지의 거리를 가장 짧게 할 수 있다.
본 발명에 따른 반도체 기억 장치는 외부 어드레스 신호, 외부 코맨드 신호, 외부 클럭 신호 및 외부 전원 전위를 수신하고, 내부 어드레스 신호, 내부 코맨드 신호, 내부 클럭 신호 및 내부 전원 전위를 각각 출력하는 메인 제어 블록과, 상기 메인 제어 블럭에 의해 제어되고, 상기 내부 어드레스 신호, 내부 코맨드 신호, 내부 클럭 신호 및 내부 전원 전위를 수신하며, 상기 내부 클럭 신호에 동기하여 외부로부터의 입력 데이터를 기록 선택한 메모리셀에 기록하고, 판독 선택한 메모리셀로부터 출력 데이터를 상기 내부 클럭 신호에 동기하여 외부로 출력하는 복수의메모리 블록과, 상기 메인 제어 블럭에 배치된, 상기 외부 어드레스 신호, 외부 코맨드 신호, 외부 클럭 신호 및 외부 전원 전위를 수신하는 외부 패드군과, 및 상기 복수의 메모리 블럭의 각각에 배치된, 상기 입력 데이터 및 상기 출력 데이터를 수신하는 외부 패드군을 구비하고, 상기 외부 패드군은 2차원적으로 배치되어 있는 것을 제6 특징으로 한다.
상기 제6 특징에 따르면, 외부 어드레스 신호, 외부 코맨드 신호, 외부 클럭 신호 및 외부 전원 전위를 수신하는 외부 패드군을 메인 제어 블럭에 배치하고, 입력 데이터 및 출력 데이터를 수신하는 외부 패드군을 메모리 블럭에 배치한다. 이로 인해, 종래 외부 어드레스 신호, 외부 코맨드 신호, 외부 클럭 신호, 외부 전원 전위, 입력 데이터, 출력 데이터를 수신하는 패드군을 메모리셀 어레이 사이, 또는 칩의 테두리에 설정된 주변 회로 블럭에 통합해서 배치하였던 방식에 비해, 칩상에 패드를 배치할 수 있는 영역을 증가시킬 수 있다. 따라서, 다수의 패드를 칩상에 배치할 수 있다.
상기 목적을 달성하기 위해 제6 특징을 가진 반도체 기억 장치에 있어서, 상기 복수의 메모리 블럭 각각의 내부에 형성되는 배선군보다도 상층의 배선층을 사용하여 형성된, 상기 메인 제어 블럭과 상기 복수의 메모리 블럭의 각각을 서로 접속하고, 상기 복수의 메모리 블럭을 제어하기 위한 신호가 공급되는 배선군을 더 구비한 것을 제7 특징으로 한다.
상기 제7 특징에 따르면, 메인 제어 블럭과 복수의 메모리 블럭 각각을 서로 접속하고, 복수의 메모리 블럭을 제어하기 위한 신호가 공급되는 배선군을, 복수의메모리 블럭 각각의 내부에 형성되는 배선군보다도 상층의 배선층을 사용하여 형성한다. 이로 인해, 메모리 블럭과 메인 제어 블럭을 서로 독립해서 설계할 수 있고, 메모리 블럭 및 제어 회로를 서로 융합시키면서 설계하였던 종래에 비해, 개발효율을 높일 수 있다. 따라서, 개발기간이 단축된다. 또한, 메인 제어 블럭에는 주로 로직회로가 집중되고, 로직 IC회로를 기본적으로 구성한다. 이에 대해, 메모리 블럭에는 주로 메모리회로가 집중되고, 메모리 IC를 기본적으로 구성한다. 따라서, 메인 제어 블럭과 메모리 블럭을 서로 독립해서 설계할 수 있는 청구항 제14항에 따른 발명에서는, 상기 블럭마다 설계자의 전문화를 도모할 수 있고, 기능의 고도화를 더욱 가속할 수 있다. 예컨대, 메인 제어 블럭이 로직 IC이기 때문에, 장치를 로직 IC탑재형의 대규모용량 반도체 기억 장치, 예컨대 프로세서 탑재형의 대규모용량 반도체 기억 장치 등의 제품으로 파생시키는 것이 용이하다.
상기 목적을 달성하기 위해 제6 또는 제7 특징을 가진 반도체 기억 장치에 있어서, 상기 메인 제어 블럭과 상기 복수의 메모리 블럭 각각을 서로 접속하고, 상기 메인 제어 블럭에 의해 생성된 상기 내부 어드레스 신호, 내부 코맨드 신호, 내부 클럭 신호 및 내부 전원 전위를, 상기 복수의 메모리 블럭 각각에 공급하는 공급배선과, 및 상기 복수의 메모리 블럭 각각에 분산하여 배치된, 상기 입력 데이터 및 상기 출력 데이터를 수신하는 외부 패드와 상기 메모리셀을 서로 전기적으로 결합하는 데이터 전송계 회로를 더 구비한 것을 제8 특징으로 한다.
상기 제8 특징에 따르면, 입력 데이터 및 출력 데이터를 수신하는 외부 패드와 메모리셀을 서로 전기적으로 결합하는 데이터 전송계 회로를 복수의 메모리 블럭 각각에 분산하여 배치한다. 데이터 전송계 회로는 각 메모리 블럭내에서 끝나게 되고, 이로 인해 칩 크기당 데이터 전송계 회로의 길이를, 메모리셀 어레이 사이 또는 칩의 테두리에 설정된 주변 회로 블럭까지 연장하였던 종래에 비해, 단축할 수 있고, 데이터 전송을 보다 고속으로 행할 수 있다.
상기 목적을 달성하기 위해 제6 특징을 가진 반도체 기억 장치에 있어서, 3x3의 9개의 동일한 면적의 영역으로 분할되어 있고, 상기 메인 제어 블록은 상기 9개의 영역 중 중앙의 1개의 영역에 배치되고, 상기 메모리 블록은 상기 9개의 영역 중 테두리의 8개의 영역 각각에 배치되어 있는 것을 제9 특징으로 한다.
상기 제9 특징에 따르면, 반도체칩을 3x3의 9개의 동일한 면적의 영역으로 분할하고, 중앙의 1개의 영역에 메인 제어 블럭을 배치하며, 주변의 8개의 영역 각각에 메모리 블럭을 배치한다. 이로 인해, 메인 제어 블럭으로부터 각 메모리 블럭까지의 거리를 거의 균등하게 할 수 있고, 메인 제어 블럭으로부터 발생되고 각 메모리 블럭에 공급되는 제어 신호 및 내부 전원 전위의, 각 메모리 블럭에 도달하기까지의 지연차를 최소한으로 할 수 있다. 이로 인해, 메인 제어 블럭은 보다 고속으로 각 메모리 블럭을 제어할 수 있다.
본 발명에 따른 반도체 기억 장치는 3x3의 9개의 서로 동일한 형태의 영역을 갖는 반도체칩과, 상기 9개의 영역 중, 중앙의 1개의 영역을 제외하고, 주변의 8개의 영역 각각에 배치된 메모리셀 어레이, 상기 메모리셀 어레이로부터의 출력 데이터를 상기 반도체칩 외부로 출력함과 동시에 상기 반도체칩 외부로부터 입력 데이터를 상기 메모리셀 어레이에 입력하는 데이터 입출력 회로, 상기 데이터 입출력회로의 데이터 입출력 동작을 제어하는 제어 회로를 포함하는 메모리 집적 회로와, 및 상기 9개의 영역 중, 중앙의 1개의 영역에 배치된 메모리셀 어레이의 어드레스를 상기 8개 메모리 집적 회로에 포함된 상기 메모리셀 어레이 각각에 대해 동시에 지정하는 회로, 및 동작 모드를 상기 8개 메모리 집적 회로에 포함된 적어도 상기 제어 회로에 대해 동시에 지정하는 회로를 구비하고, 상기 메모리 집적 회로는 데이터 입출력 패드 및 데이터 입출력용 전원 패드를 구비하고, 상기 데이터 입출력 패드 및 상기 데이터 입출력용 전원 패드는 2차원적으로 배치되어 있는 것을 제10 특징으로 한다.
상기 제10 특징에 따르면, 3x3의 9개의 서로 동일한 영역을 갖는 반도체칩을 갖고, 이들 9개의 영역 중 중앙의 1개의 영역에 로직 집적 회로를 배치하며, 상기 9개의 영역 중 중앙의 1개의 영역을 제외하고 주변의 8개의 영역 각각에 메모리셀 어레이를 포함하는 메모리 집적 회로를 배치하는 것으로, 로직 집적 회로로부터 각 메모리 집적 회로까지의 거리의 오차를 최소한으로 할 수 있다. 이와 같은 배치를 가지면서, 로직 집적 회로는 8개의 메모리 집적 회로를 각각 동시에 제어한다. 더욱이, 8개의 메모리 집적 회로는 각각 데이터 입출력 회로를 갖는다. 이 때문에, 메모리셀 어레이로부터 데이터 입출력 회로까지의 거리도 작게 된다. 따라서, 8개의 메모리 집적 회로를 갖는 반도체 기억 장치에 있어서, 그 제어 동작이 가장 고속으로 된다. 또한, 메모리셀 어레이로부터 데이터 입출력 회로까지의 거리도 짧게 되기 때문에, 데이터 입출력 동작도 빠르게 된다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체 기억 장치는 3x3의 9개의서로 동일한 형태의 영역으로 구획된 반도체칩과, 상기 9개의 영역 중, 중앙의 1개의 영역을 제외하고, 주변의 8개의 영역 각각에 배치된 메모리 집적 회로와, 및 상기 9개의 영역 중, 상기 중앙의 1개의 영역에 배치된 로직 집적 회로를 구비하고, 상기 메모리 집적 회로는 데이터 입출력 패드 및 데이터 입출력용 전원 패드를 구비하고, 상기 데이터 입출력 패드 및 상기 데이터 입출력용 전원 패드는 2차원적으로 배치되고, 상기 9개의 영역 중 중앙의 1개의 영역을 제외한 주변의 8개의 영역은, 서로 같은 형태의 제1 영역, 제2 영역, 및 이들 제1 영역, 제2 영역 사이의 제3 영역으로 구획되고, 상기 제1 및 제2 영역 각각에 메모리셀 어레이가 배치되며, 상기 제3 영역에 상기 메모리셀 어레이로부터의 출력 데이터를 상기 반도체칩 외부로 출력함과 동시에, 상기 반도체칩 외부로부터 입력 데이터를 상기 메모리셀 어레이에 입력하는 데이터 입출력 회로, 및 상기 데이터 입출력 회로의 데이터 입출력 동작을 제어하는 제어 회로가 각각 배치되며, 상기 9개의 영역 중, 중앙의 1개의 영역에 메모리셀 어레이의 어드레스를 상기 8개 메모리 집적 회로에 포함된 상기 메모리셀 어레이 각각에 대해 동시에 지정하는 회로, 및 동작 모드를 상기 8개 메모리 집적 회로에 포함된 적어도 상기 제어 회로에 대해 동시에 지정하는 회로가 각각 배치되어 있는 것을 제11 특징으로 한다.
상기 제11 특징에 따르면, 3x3의 9개의 서로 동일한 영역을 갖는 반도체칩을 갖고, 이들 9개의 영역 중 중앙의 1개의 영역에 로직 집적 회로를 배치하며, 상기 9개의 영역 중 중앙의 1개의 영역을 제외하고 주변의 8개의 영역 각각에 메모리셀 어레이를 포함하는 메모리 집적 회로를 배치하는 것으로, 로직 집적 회로로부터 각메모리 집적 회로까지의 거리의 오차를 최소한으로 할 수 있다. 이와 같은 배치를 가지면서, 로직 집적 회로는 8개의 메모리 집적 회로를 각각 동시에 제어한다. 더욱이, 8개의 메모리 집적 회로는 각각 제1, 제2 영역 사이의 제3 영역으로 구획되어 있다. 그리고, 상기 제1, 제2 영역 각각에 메모리셀 어레이를 배치하고, 상기 제3 영역에 데이터 입출력 회로 및, 상기 데이터 입출력 회로의 데이터 입출력 동작을 제어하는 제어 회로를 각각 배치한다. 이로 인해, 제1, 제2 영역에 각각 배치되어 있는 메모리셀 어레이로부터 데이터 입출력 회로까지의 거리를 최소로 할 수 있다. 따라서, 8개의 메모리 집적 회로를 갖는 반도체 기억 장치에 있어서, 그 제어 동작 및 데이터 입출력 동작을 가장 고속으로 할 수 있다.
본 발명에 따르면, 외부 어드레스 신호, 외부 코맨드 신호, 외부 클럭 신호 및 외부 전원 전위를 수신하고, 내부 어드레스 신호, 내부 코맨드 신호, 내부 클럭 신호 및 내부 전원 전위를 각각 출력하는 메인 제어 블록과, 데이터 입출력 패드 및 데이터 입출력용 전원 패드를 구비하고 - 상기 데이터 입출력 패드 및 상기 데이터 입출력용 전원 패드는 2차원적으로 배치되고 - , 상기 메인 제어 블럭에 의해 제어되고, 상기 내부 어드레스 신호, 내부 코맨드 신호, 내부 클럭 신호 및 내부 전원 전위를 수신하며, 상기 내부 클럭 신호에 동기하여 외부로부터의 입력 데이터를 기록 선택한 메모리셀에 기록하고, 판독 선택한 메모리셀로부터 출력 데이터를 상기 내부 클럭 신호에 동기하여 외부로 출력하는 복수의 메모리 블럭을 구비한 반도체 기억 장치의 동작 방법에 있어서, 상기 반도체 기억 장치로부터 데이터를 판독할 때, 상기 복수의 메모리 블럭의 전체로부터, 적어도 1개의 데이터를 판독하고, 외부로 동시에 출력하는 것을 제12 특징으로 한다.
상기 제12 특징에 따르면, 데이터를 판독할 때에, 복수의 메모리 블럭 전체로부터 적어도 1개의 데이터를 판독하고, 외부로 출력하기 때문에, 모든 메모리 블럭이 동시에 활성 상태로 된다. 이는, 메인 제어 블럭 및 메인 제어 블럭에 의해 제어되는 복수의 메모리 블럭을 갖는 반도체 기억 장치의 동작 방법에 있어서, 그 능력을 최대한으로 발휘시키는 효과가 있다.
도1은 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 기본 구성을 나타낸 블럭도.
도 2는 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 외관을 나타낸 사시도.
도 3은 메인 제어 블럭(10)의 블럭도.
도 4는 메모리 블럭(20)의 블럭도.
도 5는 영역(B1 ∼ B8)의 평면도.
도 6은 16M 어레이의 평면도.
도 7은 64k 세그먼트의 블럭도.
도8은 메모리 블럭(20)의 중앙 영역의 블럭도.
도 9는 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 데이터선군의 배치를 나타낸 평면도.
도 10은 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 내부 코맨드 신호선군 및 내부 클럭선군의 배치를 나타낸 평면도.
도 11은 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 내부어드레스 신호선군의 배치를 나타낸 평면도.
도 12는 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 비트선 제어 신호선군의 배치를 나타낸 평면도.
도 13은 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 I/O 제어 신호선군의 배치를 나타낸 평면도.
도 14는 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 블럭간 배선 및 블럭내 배선의 층구조를 나타낸 단면도.
도 15는 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 접속 전극을 나타낸 사시도.
도 16은 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 칩을 접속하기 위한 접속 기판의 제1 예를 나타낸 사시도.
도 17은 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 칩을 접속하기 위한 접속 기판의 제2 예를 나타낸 사시도.
도 18은 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 패드의 배치 영역을 나타낸 평면도.
도 19는 비교예에 따른 DRAM의 패드를 배치 영역을 나타낸 평면도.
도 20은 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 데이터 기록의 형태를 나타낸 도면으로, 도 20a ∼ 20c는 각각 신호의 흐름을 차례로 나타낸 도면.
도 21은 비교예에 따른 DRAM의 데이터 기록의 형태를 나타낸 도면으로, 도 21a ∼ 21c는 각각 신호의 흐름을 차례로 나타낸 도면.
도 22는 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 데이터 판독의 형태를 나타낸 도면으로, 22a ∼ 22d는 각각 신호의 흐름을 차례로 나타낸 도면.
도 23은 비교예에 따른 DRAM의 데이터 판독의 형태를 나타낸 도면으로, 도 23a ∼ 23d는 각각 신호의 흐름을 차례로 나타낸 도면.
도 24는 메모리 블럭(20)의 형성 방법을 나타낸 도면으로, 도 24a ∼ 24g는 각각 메모리 블럭(20)의 형성을 차례로 나타낸 도면.
도 25는 메모리 블럭(20)의 제1 배치 방법을 나타낸 도면.
도 26은 메모리 블럭(20)의 제2 배치 방법을 나타낸 도면.
도 27은 메모리 블럭(20)을 제1 배치 방법에 따라 배치한 때의 데이터 판독 동작/기록 동작을 나타낸 도면.
도 28은 메모리 블럭(20)을 제2 배치 방법에 따라 배치한 때의 데이터 판독 동작/기록 동작을 나타낸 도면.
도 29는 종래의 DRAM을 나타낸 도면으로, 도 29a는 평면도, 도 29b는 패키지내부를 나타낸 평면도.
도 30은 종래의 DRAM의 데이터선의 배치를 나타낸 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체칩
10 : 메인 제어 블럭
11 : 메인 제어 회로
12 : 어드레스 제너레이터
14 : 코맨드 제너레이터
16 : 클럭 제너레이터
18 : DC전압 제너레이터
20 : 메모리 블럭
21 : 메모리셀 어레이
23 : 로컬 제어 블럭
24 : 데이터 입출력 회로
26 : 메모리 제어 회로
28 : 데이터선 전송계 회로
30 : 패드군
32 : I/O 버퍼
34 : I/O 제어 회로
36 : 비트선 센스 앰프 및 이퀄라이저
38 : 열게이트
40 : 데이터선 회로
42 : 행 디코더
44 : 비트선 제어 회로
46 : 열 디코더
48 : 데이터선 회로 제어 회로
50 : 셀 어레이
52 : 센스 앰프 어레이
54 : 세그먼트
60, 62 : 배선군(블럭간 배선)
70 : 데이터선군(블럭내 배선)
72, 74 : 배선군(블럭내 배선)
80 : 땜납볼
82 : 볼그리드 어레이형 기판
84 : 핀그리드 어레이형 기판
<발명의 실시형태>
이하, 본 발명의 1실시형태를 싱크로너스 DRAM을 예로 들어 도면을 참조하면서 설명한다.
도 1은 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 기본 구성을 나타낸 구성도이다.
도 1에 나타낸 바와 같이, 본 발명에 따른 싱크로너스 DRAM은 1개의 칩(1)을 메인 제어 블럭(10)과 복수의 메모리 블럭(20)으로 분할하고 있다. 메인 제어 블럭(10)은 복수의 메모리 블럭(20)을 제어하도록 구성되고, 복수의 메모리 블럭(20)은 메인 제어 블럭(10)에 의해 제어되도록 구성되어 있다.
메인 제어 블럭(10)에는, 외부 단자로서의 패드군(30)과 메인 제어 회로(11)가 포함되어 있다. 패드군(30)은 외부 어드레스 신호, 외부 코맨드 신호, 외부 클럭 신호 및 외부 전원 전위를 수신한다. 메인 제어 회로(11)는 외부 어드레스 신호, 외부 코맨드 신호, 외부 클럭 신호 및 외부 전원 전위로부터, 내부 어드레스신호, 내부 코맨드 신호, 내부 클럭 신호 및 내부 전원 전위를 각각 생성한다.
패드군(30)에는, 외부 어드레스 신호의 입력단자로 되는 어드레스 신호 패드군(30-ADD), 외부 코맨드 신호의 입력단자로 되는 코맨드 신호 패드군(30-CMD), 외부 클럭 신호의 입력단자로 되는 클럭 신호 패드군(30-CLK) 및, 외부 전원 전위의 입력단자로 되는 전원패드군(30-V)이 포함되어 있다.
메인 제어 회로(11)에는, 입력된 외부 어드레스 신호로부터 내부 어드레스 신호를 생성하는 어드레스 제너레이터(어드레스 신호 생성 회로; 12) , 입력된 외부 코맨드 신호로부터 내부 코맨드 신호를 생성하는 코맨드 제너레이터(코맨드 신호 생성 회로; 14), 입력된 외부 클럭 신호로부터 내부 클럭 신호를 생성하는 클럭 제너레이터(클럭 신호 생성 회로; 16) 및, 입력된 외부 전원 전위로부터 내부 전원 전위를 생성하는 DC전압 제너레이터(내부 전원 전위 생성 회로; 18)가 포함되어 있다.
한편, 복수의 메모리 블럭(20) 각각에는, 외부 단자로서의 패드군(30)과, 메모리셀 어레이(21), 로컬 제어 회로(23)가 포함되어 있다. 패드군(30)은 입출력 데이터 및 데이터 출력용 외부 전원 전위를 수신한다. 메모리셀 어레이(21)는 데이터를 격납하기 위한 복수의 메모리셀(MC)을 갖는다. 로컬 제어 회로(23)는 내부 어드레스 신호, 내부 코맨드 신호, 내부 클럭 신호 및 내부 전원 전위를 각각 수신하고, 내부 클럭 신호에 동기하여 외부로부터 입력된 데이터를 복수의 메모리셀(MC) 중, 선택된 메모리셀(MC)에 기록하고, 복수의 메모리셀(MC) 중, 선택된 메모리셀(MC)로부터 데이터를 판독하며, 내부 클럭 신호에 동기하여 외부로 데이터를 출력한다.
패드군(30)에는, 데이터의 입출력 단자로 되는 I/O 패드군(30-I/O) 및 데이터 입출력용 외부 전원 전위의 입력단자로 되는 전원 패드군(30-VI/O)이 포함되어 있다.
메모리셀 어레이(21)에는, 도시하지 않은 데이터선을 매개로 로컬 제어 회로(23)에 접속되는 다이나믹형의 복수의 메모리셀(MC)이 포함되어 있다.
로컬 제어 회로(23)에는, 내부 코맨드 신호에 따라 내부 클럭 신호와 동기하여 데이터를 데이터 입출력 단자에 입출력하는 데이터 입출력 회로(24)와, 내부 코맨드 신호 및 내부 어드레스 신호에 따라 내부 클럭 신호와 동기하여 복수의 메모리셀(MC) 중에서 특정의 메모리셀(MC)에 데이터를 기록 및 특정의 메모리셀(MC)로부터 데이터를 출력하는 메모리 제어 회로(26)가 포함되어 있다.
데이터 입출력 회로(24)에는, 도시하지 않은 I/O 버퍼 및 I/O 버퍼를 제어하는 도시하지 않은 I/O 제어 회로 등이 포함되어 있다. I/O 제어 회로는 DC전압 제너레이터(18)에서 발생된 내부 전원 전위에 의해 동작되고, I/O 버퍼는 전원 패드군(30-VI/O)에 입력된 데이터 입출력용 외부 전원 전위에 의해 동작된다.
메모리 제어 회로(26)에는, 메모리셀 어레이의 어드레스를 지정하기 위한 도시하지 않은 행 디코더 및 도시하지 않은 열 디코더, DQ 버퍼 등을 포함하는 도시하지 않은 데이터 전송계 회로, 데이터 전송계 회로를 제어하는 도시하지 않은 데이터 전송계 회로 제어 회로, 비트선 센스 앰프 및 비트선 이퀄라이저를 제어하는 도시하지 않은 비트선 제어 회로 등이 포함되어 있다. 메모리 제어 회로(26)는 DC전압 제너레이터(18)에서 발생된 내부 전원 전위에 의해 동작된다.
도 2는 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 외관을 나타낸 사시도이다.
도 2에 나타낸 바와 같이, 1실시형태에 따른 DRAM은, 칩(1) 전체가 세로 3블럭, 가로 3블럭(3x3)으로 9개의 서로 동일한 면적(서로 동일한 형태)의 영역(B1 ∼ B9)으로 분할되어 있다.
중앙의 1개의 영역(B9)은 메인 제어 블럭(10)으로 되고, 메인 제어 회로(11)가 배치된다.
또한, 영역(B9)의 주변에 있는 8개의 영역(B1 ∼ B8)은 각각 메모리 블럭(20)으로 되고, 영역(B1 ∼ B8) 각각에는 128M의 기억 용량을 갖는 메모리셀 어레이(21) 및 로컬 제어 회로(23)가 배치된다.
영역(B1 ∼ B9) 각각에는 패드군(30)이 배치되어 있다.
우선, 영역(B9)에 배치된 패드군(30-B9)에는 어드레스 신호 패드군(30-ADD), 코맨드 신호 패드군(30-CMD), 클럭 신호 패드(30-CLK) 및, 전원 패드군(30-V)이 포함되어 있다.
또한, 영역(B1 ∼ B8) 각각에 배치된 패드군(30-B1 ∼ 30-B8)에는, I/O 패드군(30-I/O) 및, 전원 패드군(30-VI/O)이 포함되어 있다. 패드군(30-B1 ∼ 30-B8)은 각각 동일 영역에서만 사용된다.
다음에, 메인 제어 블럭의 보다 상세한 구성의 일례를 설명한다.
도 3은 메인 제어 블럭(10)의 블럭도이다.
도 3에 나타낸 바와 같이, DC전압 제너레이터(18)는 외부 DC전압(VCC, VSS)을 수신하고, 외부 DC전압으로부터 내부 DC전압을 발생시키며, 발생된 내부 DC전압을 영역(B1 ∼ B8, B9) 각각에 대해 출력한다.
DC전압 제너레이터(18)는, 외부 고전위(VCC, 또는 외부 접지전위(VSS))로부터 기판전위(SSB)를 발생시키는 SSB 발생 회로, 외부 고전위(VCC)로부터 내부 고전위(VDD)를 발생시키는 VDD 발생 회로, 외부 고전위(VCC, 또는 내부 고전위(VDD))로부터 승압전위(VPP)를 발생시키는 VPP 발생 회로, 외부 고전위(VCC, 또는 내부 고전위(VDD))로부터 기준전위(VREF)를 발생시키는 VREF 발생 회로, 외부 고전위(VCC, 또는 내부 고전위(VDD))로부터 플레이트전위(VPL)를 발생시키는 VPL 발생 회로, 외부 고전위(VCC, 또는 내부 고전위(VDD))로부터 프리챠지전위(VBL)를 발생시키는 VBL 발생 회로를 포함하고 있다.
클럭 제너레이터(16)는 외부클럭입력(CLK)을 수신하고, 외부클럭입력으로부터 내부 클럭(CLKINT.)을 발생시키며, 발생시킨 내부 클럭(CLKINT.)을 영역(B1 ∼ B8, B9) 각각에 대해 출력한다.
코맨드 제너레이터(14)는 외부 코맨드 신호(/RAS, /CAS, /WE, DQM, BS, /CS)를 내부 클럭(CLKINT.)에 동기하여 취입하고, 취입된 외부 코맨드 신호로부터 내부 코맨드 신호를 발생시키며, 영역(B1 ∼ B8, B9) 각각에 대해 출력한다.
코맨드 제너레이터(14)는 RAS 버퍼, CAS 버퍼, WE 버퍼, 뱅크를 선택하는 뱅크선택 제어 회로, 워드선을 제어하는 워드선 제어 회로, 센스 앰프를 제어하는 센스 앰프 제어 회로 및, 기록 모드인지 독출모드인지를 판정하는 독출기록 판정 회로를 포함하고 있다.
어드레스 제너레이터(12)는 어드레스 입력(A0 ∼ A14)을 내부 클럭(CLKINT.)에 동기하여 취입하고, 취입된 어드레스 입력으로부터 내부 코맨드 신호의 상태에 따라 내부 어드레스를 발생시키며, 영역(B1 ∼ B8) 각각에 대해 출력한다. 어드레스 제너레이터(12)는 행 어드레스 버퍼, 열 어드레스 버퍼를 포함하고 있다.
또한, 패드군(30(30-B9))의 하나의 구성예는 도 3에 나타낸 바와 같이, 외부 어드레스용 패드를 15개, 외부 코맨드용 패드를 6개, 외부 클럭용 패드를 2개, 외부 전원용 패드를 2개의 합계 25개이다.
또, 이 명세서에서는, 클럭 제너레이터에 입력되는 "CLK", "CKE"의 2종류를 클럭 신호군, 코맨드 제너레이터에 입력되는 "BS", "/CS", "DQM", "/RAS", "/CAS", "/WE"의 6종류를 외부 코맨드 신호군, 어드레스 제너레이터에 입력되는 "A0 ∼ A14"를 어드레스 신호군으로 각각 정의한다.
"CLK"는 클럭입력이고, 동작기준 클럭이다. 모든 기능은 클럭입력(CLK)의 상승 엣지에 동기하여 실행된다.
"CKE"는 클럭 인에이블이고, 클럭입력(CLK)을 내부에서 서스펜드할 목적으로 사용된다. 클럭 인에이블이 "L"레벨일 때, 클럭입력(CLK)은 서스펜드되고, DRAM은 그 때의 상황을 보존한다.
"BS"는 뱅크 셀렉트이고, 뱅크#0, 뱅크#1의 2개의 뱅크중, 어느 쪽의 뱅크에대한 오퍼레이션인지를 지정한다. 뱅크 셀렉트(BS)가 "L"레벨에서 뱅크#0으로, 뱅크 셀렉트(BS)가 "H"레벨에서 뱅크#1로 지정된다.
"/CS"는 칩 셀렉트이고, 코맨드의 취입을 제어한다. 칩 셀렉트(/CS)가 "L"레벨일 때, 클럭입력(CLK)의 상승 엣지에서 코맨드가 취입된다. 한편, 칩 셀렉트(/CS)가 "H"레벨일 때, 코맨드가 취입되지 않는다.
"DQM"은 아웃풋 디서블/라이트 마스크이다. "DQM"은 판독사이클일 때, 출력제어 신호로서 구동한다. 클럭입력(CLK)의 상승 엣지에서 "DQM"이 "H"레벨일 때, 그 다음의 클럭입력(CLK)의 상승 엣지에서 출력되는 데이터가 디서블된다. 한편, 기록 사이클일 때, 입력 데이터 마스크로서 구동된다. 클럭입력(CLK)의 상승 엣지에서 "DQM"이 "H"레벨일 때, 기록데이터가 마스크된다.
"/RAS"는 행 어드레스 스트로브, "/CAS"는 열 어드레스 스트로브, ".WE"는 기록 인에이블이다. 이들 3개의 신호는, 오퍼레이션 코맨드를 구성하고, 클럭입력(CLK)의 상승 엣지에서 취입된다.
"/RAS. /CAS"가 각각 "L, H"일 때, /RAS 코맨드로 된다. 이 때, 기록 인에이블(/WE)이 "H"레벨에서 뱅크 액티베이트 코맨드로 되고, 뱅크 셀렉트(BS)에서 지정된 뱅크가 액티브로 된다. 한편, 기록 인에이블(/WE)이 "L"레벨에서 프리챠지 코맨드로 되고, 뱅크가 아이들상태로 된다.
또한, "RAS, /CAS"가 각각 "H, L"일 때, /CAS 코맨드로 되고, 열사이클이 개시된다. 이 때, 기록 인에이블(/WE)이 "H"레벨에서 판독사이클, 기록 인에이블(/WE)이 "L"레벨에서 기록 사이클로 된다.
또한, 이들 외부 클럭 신호군, 외부 코맨드 신호군은 일례이다. 예컨대, 외부 코맨드 신호군에 관해서는, 상기 6종류의 신호외, 다른 신호를 부가하기도 하고, 또는 상기 외부 코맨드 신호군중 몇 개를 다른 신호로 치환해도 된다.
다음에, 메모리 블럭의 보다 상세한 구성의 일례를 설명한다.
도 4는 메모리 블럭(20)의 블럭도이다.
도 4에 나타낸 바와 같이, 메모리 블럭(20)에는 메모리셀(MC)과, 데이터 입출력 회로(24), 내부 어드레스 신호에 따라 메모리셀(MC)을 선택하고, 선택된 메모리셀(MC)의 데이터를 내부 코맨드에 따라 데이터 입출력 회로(24)로 전송하는 메모리 제어 회로(26) 및, 메모리 제어 회로(26)에 의해 제어되고 메모리셀(MC)과 데이터 입출력 회로(24)를 서로 접속하는 데이터 전송계 회로(28)가 포함되어 있다.
데이터 입출력 회로(24)에는, 피날 데이터선쌍을 I/O 패드(30-I/O)에 접속하는 I/O 버퍼(32)와, 내부 코맨드 신호 및 내부 클럭(CLKINT.)에 따라 I/O 버퍼(32)를 제어하는 I/O 제어 회로(34)가 포함되어 있다. I/O 버퍼(32)는 데이터 전송계 회로(28)로부터의 출력 데이터를 I/O 패드(30-I/O)에 공급하는 출력하는 출력 버퍼, I/O 패드로부터의 입력 데이터를 데이터 전송계 회로(28)에 공급하는 입력 버퍼를 포함하고 있다. 출력 버퍼는 외부로부터 공급되는 출력용 전원 단자에 공급되는 외부전위(VCCQ)와 외부전위(VSSQ)의 전위차에 의해 동작된다. 또한, 입력 버퍼 및 I/O 제어 회로(34)는 각각 DC전압 제너레이터(18)로부터 공급되는 내부전위(VDD)와 내부전위(VSS)의 전위차에 의해 동작된다.
메모리 제어 회로(26)는 내부 행 어드레스 신호에 따라 메모리셀 어레이의 행을 선택하고, 선택된 행에 속하는 워드선(WL)을 활성화시키는 행 디코더(42)와, 내부 코맨드 신호 및 내부 클럭(CLKINT.)에 따라 비트선 센스 앰프/비트선 이퀄라이저(36)를 제어하는 비트선 제어 회로(44), 내부 열 어드레스 신호에 따라 메모리셀 어레이의 열을 선택하고, 선택된 열에 속하는 열게이트(38)를 활성화시키는 열 디코더(46), 내부 코맨드 신호 및 내부 클럭(CLKINT.)에 따라 데이터선 회로(40)를 제어하는 데이터선 회로 제어 회로(48)를 포함하고 있다.
다음에, 메모리 블럭(20)의 레이아웃에 관하여 설명한다.
도 5는 영역(B1 ∼ B8)의 평면도이다.
영역(B1 ∼ B8) 각각에 배치되는 메모리 블럭(20)은 각각 도 5에 나타낸 레이아웃을 갖고, 각각 공통이다.
도 5에 나타낸 바와 같이, 메모리 블럭(20)의 레이아웃은 LEFT 영역, RIGHT 영역, LEFT 영역과 RIGHT 영역 사이의 CENTER 영역의 크게 3개로 분할되어 있다. LEFT 영역의 회로 배치 패턴과 RIGHT 영역의 회로 배치 패턴은 서로 경상 관계로 되어 있다. 더욱이, LEFT 영역 및 RIGHT 영역은 각각, UPPER 영역 및 LOWER 영역으로 각각 분할되어 있다.
메모리 블럭(20)에는 16M 어레이(A1 ∼ A8)가 설치된다. LEFT 영역에는 16M 어레이(A1, A2, A5, A6)가 일렬로 배치되고, RIGHT 영역에는 16M 어레이(A3, A4, A7, A8)가 일렬로 배치된다.
16M 어레이(A1 ∼ A8) 각각과 CENTER 영역 사이에는, 열 디코더(C/D; 46)가 배치되어 있다. 또한, 행 디코더(R/D; 42)는 UPPER 영역, LOWER 영역 각각에 2개씩, 합계 4개 설치되어 있어, 16M 어레이와 16M 어레이 사이에 배치되어 있다.
도 6은 16M 어레이의 평면도이다.
도 6에 나타낸 바와 같이. 16M 어레이(A1)는 16개의 1M 블럭(50)과, 1M 블럭(50)의 양단 각각에 배치되는 센스 앰프 어레이영역(52)으로 분할되어 있다. 더욱이, 1M 블럭(50)은 16개의 64k 세그먼트(54)로 분할되어 있다. 다른 16M 어레이(A2 ∼ A8)도 동일한 구성이다. 비트선쌍(BL쌍)은 1개의 64k 세그먼트(54)로부터 1개의 센스 앰프 어레이영역(52)으로 분할되어 배치된다. DQ선쌍(DQ쌍)은 16M 어레이의 가장 끝의 센스 앰프 어레이영역(52)으로부터 64k 세그먼트(54) 사이 및 열 디코더(C/D; 46)의 위를 통과하고, 도시하지 않은 CENTER 영역에 걸쳐 배치된다. 열선택선(CSL)은 열 디코더(46)로부터 64k 세그먼트(54) 위를 통과하고, 16M 어레이의 가장 끝의 센스 앰프 어레이영역(52)에 걸쳐 배치된다. 워드선(WL)은 행 디코더(R/D; 42)로부터 64k 세그먼트(54)위를 통과하고, 제1열째의 64k 세그먼트(54)에 걸쳐 배치된다.
도 7은 64k 세그먼트(54)의 블럭도이다.
도 7에 나타낸 바와 같이, 64k 세그먼트(54)에는 메모리셀(MC)이 배치되어 있다. 센스 앰프 어레이영역(52)에는, 센스 앰프/이퀄라이저(36)와, 열게이트(38) 및 DQ 스위치가 배치된다. 비트선쌍은 메모리셀(MC)의 드레인과 열게이트(38)를 센스 앰프/이퀄라이저(36)를 매개로 접속한다. DQ선쌍은 열게이트(38)와 데이터선회로(40)를 DQ 스위치를 매개로 접속한다. 여기서 열게이트(38)로부터 DQ 스위치까지를 로컬 DQ선쌍으로 부르고, DQ 스위치로부터 데이터선 회로(40)까지를 메인 DQ선쌍으로 부른다. 로컬 DQ선쌍은 1M 블럭마다 설치되는 것이다. 또한, 메인 DQ선쌍은 각 로컬 DQ선쌍에 DQ 스위치를 매개로 접속되는 것이다. DQ 스위치는 어떤 로컬 DQ선쌍을 메인 DQ선쌍에 접속하는지, 즉 16개의 1M 블럭중 어떤 블럭을 데이터선 회로에 접속하는지를 결정하는 스위치이다. 열선택선(CSL)은 열 디코더(46)와 열게이트(38)를 접속하고, 열 디코더(46)로부터의 열선택신호를 열게이트(38)에 부여하는 것이다. 이들 열선택선(CSL), 메인 DQ선쌍, BL선쌍은 각각, 16M 어레이 상에 있어서 서로 병행한다. 또한, 워드선은 메모리셀(MC)의 게이트와 행 디코더(42)를 접속한다.
1개의 64k 세그먼트(54)는 512개의 워드선과, 128쌍의 비트선을 갖추고, 65,546워드의 어드레스를 구성한다. 128쌍의 비트선은 32개의 열선택신호를 사용하여 4쌍의 DQ선까지 멀티플렉스된다.
도 8은 메모리 블럭(20)의 CENTER 영역의 블럭도이다.
도 8에 나타낸 바와 같이, CENTER 영역에는 패드군(30), I/O 버퍼(32), I/O 제어 회로(34), 데이터선 회로(40), 비트선 제어 회로(44) 및 데이터선 제어 회로(48)가 각각 배치된다.
또한, 1실시형태에 따른 DRAM에서는, 데이터선 회로(40)가 16M 어레이(A1 ∼ A8)마다 설치되고(40-A1 ∼ 40-A8), I/O 버퍼(32)가 데이터선 회로(40-A1 ∼ 40-A8)마다 설치되어 있다(32-A1 ∼ 32-A8). I/O 버퍼(32-A1 ∼ 32-A8)는 각각 I/O버퍼용 전원을 갖는다. I/O 버퍼용 전원은 외부전위(VCCQ, VSSQ)에 의해 얻어진다. 또한, I/O 버퍼(32-A1 ∼ 32-A8)는 각각 4개의 I/O 패드를 포함하는 I/O 패드(30-I/OA1 ∼ 30-I/OA8)에 접속되어 있다. 이와 같은 1실시형태에 따른 DRAM은, 1개의 패드군(30)에 형성되는 패드는 I/O 패드가 32개, VCCQ 패드가 8개, VSSQ 패드가 8개의 합계 48로 된다. 이와 같은 패드구성일 때에는, 1개의 I/O 버퍼(32-A)에 입력 버퍼/출력 버퍼의 세트가 4개씩, 모두 I/O 버퍼(32-A1 ∼ 32-A8)에서는 입력 버퍼/출력 버퍼의 세트가 합계 32개 형성된다. 그리고, I/O 버퍼용 전원(VCCQ, VSSQ)은 각각 출력 버퍼에 접속되고, 출력 버퍼가 I/O 버퍼용 전원(VCCQ, VSSQ)에 의해 동작된다. I/O 버퍼용 전원(VCCQ, VSSQ)은 출력 버퍼의 전원으로서 직접 출력 버퍼에 입력되지만, I/O 버퍼용 전원(VCCQ)을 한번 내부 전원 발생 회로에 입력하고, 내부 전원 발생 회로에 의해 I/O 버퍼용 전원(VDDQ)으로 변환하고 나서 출력 버퍼에 출력되도록 해도 된다. 이 때에는, I/O 버퍼용 전원(VDDQ)을 발생시키는 내부 전원 발생 회로는 메인 제어 블럭(10)에 배치하지 않고, 각 메모리 블럭(20)마다 배치된다. 또한, 도 2에는 패드군(30-B1 ∼ 30-B8)을 각각, 일렬로 형성한 예가 나타나 있지만, 도 8에 나타낸 바와 같이 패드군(30-B1 ∼ 30-B8)을 각각, 2열로 형성하도록 해도 된다. 마찬가지로, 도 2에 나타낸 패드군(30-B9)에 관해서도 패드군(30-B1 ∼ 30-B8)에 맞춘 2열로 형성해도 된다.
다음에, 1실시형태에 따른 DRAM의 비트 구성에 관하여 설명한다.
도 3에 나타낸 "A0 ∼ A14"는 외부 어드레스입력이다.
1실시형태에 따른 DRAM은 상기한 바와 같이, 128M의 기억 용량을 갖는 메모리 블럭(20)을 8개 갖는 것에 의해, 1G의 기억 용량을 달성한다. 더욱이, 1개의 메모리 블럭(20)은 16M 어레이(A1 ∼ A8)를 8개 갖는 것에 의해, 128M의 기억 용량을 달성한다. 더욱이, 1개의 1M 어레이는 1M의 기억 용량을 갖는 1M 블럭(50)을 16개 갖는 것에 의해, 16M의 기억 용량을 달성한다. 더욱이 1개의 1M 블럭(50)은 64k의 기억 용량을 갖는 64k 세그먼트(54)를 16개 갖는 것에 의해, 1M의 기억 용량을 달성한다.
16M 어레이(A1 ∼ A8)의 각각은, 16,777,216워드의 어드레스를 갖고, 16,777,216워드의 어드레스는 예컨대 8192개(512x16)의 워드선과 2048쌍(128x16)의 비트선에 의해 얻어진다.
8192개의 워드선, 즉 8192개의 행은 13비트의 행 어드레스(A0R∼ A12R)를 사용하여 선택된다. 또한, 2048쌍의 비트선은 5비트의 열 어드레스(A0C∼ A4C)를 열 디코더(46)에서 디코드함으로써 64쌍의 DQ선으로 멀티플렉스된다.
도 8에 나타낸 바와 같이, 64쌍의 DQ선은 데이터선 회로(40-A1 ∼ 40-A8) 각각에서, 4쌍의 피날 데이터선(FDL)까지 멀티플렉스된다. 이는, 4비트의 열 어드레스(A5C∼ A8C)를 사용하고, 합계 9비트(A0C∼ A8C)의 열 어드레스에 의해 행해진다. 각 16M 어레이(A1 ∼ A8)마다 4쌍 얻어진 피날 데이터선(FDL)은, I/O 버퍼(32-A1 ∼ 32-A8) 각각을 매개로 I/O 패드군(30-I/OA1 ∼ 30-I/OA8)에 각각 접속된다.
1실시형태에 따른 DRAM 칩을 13비트의 행 어드레스와, 9비트의 열 어드레스에 의해 억세스하면, 1개의 메모리 블럭당 32개, 합계 256개의 데이터를 동시에 입력 및 출력할 수 있다. 이로 인해, 1실시형태에 따른 DRAM은 "x256비트 구성"으로 된다.
또한, 1실시형태에 따른 DRAM의 비트 구성은, 하기와 같이 변경할 수도 있다.
64쌍의 DQ선을 각 데이터선 회로(40-A1 ∼ 40-A8) 중에서 5비트(A5C∼ A9C)를 사용하고, 합계 10비트의 열 어드레스(A0C∼ A9C)에 의해 2쌍의 피날 데이터선(FDL)까지 멀티플렉스하면, 1실시형태에 따른 DRAM은 "x128비트 구성"으로 된다.
또한, 64쌍의 DQ선을 각 데이터선 회로(40-A1 ∼ 40-A8) 중에서, 6비트의 열 어드레스(A5C∼ A10C)를 사용하고, 1쌍의 피날 데이터선(FDL)까지 멀티플렉스하면, 1실시형태에 따른 DRAM은 "x64비트 구성"으로 된다.
더욱이, "x64비트 구성" 이하로 할 때에는, 다음과 같이 해도 된다.
우선, 데이터선 회로(40-A1, 40-A4), 데이터선 회로(40-A5, 40-A6), 데이터선 회로(40-A7, 40-A8)를 각각 서로 링크시킨다. 이로 인해, 2개의 16M 어레이로부터의 DQ선, 합계 128쌍의 DQ선을 서로 링크된 데이터선 회로(40) 중에서 7비트의 열 어드레스(A5C∼ A11C)를 사용하고, 1쌍의 피날 데이터선(FDL)까지 멀티플렉스된다. 이로 인해, 1개의 메모리 블럭(20)에서는, 4개의 데이터를 취출할 수 있다. 이로 인해, 1실시형태에 따른 DRAM은 "x32비트 구성"으로 된다.
또한, 데이터선 회로(40-A1, 40-A2, 40-A5, 40-A6)를 서로 링크시키고, 데이터선 회로(40-A3, 40-A4, 40-A7, 40-A8)를 서로 링크시킨다. 이로 인해, 4개의 16M 어레이로부터의 DQ선, 합계 256쌍의 DQ선을 서로 링크된 데이터선 회로(40) 중에서 8비트의 열 어드레스(A5C∼ A12C)를 사용하고, 1쌍의 피날 데이터선(FDL)까지 멀티플렉스한다. 이로 인해, 1개의 메모리 블럭(20)에서는 2개의 데이터를 취출할 수 있다. 이로 인해, 1실시형태에 따른 DRAM은 "x16비트 구성"으로 된다.
또한, 데이터선 회로(40-A1 ∼ 40-A8) 전부를 링크시킨다. 이로 인해, 메모리 블럭(20) 중 모든 16M 어레이로부터의 DQ선, 합계 512쌍의 DQ선을 서로 링크된 데이터선 회로(40)에서, 9비트의 열 어드레스(A5C∼ A15C)를 사용하고, 1쌍의 피날 데이터선(FDL)까지 멀티플렉스한다. 이로 인해, 1개의 메모리 블럭(20)에서는 1개의 데이터만이 취출되도록 되어 있고, 1실시형태에 따른 DRAM은 "x8비트 구성"으로 된다.
더욱이, 8개의 메모리 블럭(20) 중 선택된 메모리 블럭(20)만을 활성화시킬 수 있다. 활성화시킨 메모리 블럭(20)을 선택하기 위해서는, 2비트의 행 어드레스(A13R, A14R)와, 1비트의 열 어드레스(A14C)를 선택하면 된다. 또한, 메모리 블럭을 선택하도록 하면, "x4비트 구성"이나 "x1비트 구성"으로 할 수도 있다.
상기의 비트 구성은, 절환 가능하도록 하면, 하나의 제조공정에서 제조되는 제품을, 각 비트 구성 형태마다 모양을 변경할 수 있고, 편리하다.
또한, 비트 구성의 변경은 "x8비트 구성" ∼ "x256비트 구성" 사이에서 행하는 것이 실용적이다. 왜냐하면, "x4비트 구성"이나 "x1비트 구성" 사이에서는, 비활성으로 되는 메모리 블럭(20)이 출현하고, 메모리 블럭(20)을 1개의 칩에 8개 형성한다는 효과가 사라지기 때문이다.
또한, 각 메모리 블럭(20)은 각각, 내부 코맨드 신호에 의해 서로 독립해서 데이터의 기록, 독출이 가능한 복수의 뱅크로 분할되어 있다. 복수의 뱅크는, 예컨대 도 5에 나타낸 16M 어레이를 뱅크#0과 뱅크#1로 분할함으로써 얻어진다. 또한, 16M 어레이의 뱅크분할의 일례는, 뱅크#0을 1M 블럭(50)의 짝수번, 뱅크#1을 1M 블럭(50)의 홀수번으로 분할하는 것이다. 16M 어레이의 분할은, 다른 분할방법으로도 가능하다.
다음에, 메모리 블럭(20) 내에 형성되는 데이터선군의 배치를 설명한다.
도 9는 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 데이터선군의 배치를 개략적으로 나타낸 평면도이다.
도 9에 나타낸 바와 같이, 메모리셀과 I/O 패드군(30-I/O)을 서로 접속하는 데이터선군(70)은, 영역(B1 ∼ B8)의 CENTER 영역으로부터 영역(B1 ∼ B8)의 LEFT 영역 및 RIGHT 영역 각각에 걸쳐 배치되어 있다. 데이터선군(70)은 영역(B1 ∼ B8) 각각에 분산되어 배치되는 배선군이고, 예컨대 다른 영역에는 연장되지 않는다. 각 영역(B1 ∼ B8)마다 설치된 I/O 패드군(30-I/O)에 입력되는 입력 데이터는, 데이터선군(70)을 매개로 동일 영역 내의 메모리셀에 입력된다. 또한, 각 영역(B1 ∼ B8)마다 설치된 메모리셀로부터 출력되는 출력 데이터는, 데이터선군(70)을 매개로 동일 영역 내의 I/O 패드군(30-I/O)으로 출력된다.
또한, I/O 패드군(30-I/O)은 16M 어레이(A1, A2, A5, A6)가 배치되는 LEFT 영역과, 16M 어레이(A3, A4, A7, A8)가 배치되는 RIGHT 영역에 끼워진 CENTER 영역에 배치된다. 이 CENTER 영역은 칩(1)의 짧은 변(SHORT)에 속해 있고, 이 영역은 종래의 DRAM에서는 제어 회로를 형성하기 위한 영역으로 되어 있던 것이다. 그러나, 1실시형태에 따른 DRAM에서는 칩(1)의 짧은 변(SHORT)에 속한 CENTER 영역에 I/O 패드군(30-I/O)을 설치하도록 한 것으로, 메모리셀과 I/O 패드 사이의 거리가 보다 짧게 된다. 따라서, 데이터선군(70)의 배선 길이(L)를 종래의 DRAM에 비해 보다 짧게 할 수 있다. 그러나, 1개의 메모리 블럭을 칩(1)에 3x3으로 배치하기 때문에, 배선 길이(L)는 칩의 긴 변(LONG)에 대해 약 1/6 정도까지 짧게 된다.
이상과 같이, 도 9에 나타낸 데이터선군(70)의 배치는 칩(1) 내에서의 데이터의 전송 거리를 짧게 할 수 있고, 장치의 동작의 고속화, 특히 데이터의 입력동작 및 출력 동작을 보다 고속화할 수 있다.
또한, 도 9에 나타낸 데이터선군(70)은 비트선, 로컬 DQ선 및 메인 DQ선(이들 비트선, 로컬 DQ선 및 메인 DQ선은 도 6, 도 7에 나타내고 있다)을 총칭한 것이다.
다음에, 메인 제어 블럭(10)과 메모리 블럭(20)을 서로 접속하는 블럭간 배선의 배치예를 설명한다.
도 10은 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 내부 코맨드 신호선군 및 내부 클럭선군의 배치를 개략적으로 나타낸 평면도이다.
도 10에 나타낸 바와 같이, 내부 코맨드 신호 및 내부 클럭 신호가 공급되는배선군(60)은 영역(B9)으로부터 영역(B1 ∼ B8) 각각의 CENTER 영역으로 배치된다. 코맨드 제너레이터(14) 및 클럭 제너레이터(16)에서 발생된 내부 코맨드 신호 및 내부 클럭 신호는 각각, 배선군(60)을 매개로 각 영역(B1 ∼ B8)의 CENTER 영역에 배치되어 있는 I/O 제어 회로(34), 비트선 제어 회로(44) 및 데이터선 회로 제어 회로(48) 각각에 공급된다.
배선군(60)의 짧은 변(SHORT)에 속하는 부분은, 서로 인접하는 블럭사이, 즉 RIGHT 영역과 LEFT 영역 사이에 배치된다. 이 배치에 의해, 배선군(60)은 중앙의 블럭(B9)으로부터 주변의 블럭(B1 ∼ B8)으로 연장된다. 또한, 배선군(60)의 긴 변(LONG)에 속하는 부분은 UPPER 영역과 LOWER 영역 사이에 배치된다. 이 배치에 의해, 배선군(60)은 주변의 블럭(B1 ∼ B8) 내부로 연장된다.
도 11은 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 내부 어드레스 신호선군의 배치를 개략적으로 나타낸 평면도이다.
도 11에 나타낸 바와 같이, 내부 어드레스 신호가 공급되는 배선군(62)은 영역(B9)으로부터 영역(B1 ∼ B8) 각각의 행 디코더(42) 및 열 디코더(46)로 배치된다. 어드레스 제너레이터(12)에서 발생된 내부 어드레스 신호는, 배선군(62)을 매개로 각 영역(B1 ∼ B8)에 배치되어 있는 행 디코더(42) 및 열 디코더(46) 각각에 공급된다.
배선군(62)의 짧은 변(SHORT)에 속하는 부분은 서로 인접하는 블럭사이, 즉 RIGHT 영역과 LEFT 영역 사이에 배치된다. 이 배치에 의해, 배선군(62)은 중앙의 블럭(B9)으로부터 주변의 블럭(B1 ∼ B8)으로 연장된다. 또한, 배선군(62)의 긴변(LONG)에 속하는 부분은 UPPER 영역의 16M 어레이 사이 및 LOWER 영역의 16M 어레이 사이 각각, 행 디코더(42)가 배치되어 있는 영역 상에 배치된다. 이 배치에 의해, 배선군(62)은 주변의 블럭(B1 ∼ B8) 내부로 연장된다.
다음에, 메모리 블럭(20) 내에 형성되는 블럭내 배선의 배치예를 설명한다.
도 12는 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 비트선 제어 신호선군의 배치를 개략적으로 나타낸 평면도이다.
도 12에 나타낸 바와 같이, 비트선 제어 신호가 공급되는 배선군(72)은, 영역(B1 ∼ B8)의 CENTER 영역으로부터 영역(B1 ∼ B8)의 LEFT 및 RIGHT 영역 각각에 걸쳐 배치되어 있다. 배선군(72)은 영역(B1 ∼ B8) 각각에 분산되어 배치되는 배선군이고, 예컨대 다른 영역에는 연장되지 않는다. 각 영역(B1 ∼ B8)마다 설치된 비트선 제어 회로(44)에서 발생된 비트선 제어 신호는, 배선군(72)을 매개로 동일 영역 내의 비트선 센스 앰프/비트선 이퀄라이저(36)에 공급된다.
배선군(72)의 짧은 변(SHORT)에 속하는 부분은 CENTER 영역에 배치된다. 이 배치에 의해, 배선군(72)은 CENTER 영역 중 양측의 16M 어레이(A1 ∼ A8)로 연장된다. 또한, 배선군(72)의 긴 변(LONG)에 속하는 부분은 열 디코더(C/D; 46)가 형성되어 있는 영역 상을 매개로 16M 어레이 상에 배치되어 있다. 16M 어레이 중에서는, 배선군(72)은 도 6에 나타낸 바와 같은 64k 세그먼트 사이에 배치된다. 이 배치에 의해, 배선군(72)은 16M 어레이(A1 ∼ A8)의 내부로 연장된다.
도 13은 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 I/O 제어 신호선군의 배치를 개략적으로 나타낸 평면도이다.
도 13에 나타낸 바와 같이, I/O 버퍼를 제어하기 위한 I/O 제어 신호가 공급되는 배선군(74)은 영역(B1 ∼ B8)의 CENTER 영역에 배치되어 있다. 배선군(74)은 영역(B1 ∼ B8)에 각각 분산되어 배치되는 배선이고, 예컨대 다른 영역에는 연장되지 않는다. 각 영역(B1 ∼ B8)마다 설치된 I/O 제어 회로(34)에서 발생된 I/O 제어 신호는 배선군(74)을 매개로 동일 영역 내의 I/O 버퍼(32)에 공급된다.
배선군(74)의 짧은 변(SHORT)에 속하는 부분은 CENTER 영역에 배치된다. 이 배치에 의해, 배선군(74)은 CENTER 영역 내의 I/O 버퍼(32)로 연장된다.
1실시형태에 따른 DRAM에서는, 데이터의 전송에 사용되는 데이터선(도 9 참조)이 각 메모리 블럭(20)마다 끝나는 구성으로 된다. 이 때문에, 입력 데이터(기록데이터), 출력 데이터(독출데이터)는 동시에, 동일한 메모리 블럭에만 전송되게 된다. 또한, 데이터의 전송을 제어하기 위한 BL 제어 신호선(도 12 참조) 및, 데이터의 입출력을 제어하기 위한 I/O 제어 신호선(도 13 참조)도 각각, 각 메모리 블럭(20)마다 끝난 구성으로 된다. 이 때문에, 데이터의 입력 및 데이터의 출력 제어에 관해서도, 동일한 메모리 블럭내에서만 행해지게 된다. 따라서, 기억 용량의 증가에 따라 칩(1)의 크기가 크게 된 것으로도, 데이터 입출력의 속도 저하를 억제 또는 더욱 향상시킬 수 있게 된다.
다음에, 블럭간 배선 및 블럭내 배선의 층구조를 설명한다.
도 9 ∼ 도 13 각각에 나타낸 바와 같이, 1실시형태에 따른 DRAM에서는 영역(B9)으로부터 영역(B1 ∼ B8) 각각에 걸쳐 배치되는 블럭간 배선(내부 코맨드 신호선, 내부 클럭선, 내부 어드레스 신호선 등)과, 각 영역 내에만 배치되는 클럭내 배선(비트선, 메인/로컬 DQ선, CSL선, WL선, BL 제어 신호선, I/O 제어 신호선 등)의 2종류의 배선이 존재하고 있다. 이들 블럭간 배선과 블럭내 배선은 각각 형성하는 배선층을 분할하는 것이 바람직하다.
도 14는 본 발명의 1실시형태에 따른 싱크로너스 DRAM에 포함되어 있는 블럭간 배선 및 블럭내 배선의 층구조를 개략적으로 나타낸 단면도이다.
도 14에 나타낸 바와 같이, 예컨대 4층의 금속층을 이용하는 경우에는, 최상층의 제4층째의 금속층을 사용하여, 영역(B9)으로부터 영역(B1 ∼ B8) 각각에 걸쳐 배치되는 블럭간 배선을 형성한다. 그리고, 제2층째로부터 제3층째의 금속층을 사용하여 블럭내 배선을 형성한다. 또한, 패드는 제4층째의 금속층을 사용하여 형성한다.
다음에, 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 패드와, 외부 단자의 본딩 형태를 설명한다.
1실시형태에 따른 DRAM에서는, 패드군(30)이 칩(1) 전체에 배치되기 때문에, 와이어본딩은 곤란하게 된다. 여기서, 외부 단자와 칩의 패드와의 본딩에는 와이어본딩에 대신하여 플립칩 접속으로 하는 것이 바람직하다.
도 15는 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 접속 전극을 나타낸 사시도이다.
도 15에 나타낸 바와 같이, 각 패드 상에는 각각, 핸더볼(80)이 형성되어 있다. 핸더볼(80)은 각각, 패키지의 외부 단자와 칩의 패드를 서로 접속하기 위한 접속 전극이다. 이로 인해, 1실시형태에 따른 DRAM의 칩(1)은 플립칩 접속형으로된다.
도 16은 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 칩을 접속하기 위한 접속 기판의 제1 예를 나타낸 사시도이다.
도 16에 나타낸 바와 같이, 제1 예에 따른 접속 기판(82)은 표면에 외부 단자로서의 핸더볼이 2차원적으로 배치되어 있는 볼그리드 어레이형이다. 칩(1)의 핸더볼(80)은 각각, 접속 기판(82)의 표면에 형성되어 있는 내부 접속용 전극(도시하지 않음)에 접속된다.
도 17은 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 칩을 접속하기 위한 접속 기판의 제2 예를 나타낸 사시도이다.
도 17에 나타낸 바와 같이, 제2 예에 따른 접속 기판(84)은 표면에 외부 단자로서의 핀이 2차원적으로 배치되어 있는 핀그리드, 어레이형이다.
칩(1)의 핸더볼(80)은 각각 볼그리드 어레이형 접속 기판(82)과 마찬가지로, 접속 기판(84)의 이면에 형성되어 있는 내부 접속용 전극(도시하지 않음)에 접속된다.
핸더볼(80)이 접속 기판(82, 84)에 접속된 후, 칩(1)을 예컨대 수지로 밀봉한다. 이로 인해, 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 패키징이 종료되고, 완성된다.
상기한 싱크로너스 DRAM에서는, 이하에 설명하는 바와 같은 유용한 구성을 포함하고 있다.
우선, 종래 하나이었던 제어 회로를, 메인 제어 회로와 메인 제어 회로에 의해 제어되는 로컬 제어 회로로 분할되고, 더욱이 DRAM을 구성하는 블럭을 메인 제어 회로를 포함하는 메인 제어 블럭과, 로컬 제어 블럭과 메모리셀 어레이를 포함하는 복수의 메모리 블럭으로 분할한 것이다.
이와 같은 분할 방식에 있어서, 제1로 패드를 상기 분할된 블럭마다 배치한다. 이로 인해, 패드를 배치하는 영역을 칩의 전체에 확대할 수 있다. 따라서, 종래의 칩 테두리에 따라서 패드를 배치하는 방식, 또는 칩 중앙에 따라 패드를 배치하는 방식에 비해, 보다 많은 패드를 칩에 배치할 수 있게 된다.
도 18은 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 패드의 배치 영역을 나타낸 평면도이고, 도 19는 비교예에 따른 DRAM의 패드의 배치 영역을 나타낸 평면도이다.
도 19에 나타낸 바와 같이, 비교예에 따른 DRAM 은 4개의 영역(C1 ∼ C4)과, 4개의 영역을 서로 분리하는 것에 의해 얻은 십자형의 영역(C5)으로 분할되어 있다. 영역(C1 ∼ C4)에는 메모리코어가 배치되고, 영역(C5)에는 제어 회로, 어드레스 버퍼, I/O 버퍼가 배치된다. 또한, 이 비교예에 있어서는 짧은 변과 긴 변의 비율이 4:5로 가정한다.
도 18에 나타낸 바와 같이, 1실시형태에 따른 DRAM에서는, 칩(1)의 짧은 변 방향에 따라 1열의 패드군(30-C5)을 갖추고 있다. 이로 인해, 패드를 배치할 수 있는 영역의 길이는 긴 변과 거의 같게 된다. 따라서, 도 18에 나타낸 DRAM 쪽이 도 19에 나타낸 DRAM보다도 패드를 배치할 수 있는 영역을 크게 할 수 있다.
또한, 외부 어드레스 신호, 외부 코맨드 신호, 외부 클럭 신호 및 외부 전원전위를 수신하는 외부 패드군(30-B9)을, 중심의 영역(B9)의 메인 제어 블럭에 배치하고, 입력 데이터 및 출력 데이터를 수신하는 외부 패드, 즉 I/O패드군(30-B1 ∼ 30-B8)을 칩(1)의 주변 영역(B1 ∼ B8)의 메모리 블럭 각각에 배치한다. 이 구성에 의하면, I/O 패드군을 칩(1) 전체에 특히 분산시킬 수 있고, 기능의 고도화에 따른 I/O 패드의 증가에 대응하기 쉽게 된다.
제2로, 상기 분할된 복수의 메모리 블럭마다 I/O 패드와 메모리셀을 서로 전기적으로 결합하는 데이터 전송계 회로를 분산시켜 배치한다. 이로 인해, 데이터 전송계 회로가 각 메모리 블럭마다 끝나고, 데이터의 전송 거리를 칩 크기에 비교하여 상대적으로 짧게 할 수 있다. 따라서, 데이터 전송계 회로를 메모리셀로부터 칩의 테두리의 I/O 패드까지 연장하는 방식, 또는 데이터 전송계 회로를 메모리셀로부터 칩의 중앙의 I/O 패드까지 연장하는 방식에 비해, 데이터의 전송 거리를 보다 짧게 할 수 있게 된다. 데이터의 전송 거리가 보다 짧게 되는 것으로, 데이터의 이동량을 종래의 DRAM에서의 데이터 이동량보다도 작게 할 수 있다. 이는 버스트 독출/기록과 같이, 데이터선계 회로를 고속으로 동작시킬 필요가 있는 경우에 특히 유효하다.
우선, 데이터의 기록을 설명한다.
도 20은 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 데이터 기록의 형태를 나타낸 도면으로, 도 20a ∼ 20c는 각각 신호의 흐름을 차례로 나타낸 도면이고, 도 21은 비교예에 따른 DRAM의 데이터 기록의 형태를 나타낸 도면으로, 도 21a ∼ 21c는 각각 신호의 흐름을 차례로 나타낸 도면이다.
도 20a에 나타낸 바와 같이, 1실시형태에 따른 DRAM에서는 I/O 패드에 입력 데이터(DIN)가, 어드레스 패드에 외부 어드레스(ADD)가 각각 공급된다. 도 20b에 나타낸 바와 같이, 메모리셀 어레이에 내부 어드레스가 입력된다. 최후로, 도 20c에 나타낸 바와 같이, 내부 어드레스에 따라 선택된 메모리셀에 입력 데이터(DIN)가 입력된다.
도 21a ∼ 21c에 나타낸 바와 같이, 비교예에 따른 DRAM에 있어서도, 기록순서는 동일하다. 그러나, 도 21a ∼ 21c에 나타낸 바와 같이, 비교예에 따른 DRAM에서는, 입력 데이터(DIN)가 도면중 영역(C5)으로부터 영역(C1)으로 이동한다. 이에 반해 도 20a ∼ 20c에 나타낸 바와 같이, 1실시형태에 따른 DRAM에서는, 입력 데이터(DIN)가 동일한 영역(도면중 영역(B1))만을 이동한다. 따라서, 1실시형태에 따른 DRAM 쪽이 비교예에 따른 DRAM보다도 입력 데이터(DIN)의 이동량이 작게 된다.
다음에, 데이터의 독출을 설명한다.
도 22는 본 발명의 1실시형태에 따른 싱크로너스 DRAM의 데이터 독출의 형태를 나타낸 도면으로, 도 22a ∼ 22d는 각각 신호의 흐름을 차례로 나타낸 도면이고, 도 23은 비교예에 따른 DRAM의 데이터 독출의 형태를 나타낸 도면으로 도 23a ∼ 23c는 각각 신호의 흐름을 차례로 나타낸 도면이다.
도 22a에 나타낸 바와 같이, 1실시형태에 따른 DRAM에서는, 어드레스 버퍼에 외부 어드레스(ADD)가 공급된다. 계속해서 도 22b에 나타낸 바와 같이, 메모리셀 어레이에 내부 어드레스가 공급된다. 계속해서 도 22c에 나타낸 바와 같이, 내부어드레스에 따라 선택된 메모리셀로부터 출력 데이터(DOUT)가 출력된다. 마지막으로 도 22d에 나타낸 바와 같이, I/O 패드로부터 출력 데이터(DOUT)가 출력된다.
도 23a ∼ 23d에 나타낸 바와 같이, 비교예에 따른 DRAM에 있어서도 판독순서는 동일하다. 그러나, 도 23a ∼ 23d에 나타낸 바와 같이, 비교예에 따른 DRAM에서는, 출력 데이터(DOUT)가 도면중 영역(C1)으로부터 영역(C5)으로 이동한다. 이에 반해, 도 22a ∼ 22d에 나타낸 바와 같이, 1실시형태에 따른 DRAM에서는, 출력 데이터(DOUT)가 동일한 영역(도면중 영역(B1))만을 이동한다. 따라서, 1실시형태에 따른 DRAM의 쪽이 비교예에 따른 DRAM보다도 출력 데이터(DOUT)의 이동량이 작게 된다.
제3으로, 메인 제어 블럭(10)과 복수의 메모리 블럭(20)을 서로 접속하는 블럭간 배선을, 각 블럭내에만 배치되는 블럭내 배선과 서로 다른 배선층으로 형성한다. 이로 인해, 메인 제어 블럭(10)과 메모리 블럭(20)을 서로 독립해서 설계할 수 있게 된다. 양자를 설계한 후, 메인 제어 블럭(10) 및 메모리 블럭(20)도 기능의 고도화에 따라 보다 복잡하게 될 것으로 예상된다. 종래와 같이, 제어 회로와 메모리 블럭을, 그 접속을 포함한 상태에서 한번에 설계하는 것은 개발기간이 장기화된다. 이와 같은 설계에 비해, 양자를 서로 독립해서 설계하고, 설계완성 후 양자를 접속하는 설계이면 개발기간을 보다 단기화할 수 있다.
또한, 상기 블럭간 배선을 상기 블럭내 배선보다 상층에 있는 배선층으로 형성하면, 메인 제어 블럭(10)과 복수의 메모리 블럭(20)을, 메모리 블럭(20)의 예컨대 메모리셀 어레이상을 매개로 서로 접속하는 것도 가능하다. 이에 의하면, 블럭간 배선의 배치의 자유도가 증가한다는 효과가 얻어진다.
제4로, 칩(1)을 3x3의 9개의 동일한 형태 및 동일한 면적의 영역(B1 ∼ B9)으로 분할한다. 그리고, 중앙의 1개의 영역(B9)에 메인 제어 블럭(10)을 배치하고, 주변의 8개의 영역(B1 ∼ B8) 각각에 메모리 블럭(20)을 배치한다. 이로 인해, 1개의 메인 제어 블럭(10)으로부터 8개의 메모리 블럭(20)까지의 거리를 가장 작게 할 수 있고, 게다가 1개의 메인 제어 블럭(10)으로부터 8개의 메모리 블럭(20)까지의 거리도 각각 거의 같게 된다. 이 때문에, 거리의 오차가 최소한으로 되고, 내부 코맨드 신호가 메인 제어 블럭(10)으로부터 각 메모리 블럭(20)에 도달하는 시간의 차를 최소한으로 할 수 있다. 따라서, 메인 제어 블럭(10)을 중앙의 1개의 영역(B1)에 배치하고, 메모리 블럭(20)을 주변의 8개의 영역(B1 ∼ B8) 각각에 배치하는 구성은, 메인 제어 블럭(10)이 각 메모리 블럭(20)을 가장 고속으로 제어할 수 있는 구성으로 된다.
이상의 4가지가 주요한 구성이다. 상기 1실시형태에 따른 DRAM에서는, 이들 주요한 구성을 각각 구비하고 있지만, 이들 4가지의 주요한 구성이 하나만으로, 또는 상기 4가지의 주요한 구성이 다양하게 조합되어도 되는 것을 물론이다.
더욱이, 상기 1실시형태에 따른 DRAM이 갖는 3x3의 9개의 동일한 형태 및 동일한 면적의 영역(B1 ∼ B9)이라는 구성에서는, 다음과 같은 레이아웃 방법이 가능하게 된다.
우선, 메모리 블럭(20)의 회로 패턴과, 메인 제어 블럭(10)의 회로 패턴을 각각 하나씩 완성시킨다. 그리고, 완성된 어느 쪽이든지 큰 쪽의 회로 패턴과 같은 크기를 갖는 영역을 3x3으로 9개 나열한다. 3x3으로 9개 나열된 영역 중, 주변의 8개의 영역 각각에 상기 메모리 블럭(20)의 회로 패턴을 하나하나 배치하고, 중앙의 1개의 영역에 상기 메인 제어 블럭(10)의 회로 패턴을 배치한다.
이와 같은 레이아웃 방법이면, 메모리 블럭(20)의 회로 패턴을 하나 설계하는 것만으로 된다. 또한, 어느 쪽이든지 큰 쪽의 회로 패턴과 같은 크기를 갖는 영역을 3x3으로 9개 나열하기 때문에, 레이아웃의 자유도가 높게 된다.
예컨대, 메모리 블럭(20)의 회로 패턴의 쪽이 크게 되면, 메인 제어 블럭(10)의 회로 패턴에 여유가 생긴다. 이 여유를 이용하여, 예컨대 승압용 캐패시터의 치수를 확대하고, 보다 높은 승압전위를 생성할 수 있게 할 수 있다. 또한, 상기 여유를 이용하여, 내부 코맨드 신호를 출력하는 트랜지스터, 즉 메인 제어 블럭(10)과 메모리 블럭(20)을 접속하는, 보다 길은 블럭간 배선을 드라이브하는 트랜지스터의 치수를 크게 하고, 보다 높은 드라이브 능력을 얻게 할 수도 있다.
또한, 메인 제어 블럭(10)에 생기는 여유를 이용하여, 테스트 모드용 회로, 예컨대 빌트인 셀프 테스트용 회로 등을 배치할 수도 있다. 더욱이, 메인 제어 블럭(10)에 미리 스페이스를 남겨 두면, 이 스페이스에 장래 다른 회로를 추가하여 배치할 수도 있다. 예컨대, 새로운 기능이 장치에 추가될 때, 이 새로운 기능을 달성하기 위한 회로가 필요하지만, 이 회로를 상기 스페이스에 배치하면 된다.
이와 같은 레이아웃 방법이면, 새로운 기능이 장치에 추가될 때에, 메모리 블럭(20)의 배치 위치의 변경, 즉 장치 전체에 미치는 설계 변경을 하지 않아도 되고, 유효하다.
반대로, 메인 제어 블럭(10)의 회로 패턴 쪽이 크게 되면, 메모리 블럭(20)의 회로 패턴에 여유가 생기게 된다. 이 여유를 이용하여, 예컨대 메모리 블럭(20)의 회로 패턴을 그대로 확대하고, 예컨대 메모리셀의 치수를 확대할 수도 있다. 이로 인해, 데이터 유지용 캐패시터의 용량이 크게 되고, 데이터 유지특성의 향상 및 수율의 향상을 기대할 수 있다.
더욱이, 상기 1실시형태에 따른 DRAM에서는 다음의 구성을 갖는다.
우선, 메인 제어 블럭(10)과 복수의 메모리 블럭(20)을 서로 접속하는 블럭간 배선을 제4층째의 금속배선의 1층만으로 형성한다. 이는, 메인 제어 블럭(10)과 복수의 메모리 블럭(20)을 서로 접속하는 배선의 패턴의 단순화를 촉진한다. 또한, 현재 메모리 IC는 금속층을 3층 적층하는 것으로, 내부 배선을 구성한다. 이에 반해, 로직 IC는 금속층을 4층 적층하는 것으로 내부 배선을 구성한다, 메모리 블럭(20)은 기본적으로 메모리 IC이고, 메인 제어 블럭(10)은 기본적으로 로직 IC이다. 즉, 메모리 블럭(20)의 내부 배선은 메인 제어 블럭(10)의 내부 배선보다도 적은 수의 금속층으로 구성할 수 있다. 따라서, 메인 제어 블럭(10)의 내부 배선에 사용되는 금속층, 또한 메모리 블럭(20)의 내부 배선에 사용되지 않는 금속층, 상기 1실시형태에 따른 DRAM에서는 제4층째의 금속층이 블럭간 배선에 사용될 수 있다. 또한, 제4층째의 금속층은 가장 위에 있는 금속층(톱 레이어)이기 때문에, 이 제4층째의 금속층을 사용하여 패드를 형성하면, 금속층의 적층수를 가장 적게 할 수 있다.
상기 1실시형태에 따른 DRAM으로부터 데이터를 독출할 때에는, 복수의 메모리 블럭(20) 전체로부터 적어도 1개의 데이터를 독출하고, 외부로 출력하는 것이 바람직하다. 이는, 모든 메모리 블럭(20)을 동시에 활성화 상태로 하고, 메인 제어 블럭(10) 및, 메인 제어 블럭(10)에 의해 제어되는 복수의 메모리 블럭(20)을 갖는 DRAM의 동작 방법에 있어서, 그 능력을 최대한으로 할 수 있는 동작 방법으로 된다.
한편, DRAM에 데이터를 기록할 때에도, 복수의 메모리 블럭(20) 전체에 적어도 1개의 데이터를 기록하도록 하는 것으로, 메인 제어 블럭(10) 및, 메인 제어 블럭(10)에 의해 제어되는 복수의 메모리 블럭(20)을 갖는 DRAM에 있어서, 그 능력을 최대한으로 할 수 있는 동작 방법으로 된다.
또한, 복수의 메모리 블럭(20)은 각각, 내부 코맨드 신호에 의해 서로 독립해서 데이터의 기록, 독출이 가능한 복수의 뱅크로 분할되어 있다. 서로 독립해서 데이터의 기록, 독출이 가능한 복수의 뱅크로 분할되어 있는 것으로, 데이터의 프리챠지 기간을 외관상 없게 할 수 있다. 이는 단위 시간당 데이터 출력수를 증가시키는 효과가 있다.
또한, 메모리 블럭(20) 내의 레이아웃에 관해서는 LEFT 영역, RIGHT 영역, LEFT 영역과 RIGHT 영역 사이의 CENTER 영역의 3개의 영역으로 분할한다. 그리고, LEFT 영역의 회로 배치 패턴과 RIGHT 영역의 회로 배치 패턴을 서로 경상 관계의 패턴으로 한다. 이렇게 하면, CENTER 영역을 LEFT 영역, RIGHT 영역에서 서로 공유할 수 있는 회로 배치 패턴으로 하기 쉽다.
LEFT 영역 및 RIGHT 영역 각각에는, 메모리셀 어레이, 열 디코더, 행 디코더 등이 배치된다. 이들의 배치 패턴을 서로 경상 관계의 패턴으로 한다. CENTER 영역에는, I/O 버퍼, I/O 버퍼를 제어하는 I/O 제어 회로, 데이터선 회로, 데이터선 회로를 제어하는 데이터선 회로 제어 회로, 비트선 제어 회로 등이 배치된다. 그리고, 이들 회로는 LEFT 영역 및 RIGHT 영역 각각에서 공유된다.
이와 같은 구성이면, 메모리 블럭(20)회로의 특히, 배선 패턴을 CENTER 영역으로부터 서로 경상 관계인 LEFT 영역과 RIGHT 영역으로 향하여 방사상으로 연장할 수 있고, 또한 방사상으로 연장된 배선 패턴을 각각 메모리 블럭내에서 종단시킬 수 있다.
다음에, 상기 레이아웃을 갖는 메모리 블럭의 형성 방법을 설명한다.
도 24는 메모리 블럭(20)의 형성 방법을 나타낸 도면으로, 도 24a ∼24g는 각각 메모리 블럭(20)의 형성을 차례로 나타낸 도면이다.
우선, 도 24a에 나타낸 바와 같이 회로 패턴(90)을 형성한다. 이 회로 패턴에는, 16M 어레이(A1)와, 16M 어레이(A1)의 행을 선택하는 행 디코더(R/D), 16M 어레이(A1)의 열을 지정하는 열 디코더(C/D)가 포함되어 있다.
다음에, 도 24b에 나타낸 바와 같이 회로 패턴(90)을 행 디코더(R/D)에 따라 접고, 회로 패턴(91)을 형성한다. 이 때, 회로 패턴(90)과 회로 패턴(91)은 서로 경상 관계로 된다. 이로 인해, 도 24c에 나타낸 바와 같이 16M 어레이(A2)와, 16M 어레이(A2)의 행을 선택하는 행 디코더(R/D), 16M 어레이(A2)의 열을 지정하는 열 디코더(C/D)가 형성된다.
다음에, 도 24d에 나타낸 바와 같이, 회로 패턴(90) 및 회로 패턴(91)으로 이루어진 회로 패턴(92)을 장래 CENTER 영역으로 되는 부분에 따라 접고, 회로 패턴(93)을 형성한다. 이 때, 회로 패턴(92)과 회로 패턴(93)은 서로 경상 관계로 된다. 이로 인해, 도 24e에 나타낸 바와 같이, 16M 어레이(A3)와, 16M 어레이(A3)의 행을 선택하는 행 디코더(R/D), 16M 어레이(A3)의 열을 지정하는 열 디코더(C/D)가 형성된다. 동시에, 16M 어레이(A4)와, 16M 어레이(A4)의 행을 선택하는 행 디코더(R/D), 16M 어레이(A4)의 열을 지정하는 열 디코더(C/D)가 형성된다.
다음에, 도 24F에 나타낸 바와 같이, 회로 패턴(92) 및 회로 패턴(93)으로 이루어진 회로 패턴(94)을 장래 UPPER 영역과 LOWER 영역의 경계로 되는 부분에 따라 접고, 회로 패턴(95)을 형성한다. 이 때, 회로 패턴(94)과 회로 패턴(95)은 서로 경상 관계로 된다. 이로 인해, 도 24g에 나타낸 바와 같이, 16M 어레이(A5 ∼ A8)와, 16M 어레이(A5 ∼ A8)의 행을 선택하는 행 디코더(R/D), 16M 어레이(A5 ∼ A8)의 열을 지정하는 열 디코더(C/D)가 형성된다. 이와 같이 하여, 1실시형태에 따른 DRAM의 메모리 블럭(20)의 하나를 형성할 수 있다.
다음에, 칩(1)으로의 메모리 블럭(20)의 제 배치 방법을 설명한다.
도 25는 메모리 블럭(20)의 제1 배치 방법을 나타낸 도면이다.
우선, 도 25에 나타낸 바와 같이, 도 24g에 나타낸 메모리 블럭(20)을 칩(1)의 영역(B1)에 배치한다.
이어서, 영역(B1)에 배치된 메모리 블럭(20)을 영역(B1)과 영역(b2)의 경계부분에 따라 접는다. 이로 인해, 메모리 블럭(20)이 영역(B2)에 배치된다. 이 때, 영역(B1)에 배치된 메모리 블럭(20)과 영역(B2)에 배치된 메모리 블럭(20)은 서로 경상 관계로 된다.
이어서, 영역(B2)에 배치된 메모리 블럭(20)을 영역(B2)과 영역(B3)의 경계 부분에 따라 접는다. 이로 인해, 메모리 블럭(20)이 영역(B3)에 배치된다. 이 때, 영역(B2)에 배치된 메모리 블럭(20)과 영역(B3)에 배치된 메모리 블럭(20)은 서로 경상 관계로 된다.
이하, 동일한 배치를 영역(B8)까지 순차 행함으로써, 메모리 블럭(20)을 칩(1)의 영역(1) ∼ 영역(8) 전부에 배치한다.
다음에, 칩(1)으로의 메모리 블럭(20)의 제2 배치 방법을 설명한다.
도 26은 메모리 블럭(20)의 제2 배치 방법을 나타낸 도면이다.
우선, 도 26에 나타낸 바와 같이, 도 24g에 나타낸 메모리 블럭(20)을 칩(1)의 영역(B1)에 배치한다.
이어서, 영역(B1)에 배치된 메모리 블럭(20)을 영역(B2)에 복사한다. 이로 인해, 메모리 블럭(20)이 영역(B2)에 배치된다. 이 때, 영역(B1)에 배치된 메모리 블럭(20)과 영역(B2)에 배치된 메모리 블럭(20)은 모두 동일한 패턴으로 된다.
이어서, 영역(B2)에 배치된 메모리 블럭(20)을 영역(B3)에 복사한다. 이 때, 영역(B2)에 배치된 메모리 블럭(20)과 영역(B3)에 배치된 메모리 블럭(20)은 모두 동일한 패턴으로 된다.
이하, 동일한 배치를 영역(B8)까지 순차 행함으로써, 메모리 블럭(20)을칩(1)의 영역(1) ∼ 영역(8) 전부에 배치한다.
상기 제1, 제2 배치 방법에 따라, 메모리 블럭(20)을 영역(B1 ∼ B8) 각각에 배치해 가면, 영역(B1 ∼ B8)이 3x3과 같이 기수x기수로 칩(1)에 설정되어 있어도, 각 메모리 블럭(20) 사이에 불필요한 영역이 생기지 않는다는 효과가 있다.
도 27은 메모리 블럭을 제1 배치 방법에 따라 배치한 때의 데이터 독출 동작/기록 동작을 나타낸 도면이다. 또한, 도 28은 메모리 블럭을 제1 배치 방법에 따라 배치한 때의 데이터 독출 동작/기록 동작을 나타낸 도면이다. 또한, 도 27 및 도28에는 DRAM을 "x8비트"로 한 때의 것이다.
도 27 및 도 28에 나타낸 바와 같이, 어드레스 신호는 8개의 16M 어레이(A1 ∼ A8) 중, 16M 어레이(A1)를 지정하고 있다. 지정된 16M 어레이(A1)에 포함되고, 어드레스 신호에 의해 지정된 어드레스에 있는 메모리셀은, 영역(B1 ∼ B8) 전부에 있어서 I/O 패드에 접속된다.
제1 배치 방법에 따라 메모리 블럭(20)을 배치한 때에는, 동시에 활성 상태로 되는 데이터선의 분포가 균일하게 되지 않는다(도 27). 이에 반해, 제2 배치 방법에 따라 메모리 블럭(20)을 배치한 때에는, 동시에 활성 상태로 되는 데이터선의 분포가 균일하게 된다(도 28). 제1 배치 방법, 제2 배치 방법중 어느 쪽에 있어서도 DRAM은 동작 가능하다. 그러나, 동시에 활성 상태로 되는 데이터선의 분포가 균일하게 되는 제2 배치 방법 쪽이 바람직하다. 동시에 활성 상태로 되는 데이터선의 분포가 균일하지 않으면, 미세화된 때 예측할 수 없는 악영향이 칩(1)에 생기는 것이 고려되기 때문이다. 반대로, 동시에 활성 상태로 되는 데이터선의 분포가 균일하면, 그와 같은 악영향이 생기는 확률은 낮게 된다고 고려된다.
상기한 바와 같이 본 발명에 의하면, 예컨대 패드수가 현저하게 증가하여도 충분히 패드를 배치할 수 있고, 또한 제어 신호선이나 데이터선의 장대화를 억제할 수 있으며, 억세스 시간 또는 단위 시간당 데이터 출력수 등, 현재의 반도체 기억 장치가 갖고 있는 실력을 유지할 수 있고, 더욱이 비약시킬 수도 있게 되는 기능의 고도화 및 기억 용량의 대규모화에 적합한 반도체 기억 장치, 그 레이아웃 방법, 그 동작 방법 및 그 회로 배치 패턴을 각각 제공할 수 있다.

Claims (14)

  1. 외부 패드로서, 어드레스 신호 패드, 클럭 신호 패드, 코맨드 신호 패드 및 전원 패드를 구비하고, 상기 어드레스 신호 패드에 공급되는 외부 어드레스 신호를 수신하고 내부 어드레스 신호를 생성하는 어드레스 신호 생성부와, 상기 코맨드 신호 패드에 공급되는 외부 코맨드 신호를 수신하고 내부 코맨드 신호를 생성하는 코맨드 신호 생성부와, 상기 클럭 신호 패드에 공급되는 외부 클럭 신호를 수신하고 내부 클럭 신호를 생성하는 클럭 신호 생성부와, 및 상기 전원 패드에 공급되는 외부 전원 전위를 수신하고 내부 전원 전위를 생성하는 내부 전원 생성부를 포함하는 메인 제어 블럭과,
    외부 패드로서, 데이터 입출력 패드 및 데이터 입출력용 전원 패드를 구비하고, 데이터를 격납하기 위한 복수의 메모리셀과, 상기 내부 코맨드 신호에 따라 상기 내부 클럭 신호와 동기하여 데이터를 상기 데이터 입출력 패드에 입출력하고, 상기 데이터 입출력용 전원 패드에 공급되는 데이터 입출력용 전원에 의해 동작되는 데이터 입출력부와, 및 상기 내부 코맨드 신호 및 상기 내부 어드레스 신호에 따라 상기 내부 클럭 신호와 동기하여 상기 복수의 메모리셀 중에서 특정의 메모리셀로 데이터를 기록 및 특정의 메모리셀로부터 데이터를 판독하고, 상기 내부 전원 전위에 의해 동작되는 메모리 제어부를 포함하는 복수의 메모리 블록
    을 구비하고,
    상기 내부 클럭 신호, 상기 내부 어드레스 신호, 상기 내부 코맨드 신호, 상기 내부 전원 전위는, 상기 복수의 메모리 블럭에서 사용되는 배선보다도 상층의 배선을 사용하여, 상기 메인 제어 블럭으로부터 상기 복수의 메모리 블럭의 각각에 공급하고,
    상기 외부로의 접속 패드가 2차원적으로 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 어드레스 신호 생성부는, 내부 어드레스를 출력하는 행 어드레스 버퍼 및 열 어드레스 버퍼를 포함하고,
    상기 코맨드 신호 생성부는, 뱅크마다 독립하여 데이터를 기록 및 판독하기 위한 뱅크 전환 제어 회로와, 워드선을 제어하기 위한 워드선 제어 회로와, 센스 앰프를 제어하기 위한 센스 앰프 제어 회로와, 및 독출모드인지 기록 모드인지를 판정하기 위한 판독/기록 판정 회로를 포함하며,
    상기 클럭 신호 생성부는, 상기 내부 클럭을 발생시키는 내부 클럭 발생 회로를 포함하고,
    상기 내부 전원 생성부는 복수의 내부 전원 전위를 생성하는 DC 전원 생성 회로를 포함하며,
    상기 복수의 메모리 블럭은 각각 상기 내부 어드레스 신호에 따라 특정의 메모리셀을 선택하기 위한 행 디코더 및 열 디코더와, 메모리셀의 데이터를 증폭하기 위한 센스 앰프와, 상기 센스 앰프 및 비트선 프리차지를 각각 제어하는 비트선 제어 회로와, 상기 센스 앰프와 상기 데이터 입출력부 사이에서 데이터의 전송을 행하는 데이터선 회로와, 상기 데이터선을 제어하는 데이터선 회로 제어 회로와, 상기 데이터 입출력부에 포함되어 있는 출력 버퍼와, 상기 데이터 입출력부에 포함되어 있는 입력 버퍼와, 및 상기 출력 버퍼 및 입력 버퍼를 제어하는 데이터 입출력 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 복수의 메모리 블럭 각각에서 사용되고 있는 배선은, 제1층, 제2층, 제3층째까지의 금속층을 사용하여 형성되고, 상기 메인 제어 블럭과 상기 복수의 메모리 블럭 각각을 접속하는 배선층은, 제4층째의 금속층을 사용하여 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 복수의 메모리 블럭은, 각각 상기 내부 코맨드 신호에 의해 독립해서 데이터의 기록, 판독이 가능한 복수의 뱅크로 분리되어 있는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 복수의 메모리 블럭은, 각각 상기 내부 코맨드 신호에 의해 독립해서 데이터의 기록, 판독이 가능한 복수의 뱅크로 분리되어 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제3항에 있어서, 상기 복수의 메모리 블럭은, 각각 상기 내부 코맨드 신호에 의해 독립해서 데이터의 기록, 판독이 가능한 복수의 뱅크로 분리되어 있는 것을특징으로 하는 반도체 기억 장치.
  7. 복수의 메모리 블럭으로 분할된 반도체칩과, 및
    상기 복수의 메모리 블럭 각각에 설치된 입출력 패드 및 입출력용 전원 패드
    를 구비하며,
    상기 복수의 메모리 블럭으로부터 판독되고, 또는 상기 복수의 메모리 블럭에 기록되는 데이터는, 동일한 메모리 블럭에 설치되어 있는 상기 입출력 패드를 경유하고,
    상기 반도체칩은, 3x3의 9개의 동일한 면적의 영역으로 분할되고, 상기 9개의 영역 중 중앙의 1개의 영역에 메인 제어 블럭을 배치하며, 상기 메인 제어 블럭에 의해 제어되고, 상기 9개의 영역 중 테두리 8개의 영역 각각에 메모리셀 어레이, 데이터 입출력 회로 및 메모리 제어 회로를 포함하는 메모리 블럭을 배치하고,
    상기 입출력 패드 및 상기 입출력용 전원 패드는 2차원적으로 배치되어 있는 것을특징으로 하는 반도체 기억 장치.
  8. 외부 어드레스 신호, 외부 코맨드 신호, 외부 클럭 신호 및 외부 전원 전위를 수신하고, 내부 어드레스 신호, 내부 코맨드 신호, 내부 클럭 신호 및 내부 전원 전위를 각각 출력하는 메인 제어 블럭과,
    상기 메인 제어 블럭에 의해 제어되고, 상기 내부 어드레스 신호, 내부 코맨드 신호, 내부 클럭 신호 및 내부 전원 전위를 수신하며, 상기 내부 클럭 신호에동기하여 외부로부터의 입력 데이터를 기록 선택한 메모리셀에 기록하고, 판독 선택한 메모리셀로부터 출력 데이터를 상기 내부 클럭 신호에 동기하여 외부로 출력하는 복수의 메모리 블럭과,
    상기 메인 제어 블럭에 배치된, 상기 외부 어드레스 신호, 외부 코맨드 신호, 외부 클럭 신호 및 외부 전원 전위를 수신하는 외부 패드군과, 및
    상기 복수의 메모리 블럭의 각각에 배치된, 상기 입력 데이터 및 상기 출력 데이터를 수신하는 외부 패드군
    을 구비하고,
    상기 외부 패드군은 2차원적으로 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 복수의 메모리 블럭 각각의 내부에 형성되는 배선군보다도 상층의 배선층을 사용하여 형성된, 상기 메인 제어 블럭과 상기 복수의 메모리 블럭의 각각을 서로 접속하고, 상기 복수의 메모리 블럭을 제어하기 위한 신호가 공급되는 배선군
    을 더 구비한 것을 특징으로 하는 반도체 기억 장치.
  10. 제8항 및 제9항에 있어서,
    상기 메인 제어 블럭과 상기 복수의 메모리 블럭 각각을 서로 접속하고, 상기 메인 제어 블럭에 의해 생성된 상기 내부 어드레스 신호, 내부 코맨드 신호, 내부 클럭 신호 및 내부 전원 전위를, 상기 복수의 메모리 블럭 각각에 공급하는 공급배선과, 및
    상기 복수의 메모리 블럭 각각에 분산하여 배치된, 상기 입력 데이터 및 상기 출력 데이터를 수신하는 외부 패드와 상기 메모리셀을 서로 전기적으로 결합하는 데이터 전송계 회로
    를 더 구비한 것을 특징으로 하는 반도체 기억 장치.
  11. 제8항에 있어서,
    상기 반도체 기억 장치는 3x3의 9개의 동일한 면적의 영역으로 분할되어 있고,
    상기 메인 제어 블록은 상기 9개의 영역 중 중앙의 1개의 영역에 배치되고, 상기 메모리 블록은 상기 9개의 영역 중 테두리의 8개의 영역 각각에 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  12. 3x3의 9개의 서로 동일한 형태의 영역을 갖는 반도체칩과,
    상기 9개의 영역 중, 중앙의 1개의 영역을 제외하고, 주변의 8개의 영역 각각에 배치된 메모리셀 어레이, 상기 메모리셀 어레이로부터의 출력 데이터를 상기 반도체칩 외부로 출력함과 동시에 상기 반도체칩 외부로부터 입력 데이터를 상기 메모리셀 어레이에 입력하는 데이터 입출력 회로, 상기 데이터 입출력 회로의 데이터 입출력 동작을 제어하는 제어 회로를 포함하는 메모리 집적 회로와, 및
    상기 9개의 영역 중, 중앙의 1개의 영역에 배치된 메모리셀 어레이의 어드레스를 상기 8개 메모리 집적 회로에 포함된 상기 메모리셀 어레이 각각에 대해 동시에 지정하는 회로, 및 동작 모드를 상기 8개 메모리 집적 회로에 포함된 적어도 상기 제어 회로에 대해 동시에 지정하는 회로
    를 구비하고,
    상기 메모리 집적 회로는 데이터 입출력 패드 및 데이터 입출력용 전원 패드를 구비하고, 상기 데이터 입출력 패드 및 상기 데이터 입출력용 전원 패드는 2차원적으로 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  13. 3x3의 9개의 서로 동일한 형태의 영역으로 구획된 반도체칩과,
    상기 9개의 영역 중, 중앙의 1개의 영역을 제외하고, 주변의 8개의 영역 각각에 배치된 메모리 집적 회로와, 및
    상기 9개의 영역 중, 상기 중앙의 1개의 영역에 배치된 로직 집적 회로를 구비하고,
    상기 메모리 집적 회로는 데이터 입출력 패드 및 데이터 입출력용 전원 패드를 구비하고, 상기 데이터 입출력 패드 및 상기 데이터 입출력용 전원 패드는 2차원적으로 배치되고,
    상기 9개의 영역 중 중앙의 1개의 영역을 제외한 주변의 8개의 영역은, 서로 같은 형태의 제1 영역, 제2 영역, 및 이들 제1 영역, 제2 영역 사이의 제3 영역으로 구획되고, 상기 제1 및 제2 영역 각각에 메모리셀 어레이가 배치되며, 상기 제3영역에 상기 메모리셀 어레이로부터의 출력 데이터를 상기 반도체칩 외부로 출력함과 동시에, 상기 반도체칩 외부로부터 입력 데이터를 상기 메모리셀 어레이에 입력하는 데이터 입출력 회로, 및 상기 데이터 입출력 회로의 데이터 입출력 동작을 제어하는 제어 회로가 각각 배치되며,
    상기 9개의 영역 중, 중앙의 1개의 영역에 메모리셀 어레이의 어드레스를 상기 8개 메모리 집적 회로에 포함된 상기 메모리셀 어레이 각각에 대해 동시에 지정하는 회로, 및 동작 모드를 상기 8개 메모리 집적 회로에 포함된 적어도 상기 제어 회로에 대해 동시에 지정하는 회로가 각각 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  14. 외부 어드레스 신호, 외부 코맨드 신호, 외부 클럭 신호 및 외부 전원 전위를 수신하고, 내부 어드레스 신호, 내부 코맨드 신호, 내부 클럭 신호 및 내부 전원 전위를 각각 출력하는 메인 제어 블록과,
    데이터 입출력 패드 및 데이터 입출력용 전원 패드를 구비하고 - 상기 데이터 입출력 패드 및 상기 데이터 입출력용 전원 패드는 2차원적으로 배치되고 - , 상기 메인 제어 블럭에 의해 제어되고, 상기 내부 어드레스 신호, 내부 코맨드 신호, 내부 클럭 신호 및 내부 전원 전위를 수신하며, 상기 내부 클럭 신호에 동기하여 외부로부터의 입력 데이터를 기록 선택한 메모리셀에 기록하고, 판독 선택한 메모리셀로부터 출력 데이터를 상기 내부 클럭 신호에 동기하여 외부로 출력하는 복수의 메모리 블럭을 구비한 반도체 기억 장치의 동작 방법에 있어서,
    상기 반도체 기억 장치로부터 데이터를 판독할 때, 상기 복수의 메모리 블럭의 전체로부터, 적어도 1개의 데이터를 판독하고, 외부로 동시에 출력하는 것을 특징으로 하는 반도체 기억 장치의 동작 방법.
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