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Die
vorliegende Erfindung betrifft ein Halbleiterspeichersystem und
ein Verfahren zum Entwurf eines Halbleiterspeichersystems.
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Es
ist bekannt, einen Speicherchip mit einer Leiterplatteneinrichtung
zu einem sogenannten Package zu integrieren. Der so gepackagte Speicherchip
kann dann mit einer externen Schaltung über Kontakte der Leiterplatteneinrichtung
verbunden werden. Solche Packages haben jedoch relativ hohe parasitäre Induktivitäten und/oder
Kapazitäten,
was insbesondere bei hochfrequenten Anwendungen von Nachteil ist.
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Es
ist somit eine Aufgabe der vorliegenden Erfindung, ein Halbleiterspeichersystem
bereitzustellen, bei welchem die parasitären Induktivitäten und/oder
Kapazitäten
verringert werden, und ein Verfahren zum Entwurf eines solchen Halbleiterspeichersystems
bereitzustellen.
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Diese
Aufgabe wird gemäß der Erfindung
gelöst
durch ein Halbleiterspeichersystem mit den in Anspruch 1 angegebenen
Merkmalen und ein Verfahren zum Entwurfs eines Halbleiterspeichersystems
mit den in Anspruch 10 angegebenen Merkmalen. Bevorzugte Ausführungsformen
sind Inhalt der abhängigen
Ansprüche.
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Gemäß der Erfindung
wird ein Halbleiterspeichersystem bereitgestellt, umfassend:
- – eine
Leiterplattenvorrichtung bzw. einen Interposer, umfassend
– eine Vielzahl
von Leiterplattenpads, und
– eine Vielzahl von Leiterplattenkontakten
bzw. Package Balls zum Kontaktieren des Halbleiterspeichersystems
mit einer externen Schaltung, wobei die Leiterplattenkontakte mit
den Leiterplattenpads über
Leiterplattenleitungen in Signalverbindung stehen; und
- – einen
Speicherchip bzw. Halbleiterspeicherchip, umfassend:
– eine Vielzahl
von Speicherchippads, und
– eine
Vielzahl von Speicherchipkontakten bzw. Bumps zum Kontaktieren des
Speicherchips mit den Leiterplattenpads der Leiterplattenvorrichtung,
wobei die Speicherchipkontakte mit den Speicherchippads über Speicherchipleitungen
in Signalverbindung stehen; wobei
- – jeweils
ein Speicherchipkontakt mit einem Leiterplattenpad derart kontaktiert
ist, daß eine
Signalverbindung zwischen dem zugehörigen Speicherchippad und dem
zugehörigen
Leiterplattenkontakt ausgebildet wird;
- – die
Speicherchippads Datenpads und Kommando- und/oder Adresspads umfassen;
- – zumindest
ein Datenpad, der zugehörige
Speicherchipkontakt, der zugehörige
Leiterplattenpad und der zugehörige
Leiterplattenkontakt derart angeordnet sind, daß die Summe der Längen der jeweiligen
Leiterplattenleitung und Speicherchipleitung möglichst gering ist, und
- – die
Kommando- und/oder Adresspads zumindest teilweise im mittleren Bereich
des Speicherchips angeordnet sind.
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Ein
Halbleiterspeichersystem ist insbesondere ein Package, welches den
Speicherchip und die Leiterplattenvorrichtung umfaßt.
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In
dem System wird jeweils eine Signalverbindung zwischen einem Speicherchippad
und einem Leiterplattenkontakt über
die jeweilige Speicherchipleitung, den Speicherchipkontakt, den
Leiterplattenpad und die Leiterplattenleitung ausgebildet.
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Gemäß der vorliegenden
Erfindung wurde herausgefunden, daß die parasitären Induktivitäten und/oder
Kapazitäten
direkt in Beziehung stehen mit der Länge der elektrischen Verbindung
zwischen dem Leiterplattenkontakt und dem dazugehörigen Speicherchippad.
Die Länge
dieser Verbindung wird insbesondere beeinflußt durch die Länge der
Leiterplattenleitung und die Länge
der Speicherchipleitung. Somit kann durch geeignetes Anordnen der
Speicherchippads, der Speicherchipkontakte, der Leiterplattenpads
und der Leiterplattenkontakte erreicht werden, daß die parasitären Induktivitäten und/oder Kapazitäten verringert
werden.
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Durch
das Anordnen der Kommando- und/oder Adreßpads im mittleren Bereich
des Speicherchips kann erreicht werden, daß die Laufzeiten auf dem zugehörigen Adreßbus zwischen
den Pads und den Speicherzellen des Speicherchips innerhalb eines
vorgegebenen Bereichs gehalten werden können. Der mittlere Bereich
des Speicherchips ist insbesondere ein Bereich, für welchen
sich die Laufzeiten der Signale zwischen den Kommando- und/oder Adreßpads zu
den Speicherzellen des Speicherchips in einem vorgegebenen Bereich
befinden.
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Vorzugsweise
ist zumindest ein Datenpad in der Nähe des damit in Signalverbindung
stehenden Leiterplattenkontakts angeordnet.
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Bevorzugt
ist hierbei zumindest ein Datenpad an einer derartigen Position
auf dem Speicherchip angeordnet, daß die Länge der Verbindung zwischen
dem Datenpad und dem zugehörigen
Leiterplattenkontakt möglichst
kurz ist. Weiter bevorzugt sind der zugehörige Speicherchipkontakt und
Leiterplattenpad derart angeordnet, daß die Länge der Speicherchipleitung
und der Leiterplattenleitung möglichst
kurz ist. Bevorzugt ist mehr als die Hälfte der Datenpads wie vorstehend
beschrieben angeordnet, am meisten bevorzugt sind alle Datenpads
derart angeordnet.
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Bevorzugt
weist der Speicherchip eine rechteckige Form auf und die Summe der
Länge der
Leiterplattenleitung und der Länge
der Speicherchipleitung für
zumindest ein Datenpad ist geringer als die Hälfte, bevorzugt ein Drittel,
am meisten bevorzugt ein Viertel der Länge der kürzeren Seite des Speicherchips.
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Die
Länge der
kürzeren
Seite des Speicherchips ist insbesondere die kürzere der zwei Kantenlängen des
Rechtecks. Wenn der Speicherchip quadratisch ist, ist die zu betrachtende
Länge die
Länge einer
Seite des Quadrats.
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Weiter
bevorzugt ist die Summe der Länge der
Leiterplattenleitung und der Länge
der Speicherchipleitung für
mehr als die Hälfte
der Datenpads geringer als die Hälfte,
bevorzugt ein Drittel, am meisten bevorzugt ein Viertel der Länge der
kürzeren
Seite, am meisten bevorzugt ist diese Bedingung für im wesentlichen
alle Datenpads erfüllt.
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Vorzugsweise
ist zumindest ein Kommando- und/oder Adresspad in der Nähe des damit
in Signalverbindung stehenden Leiterplattenkontakts angeordnet.
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Vorzugsweise
ist zumindest ein Kommando- und/oder Adreßpad derart angeordnet, daß es einerseits
im wesentlichen mittig bzw. in einem mittleren Bereich auf dem Speicherchip
angeordnet ist und andererseits die Verbindungslänge zu dem zugehörigen Leiterplattenkontakt
möglichst
gering ist. Bevorzugt ist mehr als die Hälfte, am meisten bevorzugt alle
Kommando- und/oder Adreßpads
derart angeordnet.
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In
einer bevorzugten Ausführungsform
sind die Kommando- und/oder
Adresspads zumindest teilweise im wesentlichen entlang zumindest
einer Linie, welche den Speicherchip im wesentlichen in Längs- und/oder
Querrichtung teilt angeordnet.
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Dadurch
kann erreicht werden, daß die
Signallaufzeit auf dem zugehörigen
Kommando- und/oder Adreßbus
verringert wird. Insbesondere kann dadurch erreicht werden, daß sich die
Signallaufzeit zwischen den Kommando- und/oder Adreßpads und
den Speicherzellen in einem vorgegebenen Bereich befindet.
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Vorzugsweise
ist der Speicherchip in Flip-Chip-Technologie an der Leiterplattenvorrichtung
angeordnet.
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Flip-Chip-Technologie
ist insbesondere eine Technologie, bei welcher der Speicherchip
umgedreht mit der Leiterplattenvorrichtung kontaktiert wird. Durch
die Verwendung der Flip-Chip-Technologie
wird eine höhere
Flexibilität
bei der Positionierung der Speicherchippads ermöglicht. Insbesondere können die
Speicherchippads fast beliebig auf dem Speicherchip angeordnet werden.
Somit kann eine entsprechende Anordnung gewählt werden, daß die parasitären Induktivitäten und/oder
Kapazitäten
möglichst
gering gehalten werden.
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Bevorzugt
umfaßt
der Speicherchip mehrere Speicherzellenbereiche bzw. Arrays mit
Speicherzellen und zumindest ein Datenpad ist in der Nähe des dem
Datenpad zugeordneten Speicherzellenbereichs angeordnet.
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Durch
das Anordnen des Datenpads in der Nähe des zugeordneten Speicherbereichs
kann die Laufzeit des Datensignals auf dem Datenbus des Speicherchips
verringert werden. Weiter bevorzugt ist mehr als die Hälfte, am
meisten bevorzugt im wesentlichen alle Datenpads wie vorstehend
beschrieben angeordnet.
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In
einer bevorzugten Ausführungsform
sind die Datenpads zumindest teilweise im äußeren Bereich entlang zumindest
einer Längsseite
des Speicherchips angeordnet und die Kommando- und/oder Adresspads zumindest teilweise
entlang der Längsmit tellinie
und/oder Quermittellinie des Speicherchips angeordnet.
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Vorzugsweise
sind die Datenpads in einem Randbereich des Speicherchips angeordnet,
wobei der Randbereich insbesondere der Bereich zwischen einem Speicherzellenbereich
und dem Rand- bzw. der Kante des Speicherchips ist. Die Längsmittellinie bzw.
Quermittellinie ist insbesondere eine Linie, welche den Speicherchip
in Längs-
bzw. Querrichtung im wesentlichen mittig teilt.
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In
einer weiteren bevorzugten Ausführungsform
sind acht Speicherzellenbereiche vorgesehen, welche im wesentlichen
in einem Rastermuster mit zwei Spalten und vier Reihen angeordnet
sind, und die Datenpads zumindest teilweise im wesentlichen zwischen
der ersten und zweiten Reihe und der dritten und vierten Reihe angeordnet
sind und die Kommando- und/oder Adresspads zumindest teilweise entlang
der Quermittellinie des Speicherchips angeordnet sind.
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Ferner
wird gemäß der Erfindung
ein Verfahren zum Entwurf eines Halbleiterspeichersystems bereitgestellt,
insbesondere eines Halbleiterspeichersystems gemäß der Erfindung oder einer
bevorzugten Ausführungsform
davon, wobei das Halbleiterspeichersystem umfaßt:
- – eine Leiterplattenvorrichtung
bzw. Interposer, umfassend
– eine Vielzahl von Leiterplattenpads,
und
– eine
Vielzahl von Leiterplattenkontakten bzw. package balls zum Kontaktieren
des Halbleiterspeichersystems mit einer externen Schaltung, wobei
die Leiterplattenkontakte mit den Leiterplattenpads über Leiterplattenleitungen
in Signalverbindung stehen;
- – einen
Speicherchip bzw. Halbleiterspeicherchip, umfassend:
– eine Vielzahl
von Speicherchippads, und
– eine
Vielzahl von Speicherchipkontakten bzw. Bumps zum Kontaktieren des
Speicherchips mit den Leiterplattenpads der Leiterplattenvorrichtung,
wobei die Speicherchipkontakte mit den Speicherchippads über Speicherchipleitungen
in Signalverbindung stehen; wobei
- – jeweils
ein Speicherchipkontakt mit einem Leiterplattenpad derart kontaktiert
ist, daß eine
Signalverbindung zwischen einem Speicherchippad und einem Leiterplattenkontakt
ausgebildet wird;
- – die
Speicherchippads Datenpads und Kommando- und/oder Adresspads umfassen;
wobei das Verfahren die folgenden Schritte umfaßt:
- – Anordnen
zumindest eines Datenpads, des zugehörigen Speicherchipkontakts,
des zugehörigen
Leiterplattenpads und des zugehörigen
Leiterplattenkontakts derart, daß die Summe der Längen der
jeweiligen Leiterplattenleitung und Speicherchipleitung möglichst
gering ist, und
- – Anordnen
der Kommando- und/oder Adresspads zumindest teilweise im mittleren
Bereich des Speicherchips.
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Vorzugsweise
umfaßt
das Verfahren ferner einen Schritt des Anordnens zumindest eines
Datenpads in der Nähe
der damit in Signalverbindung stehenden Leiterplattenkontakte.
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Bevorzugt
umfaßt
der Speicherchip mehrere Speicherzellenbereiche bzw. Arrays von
Speicherzellen und das Verfahren ferner einen Schritt des Anordnens
zumindest eines Datenpads in der Nähe des dem Datenpad zugeordneten
Speicherzellenbereichs.
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Weiter
bevorzugt weist der Speicherchip eine rechteckige Form auf und das
Verfahren umfaßt ferner
einen Schritt des Anordnens der Datenpads derart, daß die Summe
der Längen
der Leiterplattenleitung und Speicherchipleitung für zumindest
ein Datenpad geringer ist als die halbe Länge der kürzeren Seite des Speicherchips.
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Das
Verfahren kann ferner einen Schritt des Anordnens zumindest eines
Kommando- und/oder Adresspads in der Nähe des damit in Signalverbindung
stehenden Leiterplattenkontakts umfassen.
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Vorzugsweise
umfaßt
das Verfahren ferner einen Schritt des Anordnens der Kommando- und/oder
Adresspads zumindest teilweise im wesentlichen entlang zumindest
einer Linie, welche den Speicherchip in Längs- und/oder Querrichtung
teilt.
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Bevorzugt
umfaßt
das Verfahren ferner einen Schritt des Anordnens des Speicherchips
in Flip-Chip-Technologie an der Leiterplattenvorrichtung.
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Weitere
Merkmale, Aufgabe und Vorteile der vorliegenden Erfindung werden
offensichtlich aus der nachfolgenden Beschreibung von bevorzugten
Ausführungsformen
davon mit Bezug auf die Zeichnungen, in welchen zeigt:
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1A und 1B schematische
Schnittansichten von Halbleiterspeichersystemen gemäß bevorzugter
Ausführungsformen
der vorliegenden Erfindung;
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2A eine
schematische Ansicht eines Speicherchips gemäß einer ersten bevorzugten
Ausführungsform
der vorliegenden Erfindung;
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2B eine
schematische Ansicht eines Halbleiterspeichersystems gemäß der ersten
bevorzugten Ausführungsform
der vorliegenden Erfindung;
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3A und 3B schematische
Ansichten eines Speicherchips bzw. eines Halbleiterspeichersystems
gemäß einer
zweiten bevorzugten Ausführungsform
der vorliegenden Erfindung;
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4A und 4B schematische
Ansichten eines Speicherchips bzw. eines Halbleiterspeichersystems
gemäß einer
dritten bevorzugten Ausführungsform
der vorliegenden Erfindung; und
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5A und 5B einen
Speicherchip bzw. ein Halbleiterspeichersystem gemäß einer
vierten bevorzugten Ausführungsform
der vorliegenden Erfindung.
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Zunächst wird
der allgemeine Aufbau eines Halbleiterspeichersystems gemäß bevorzugter
Ausführungsformen
der vorliegenden Erfindung mit Bezug auf 1A und 1B im
allgemeinen beschrieben.
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Ein
Halbleiterspeichersystem 10 gemäß einer bevorzugten Ausführungsform
der Erfindung umfaßt
einen Speicherchip 12 und eine Leiterplattenvorrichtung
bzw. einen Interposer 14.
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Der
Speicherchip 12 umfaßt
Speicherchippads 16, welche über Speicherchipleitungen 18 mit Speicherchipkontakten
bzw. Bumps 20 elektrisch verbunden sind bzw. in Signalverbindung
stehen.
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Die
Leiterplattenvorrichtung 14 umfaßt Leiterplattenpads 22,
welche über
Leiterplattenleitungen 24 mit Leiterplattenkontakten bzw.
Packageballs 26 in Signalverbindung stehen.
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Die
Speicherchipkontakte 20 stehen mit den Leiterplattenpads 22 jeweils
derart in Signalverbindung, daß eine
Signalverbindung jeweils zwischen einem Speicherchippad 20 und
einem Leiterplattenkontakt 26 ausgebildet wird.
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Die
Speicherchipleitungen 18 sind vorzugsweise in einer sogenannten
Redistributionlayer (RDL) angeordnet, welche die Speicherchippads 16 mit
den Speicherchipkontakten 20 verbindet.
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Ähnlich dazu
sind die Leiterplattenleitungen 24 in der Leiterplattenvorrichtung
angeordnet und bilden somit eine Verbindung zwischen den Leiterplattenpads 22 und
den Leiterplattenkontakten 26.
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Der
Speicherchip 12 und die Leiterplattenvorrichtung 14 werden
miteinander zu einem sogenannten Package in Flip-Chip-Technologie verbunden.
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Die
Speicherchipkontakte 20 und die Leiterplattenpads 22 sind
vorzugsweise derart angeordnet, daß diese sich beim Kontaktieren
des Speicherchips 12 mit der Leiterplattenvorrichtung 14 jeweils
direkt gegenüberliegen.
Dies bedeutet, daß das
Kontaktieren von Speicherchip 12 und Leiterplattenvorrichtung 14 auf
einfache Weise durchgeführt
werden kann. Durch Verwendung der Flip-Chip-Technologie können die
Speicherchippads im wesentlichen beliebig an dem Speicherchip bzw.
einer Flächenseite
des Speicherchips 12 angeordnet werden. Durch geeignetes
Anordnen der Speicherchippads 16, der Speicherchipkontakte 20,
der Leiterplattenpads 22 und der Leiterplattenkontakte 26 kann
erreicht werden, daß die
Summe der Länge
der Speicherchipleitung 18 und der Länge der Leiterplattenleitung 24 möglichst
gering wird, wie später
beschrieben.
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Im
folgenden werden verschiedene bevorzugte Ausführungsformen eines Speicherchipsystems
gemäß der vorliegenden
Erfindung im Detail beschrieben. Insbesondere werden verschiedene
Anordnungen der Speicherchippads 16 auf dem Speicherchip 12 beschrieben.
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In
den nachfolgend beschriebenen Ausführungsformen eines Halbleiterspeichersystems
umfassen die Speicherchippads 16 Datenpads DQ, über welcher
Datensignale übertragen
werden und Kommando- und/oder Adreßpads C/A über welche Kommando- und/oder
Adreßsignale übertragen
werden.
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Zunächst wird
ein Halbleiterspeichersystem gemäß einer
ersten bevorzugten Ausführungsform der
vorliegenden Erfindung mit Bezug auf 2A und 2B beschrieben. 2A zeigt
eine schematische Draufsicht auf einen Speicherchip 12 und 2B zeigt
eines schematische Draufsicht auf das Halbleiterspeichersystem 10,
bei welchem ein Speicherchip 12 auf bzw. an einer Leiterplattenvorrichtung 14 angeordnet
ist.
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Gemäß der ersten
bevorzugten Ausführungsform
sind die Datenpads DQ im Randbereich des Speicherchips 12 ausgebildet.
Insbesondere sind die Datenpads DQ entlang der Längskanten des rechteckigen
Speicherchips 12 angeordnet. Ferner sind die Kommando- und/oder Adreßpads C/A
im mittleren Bereich des Speicherchips 12, insbesondere
entlang der Längsmittellinie
angeordnet.
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Der
dargestellte Speicherchip umfaßt
vier Speicherzellenfelder bzw. Speicherzellenarrays 28. Die
Speicherzellenfelder 28 sind im wesentlichen in Form einer
2 × 2
Matrix auf dem Speicherchip 12 ausgebildet. Die Datenpads
DQ sind in vier Gruppen unterteilt, wobei jeweils eine Gruppe in
der Nähe
eines Speicherzellenfeldes 28 ausgebildet ist. Die Datensignale
werden zwischen den Datenpads DQ und dem zugehörigen Speicherzellenfeld 28 über einen Datenbus 30 übertragen.
Jeweils eine Gruppe von Datenpads DQ ist dem jeweiligen Speicherzellenfeld 28,
in dessen Nähe
die Datenpads DQ angeordnet sind, zugeordnet. Dadurch wird erreicht,
daß die Laufzeit über den
Datenbus 30 gering gehalten werden kann.
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Durch
das Anordnen der Kommando- und/oder Adreßpads C/A im mittleren Bereich
des Speicherchips 12 kann erreicht werden, daß die Laufzeit
auf dem zugehörigen
Kommando- und/oder Adreßbus 32 zwischen
den Kommando- und/oder Adreßpads
C/A und den Speicherzellen innerhalb eines bestimmten Bereichs gehalten
werden kann.
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In 2B ist
das gepackagte Halbleiterspeichersystem 10 schematisch
dargestellt. Hierbei wurde auf eine Darstellung der Leiterplattenpads 22 und der
Speicherchipkontakte 20 verzichtet. Vielmehr ist nur die
gemeinsame Länge
der Speicherchipleitung 18 und Leiterplattenleitung 24 dargestellt
(Bezugszeichen 16 + 24). Wie in 2B zu
sehen ist, ist die Summe der Speicherchipleitung 18 und
Leiterplattenleitung 24 (18 + 24) relativ
kurz für
die Datenpads DQ, da die Datenpads DQ in der Nähe der zugehörigen Leiterplattenkontakte 26 angeordnet
sind.
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Nachfolgend
wird eine zweite bevorzugte Ausführungsform
der vorliegenden Erfindung mit Bezug auf 3A und 3B beschrieben. 3A und 3B zeigen
Ansichten entsprechend 2A und 2B.
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In
der dargestellten Ausführungsform
sind die Kommando- und/oder
Adreßpads
C/A entlang der Quermittellinie des Speicherchips 12 angeordnet. Der
Kommando- und/oder Adreßbus 32 verläuft hierbei
im wesentlichen links in 3A von
den Kommando- und/oder Adreßpads
C/A und in zwei im wesentlichen parallel zueinander verlaufenden
Linien, welche leicht außermittig
parallel zu der Längsmittellinie
des Speicherchips 12 verlaufen.
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Die
Datenpads DQ und die zugehörigen
Datenbusse 30 sind ähnlich
wie in 2A angeordnet. Aus diesem Grund
wird auf eine detaillierte Beschreibung hiervon verzichtet.
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In 3B ist
eine schematische Ansicht des Halbleiterspeichersystems 10 gemäß der zweiten
bevorzugten Ausführungsform
gezeigt. Hierbei ist erkennbar, daß die Summe der Längen der
Speicherchipleitungen 18 und Leitplattenleitungen 24 (18 + 24)
im Vergleich zu ersten Ausführungsform
verringert werden kann. Somit können
die parasitären
Induktivitäten
und/oder Kapazitä ten
für die
Kommando- und/oder Adreßpads
C/A verringert werden.
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In 4A und 4B ist
eine dritte bevorzugte Ausführungsform
eines Halbleiterspeichersystems gezeigt. 4A und 4B sind
Darstellungen entsprechend 2A und 2B.
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Wie
in 4A gezeigt umfaßt der Speicherchip 8 Speicherzellenbereiche 28,
welche im wesentlichen in einer 2 × 4 Matrix angeordnet sind,
wobei vier Speicherzellenbereiche 28 in der Längsrichtung und
zwei Speicherzellenbereiche 28 in der Querrichtung des
Speicherchips 12 angeordnet sind. Die Datenpads DQ sind
hierbei jeweils zwischen dem ersten und zweiten und dritten und
vierten Speicherzellenfeld 28 in Längsrichtung des Speicherchips 12 angeordnet.
Die Datenbusse 30 sind jeweils zwischen den Datenpads DQ
und einem daran angrenzenden Speicherzellenfeld 28 angeordnet.
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Die
Kommando- und/oder Adreßpads
C/A sind entlang der Quermittellinie zwischen jeweils dem zweiten
und dritten Speicherzellenfeld 28 angeordnet. Der Adreßbus 32 ist
hierbei als eine Linie zwischen dem zweiten und dritten Speicherzellenfeld 28,
jeweils parallel verlaufend zwischen den Datenpads DQ und dem jeweils
zugehörigen
Datenbus 30 jeweils miteinander verbunden durch eine Linie,
welche im wesentlichen entlang der Längsmittellinie verläuft.
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Wie
in 4B zu sehen kann durch die Anordnung der Speicherchippads
gemäß der dritten
bevorzugten Ausführungsform
der vorliegenden Erfindung die Summe der Längen der Speicherchipleitung und
der Leiterplattenleitung 18 + 24 sowohl für die Datenpads
DQ als auch für
die Kommando- und/oder Adreßpads
C/A verringert werden im Vergleich zu den ersten und zweiten Ausführungsformen.
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5A und
B zeigen ein Halbleiterspeichersystem gemäß einer vierten Ausführungsform
der vorliegenden Erfindung.
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Wie
in 5A gezeigt sind gemäß dieser Ausführungsform
ebenfalls 8 Speicherzellenfelder 28 vorgesehen, wobei jedoch
jeweils vier Speicherzellenfelder in Querrichtung angeordnet sind
und zwei Speicherzellenfelder in Längsrichtung. Die Datenpads
DQ sind ähnlich
wie in der dritten Ausführungsform
jeweils zwischen dem ersten und zweiten und dritten und vierten
Speicherzellenfeld 28 angeordnet. Der Datenbus 30 verläuft zwischen
den Datenpads DQ und dem jeweils zugehörigen Speicherzellenfeld 28.
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Die
Kommando- und/oder Adreßpads
10/A sind im wesentlichen entlang der Quermittellinie des Speicherchips 12 angeordnet.
Der Kommando- und/oder Adreßbus
verläuft
im wesentlichen ebenfalls teilweise entlang der Quermittellinie
des Speicherchips und jeweils parallel zu dem Datenbus 32 und
zwischen den Datenpads DQ und dem Datenbus 30.
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Vorzugsweise
ist die Summe der Längen
der Speicherchipleitung 18 und der Leiterplattenleitung 24 für Datenpads
DQ kürzer
als die Hälfte
der Länge der
kürzeren
Seite des rechteckigen Speicherchips 12. Weiter bevorzugt
sind die Datenpads DQ derart angeordnet, daß die Summe der Längen kleiner
ist als ein Drittel, am meisten bevorzugt ein Viertel der Länge der
kürzeren
Seite des Speicherchips.
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Zusammenfassend
kann gesagt werden, daß durch
geeignetes Anordnen insbesondere der Speicherchippads 16,
DQ, C/A erreicht werden kann, daß die parasitären Induktivitäten und/oder
Kapazitäten
auf dem Speicherchip verringert werden. Hierbei ist es vorteilhaft,
wenn die Datenpads DQ in der Nähe der
zugeordneten Leiterplattenkontakte 26 und gleichzeitig
in der Nähe
des zugehörigen
Speicherzellenfelds 28 angeordnet sind. Die Kommando- und/oder Adreßpads C/A
werden vorzugsweise derart angeordnet, daß sie im wesentlichen im mittleren Bereich
des Speicherchips 12 angeordnet sind, um die Laufzeiteigenschaften
auf dem Kommando- und/oder Adreßbus 32 für alle Speicherzellenfelder im
wesentliche gleich zu halten und gleichzeitig die Verbindungslänge zwischen
dem Pad C/A und dem zugeordneten Leiterplattenkontakt 26 möglichst
gering zu halten. Durch Verwendung der Flip-Chip-Technologie können die
Speicherchippads 16 im wesentlichen beliebig auf dem Speicherchip 12 angeordnet
werden, so daß eine
geeignete Anordnung der Speicherchippads 16 erreicht werden
kann.
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- 10
- Halbleiterspeichersystem
- 12
- Speicherchip
- 14
- Leiterplattenvorrichtung
- 16
- Speicherchippad
- 18
- Speicherchipleitung
- 20
- Speicherchipkontakt
- 22
- Leiterplattenpad
- 24
- Leiterplattenleitung
- 26
- Leiterplattenkontakt
- 28
- Speicherzellenfeld
- 30
- Datenbus
- 32
- Kommando-
und/oder Adreßbus
- DQ
- Datenpad
- C/A
- Kommando-
und/oder Adreßpad