DE102006017947B4 - Speicherbaustein, entsprechende Baugruppe sowie entsprechendes Herstellungsverfahren - Google Patents

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Abstract

Speicherbaustein,
welcher ein Gehäuse (17), mehrere Speicherchips (4) zum Speichern von Daten und mehrere Anschlüsse (8) zum Empfangen und Senden von Steuersignalen und Daten zu und von den Speicherchips (4) sowie zur Energieversorgung des Speicherbausteins (1) umfasst,
wobei die mehreren Speicherchips (4) in mindestens einem Stapel (9) angeordnet sind, und
wobei der mindestens eine Stapel (9) in dem Gehäuse (17) untergebracht ist.
dadurch gekennzeichnet,
dass der Speicherbaustein (1) derart ausgestaltet ist, dass er die Funktionalität eines Speichermoduls aufweist, so dass jeder DQ-Anschluss der Speicherchips (4) mit einem jeweiligen Anschluss des Speicherbausteins (1) verbunden ist.

Description

  • Die vorliegende Erfindung betrifft einen Speicherbaustein, insbesondere einen der die Funktionalität eines Speichermoduls aufweist, eine mit einem solchen Speicherbaustein ausgestaltete Baugruppe sowie ein Herstellungsverfahren, um diesen Speicherbaustein zu fertigen.
  • Die DE 10 2005 010 156 A1 betrifft eine Vorrichtung und ein Verfahren zur Herstellung einer Anordnung aus gestapelten Einzelschaltkreisen.
  • Die US 2004/0164393 A1 beschreibt Halbleitermodule und insbesondere Module von gestapelten integrierten Schaltungen.
  • Die US 6,376,904 B1 betrifft eine Vorrichtung von gestapelten IC-Chips.
  • Nach dem Stand der Technik ist ein Speichermodul eine kleine Leiterplatte, auf welcher Speicherchips (DRAMs) aufgebracht sind. Speichermodule bilden oder erweitern beispielsweise den Arbeitsspeicher elektronischer Geräte, wie Computer oder Drucker. Eine spezielle Art eines Speichermoduls ist ein DIMM (Dual Inline Memory Module), welches zwei Reihen von Kontaktpins, jeweils eine auf der Vorderseite und eine auf der Rückseite der Leiterplatte, aufweist.
  • Ein oder mehrere Speichermodule werden von einer Speichersteuerung gesteuert. Zur Auslegung dieser Speichersteuerung ist die Kenntnis der längsten Entfernung einer Leitung (so genannter Trace) zwischen der Speichersteuerung und eines von der Speichersteuerung zu steuernden Speicherchips, welcher meist innerhalb eines Speichermoduls liegt, aufgrund der von der Speichersteuerung zu berücksichtigenden Laufzeit von großem Interesse. Nach dem Stand der Technik unterscheidet man:
    • • Eine kurze Leitung von ungefähr 5 cm, beispielsweise für Grafikanwendungen.
    • • Eine mittel lange Leitung von ungefähr 20 cm, beispielsweise für PCs.
    • • Eine lange Leitung von über 30 cm, beispielsweise für Verbindungen in der so genannten Backplane.
  • Da die Wiederverwendung von Komponenten beim heutigen Halbleitergeschäft eine große Rolle spielt, sind heutzutage die meisten Speichersteuerungen für einen mittlere Leitungslänge ausgelegt, obwohl Baugruppen, welche aufgrund ihrer Beschaffenheit mit einer für eine kurze Leitungslänge ausgelegten Speichersteuerung arbeiten könnten, aufgrund der geringeren Laufzeit und damit höheren Taktfrequenz der Speichersteuerung gegenüber einer Speichersteuerung für einen mittleren Leitung vorteilhaft wären.
  • Allerdings wird die Länge der Leitung insbesondere von den Ausmaßen und Auslegungen der heute eingesetzten Speichermodule bestimmt. In 1 ist ein Speichermodul 1 nach dem Stand der Technik dargestellt, welches acht Speicherchips 4 aufweist, welche nebeneinander auf eine Leiterplatte gelötet sind. Das in 1 dargestellte Speichermodul 1 ist derart ausgelegt, dass es 64 Bit breite Worte lesen oder schreiben kann. Dazu werden bei einem Lesezyklus gleichzeitig von allen acht Speicherchips 4 jeweils acht Bit gelesen, welche über die DQ-Leitungen 3 abgreifbar sind. In ähnlicher Weise werden bei einem Schreibzyklus gleichzeitig 64 Bit, nämlich acht Bit in jeden Speicherchip 4 geschrieben. Zur Ansteuerung der acht Speicherchips 4 wird der CA-Bus 2 über alle acht Speicherchips 4 geschleift. Um bestimmte Arten von Reflexionen zu vermeiden, verläuft der CA-Bus 2 derart, dass er in Form einer Daisy Chain (serielle Verkettung) die acht Speicherchips 4 verbindet. Daher ist die von der Speichersteuerung des Speichermoduls 1 zu berücksichtigende Leitung länger als der Abstand von dem in der 1 dargestellten Speicherchip 4 ganz links zu dem Speicherchip 4 ganz rechts.
  • Das in 1 dargestellte Speichermodul 1 umfasst auch einen SPD-Baustein (Serial Presence Detect), welcher ein EEPROM mit ca. 2 kB Speicherkapazität ist, in welchem Informationen über das Speichermodul 11 gespeichert sind, welche für die Speichersteuerung des Speichermoduls 1 interessant sind. Diese Informationen umfassen beispielsweise die maximale Frequenz, mit welcher das Speichermodul 1 betrieben werden kann, sowie Set-Up-Zeiten und Hold-Zeiten.
  • Wie durch 1 gezeigt ist, besitzt ein herkömmliches Speichermodul 1 nach dem Stand der Technik relativ große Abmessungen, wodurch die für die Speichersteuerung relevante Länge der Leitung verhältnismäßig groß ist, wodurch die mögliche Signalisierungsgeschwindigkeit zwischen der Speichersteuerung, z.B. einem Mikroprozessor, und dem Speichermodul oder den Speichermodulen negativer Weise nach oben begrenzt ist.
  • Dieses Problem kann nach dem Stand der Technik nur wie folgt gelöst werden:
    • • Mittels speziellen SO-DIMMs (SO steht für Small Outline), welche aber nach wie vor eine Topologie für den CA-Bus aufweisen, die zu Begrenzungen der Signalisierungsgeschwindigkeit zwischen der Speichersteuerung und dem Speichermodul führen.
    • • Direktes Auflöten auf das Motherboard von beispielsweise vier oder acht DRAMs, wodurch allerdings nachteiliger Weise relativ viel Platz um den Controller herum verbraucht wird.
    • • Verringerung der Anzahl der DRAMs, was allerdings negativer Weise bedeutet, dass u.U. keine standardisierte Speichersteuerung, welche mit einem 64 Bit breiten Bus arbeitet, verwendet werden kann. Bei einer solchen Lösung müssten also speziell entworfene und dadurch teure Speichersteuerungen eingesetzt werden. Eine weitere Möglichkeit besteht darin, eine standardisierte Speichersteuerung und mit 32 Bit breiten Worten arbeitende DRAMs einzusetzen. Bei beiden Varianten wird nachteiliger Weise die Speicherkapazität verringert.
    • • Im Normalfall wird die Speichersteuerung auf der Hauptplatine (Mother Board) angeordnet. Aber auch bei dieser Variante weist eine Leitung auf der Platine eine mittlere Leitungslänge von 20 cm auf, mit entsprechenden Einschränkungen für die Signalisierungsgeschwindigkeit.
  • Daher ist es eine Aufgabe der vorliegenden Erfindung, die Speicherkapazität eines Speichermoduls derart zur Verfügung zu stellen, dass eine zugehörige Speichersteuerung eine geringere Leitungslänge berücksichtigen muss, als dies nach dem Stand der Technik bei einem Speichermodul mit ähnlicher Speicherkapazität der Fall ist.
  • Erfindungsgemäß wird diese Aufgabe durch einen Speicherbaustein nach Anspruch 1, eine Speicherbaugruppe nach Anspruch 15 sowie durch ein Herstellungsverfahren zur Herstellung eines Speicherbausteins nach Anspruch 19 gelöst. Die abhängigen Ansprüche definieren bevorzugte und vorteilhafte Ausführungsformen der Erfindung.
  • Im Rahmen der vorliegenden Erfindung wird ein Speicherbaustein bereitgestellt, welcher mehrere Speicherchips, z.B. DRAMs, zum Speichern von Daten und mehrere Anschlüsse, um Steuersignale und Daten zu den Speicherchips zu senden sowie um Daten von den Speicherchips zu empfangen und weiterzuleiten, umfasst. Dabei werden die Speicherchips über die Anschlüsse auch mit Energie versorgt. Die Speicherchips des Speicherbausteins sind in einem oder mehreren Stapeln übereinander angeordnet. Darüber hinaus besitzt der Speicherbaustein ein eigenes Gehäuse. Dabei weist der Speicherbaustein die Funktionalität eines Speichermoduls, z.B. eines DIMMs, auf, so dass jeder DQ-Anschluss der Speicherchips mit einem jeweiligen Anschluss des Speicherbausteins verbunden ist.
  • Indem die Speicherchips des Speicherbausteins in einem oder in mehreren Stapeln übereinander angeordnet sind, sind die Abstände zwischen zwei in einem Stapel befindlichen Speicherchips kürzer als dies beim Stand der Technik der Fall ist, wobei die Speicherchips nebeneinander angeordnet sind, wie dies in 1 dargestellt ist. Damit muss eine für den erfindungsgemäßen Speicherbaustein ausgelegte Speichersteuerung eine geringere Leitungslänge berücksichtigen als dies nach dem Stand der Technik der Fall ist. Darüber hinaus weist der erfindungsgemäße Speicherbaustein eine einfachere Topologie auf, als dies z.B. bei heutigen DIMMs der Fall ist. Schließlich sind Unterschiede zwischen Leitungslängen für Verbindungsleitungen zwischen Speichersteuerung und Speicherchips erfindungsgemäß geringer als bei momentan eingesetzten DIMMs.
  • Darüber hinaus sind die Abmessungen in Längen- oder Breitenrichtung aufgrund der übereinander angeordneten Speicherchips geringer als bei einem Speichermodul nach dem Stand der Technik. Dadurch kann der erfindungsgemäße Speicherbaustein besser in Vorrichtungen eingebaut werden, bei welchen der Platzbedarf eine entscheidende Rolle spielt, wie z.B. bei mobilen Geräten (Handys).
  • Vorteilhafter Weise können die Speicherchips in dem Speicherbaustein derart angeordnet sein, dass die längste Verbindungsleitung von einem der Anschlüsse des Speicherbausteins zu einem Anschluss eines der Speicherchips nicht länger als die Summe der längsten Kantenlänge eines der Speicherchips und der Höhe des Speicherbausteins ist.
  • Wenn die im Speicherbaustein verwendeten Speicherchips baugleich sind, ist die Länge der längsten Verbindungsleitung von einem Anschluss des Speicherbausteins zu einem Anschluss eines Speicherchips maximal gleich der Summe aus der Längskante (vorausgesetzt, die Längskante ist nicht kürzer als die Kante in Breitenrichtung) eines Speicherchips und der Höhe des Speicherbausteins.
  • Während nach dem Stand der Technik die längste Verbindung von einem Anschluss eines Speichermoduls zu einem Anschluss eines Speicherchips innerhalb der Speichermoduls größer als das Produkt aus der Anzahl der Speicherchips in dem Speichermodul und der Kantenlänge eines Speicherchips ist, ist die längste Verbindung erfindungsgemäß nicht länger als die Summe aus der Längskante eines Speicherchips und der Höhe des Speicherbausteins. Da die Höhe des Speicherbausteins in aller Regel geringer als die Kantenlänge eines Speicherbausteins ist, ist die längste Verbindung bei einem erfindungsgemäßen Speicherbaustein um einen Faktor geringer als bei einem Speichermodul nach dem Stand der Technik, wobei dieser Faktor umso größer ist, je größer die Anzahl der Speicherchips in einem Speicherbaustein ist.
  • Bei einer vorteilhaften Ausführungsform des Speicherbausteins beträgt die maximale Länge zwischen einem Anschluss des Speicherbausteins und einem Anschluss eines Speicherchips 2 cm.
  • Wenn die maximale Länge nur 2 cm beträgt, kann eine Speichersteuerung für den erfindungsgemäßen Speicherbaustein vorteilhafter Weise auf eine kurze Leitungslänge (ca. 5 cm) ausgelegt werden.
  • Der erfindungsgemäße Speicherbaustein kann auch einen SPD bzw. Speicher zum Speichern von Steuerinformationen zum Steuern des Speicherbausteins umfassen.
  • Wenn der erfindungsgemäße Speicherbaustein einen SPD aufweist, kann sich eine den erfindungsgemäßen Speicherbaustein steuernde Steuervorrichtung, beispielsweise ein Mikroprozessor, auf die Eigenschaften (z.B. maximale Taktfrequenz) des Speicherbausteins einstellen und somit den erfindungsgemäßen Speicherbaustein in optimaler Weise betreiben. Indem der SPD Bestandteil des Speicherbausteins ist, wird vorteilhafter Weise weniger Platz benötigt, als für eine Variante, bei welcher der SPD als eigener Baustein neben dem erfindungsgemäßen Speicherbaustein angeordnet ist.
  • Die Anschlüsse des Speicherbausteins sind insbesondere Lötpunkte bzw. so genannte Balls, welche meist auf der Unterseite des Speicherbausteins angeordnet sind. Die Lötpunkte bzw. Balls können beispielsweise in 15 Reihen von jeweils 20 Lötpunkten bzw. Balls angeordnet werden. Somit kann der erfindungsgemäße Speicherbaustein äußerst Platz sparend mittels der Lötpunkte bzw. Balls auf einer Leiterplatte platziert werden.
  • Insbesondere wird ein CA-Signal ausgehend von einem einzigen Punkt sternförmig an einen bestimmten Anschluss jedes Speicherchips verteilt. Dies gilt vorteilhafter Weise für alle CA-Signale.
  • Indem die CA-Signale sternförmig an die Speicherchips verteilt werden, ist die Laufzeit der CA-Signale nicht nur aufgrund der geringeren Abstände zwischen den Speicherchips (da sie zumindest teilweise übereinander angeordnet sind) im Vergleich zum Stand der Technik geringer, sondern auch aufgrund der gewählten sternförmigen Topologie für eine Signalführung der CA-Signale im Vergleich zu der Daisy-Chain-Topologie nach dem Stand der Technik (siehe 1).
  • Es ist aber auch möglich die Speicherchips mit Vias zu verbinden, wobei ein Via durch alle Speicherchips eines Stapels verläuft. Diese Verbindungstechnik ist auch unter dem Begriff „Through Silicon Via" bekannt. Dabei sind die Speicherchips über Vias in einer Daisy-Chain-Topologie verbunden. Da allerdings die Länge der Vias geringer als die Höhe eines Stapels ist, ist die Länge der Vias wesentlich kleiner als Leitungen, welche bei einem heutigen DIMM die einzelnen nebeneinander angeordneten Speicherchips miteinander verbinden, so dass auch bei dieser erfindungsgemäßen Variante die Laufzeit der CA-Signale geringer als bei den heutigen DIMMs ist.
  • Im Rahmen der vorliegenden Erfindung wird auch eine Speicherbaugruppe bereitgestellt, welche mindestens einen erfindungsgemäßen Speicherbaustein und eine Steuerung für diesen mindestens einen Speicherbaustein umfasst.
  • Damit kann erfindungsgemäß ein oder mehrere Speicherbausteine, welche die Funktionalität von Speichermodulen aufweisen, zusammen mit der zugehörigen Steuerung eine Baugruppe bilden, welche geringere Abmessungen als ein Speichermodul nach dem Stand der Technik aufweist. Anders ausgedrückt umfasst eine solche erfindungsgemäße Speicherbaugruppe bei geringerem Platzbedarf nicht nur eine größere Speicherkapazität (wenn die Speicherbaugruppe mehr als einen Speicherbaustein umfasst), sondern beinhaltet zusätzlich noch die notwendige Steuerung, welche nach dem Stand der Technik außerhalb des Speichermoduls auf einer eigenen Leiterplatte angeordnet ist.
  • Die auf der Leiterplatte angeordnete Steuerung kann im Vergleich zu einer Speichersteuerung nach dem Stand der Technik, welche auf der Hauptplatine angeordnet ist und daher mit langen und komplexen Verbindungen zu ihren Speichermodulen zurecht kommen muss, relativ einfach ausgelegt werden, da sie nur die auf derselben Leiterplatte befindlichen Verbindungen zu ihrem Speicherbaustein bzw. ihren Speicherbausteinen sowie die Verbindung zur CPU abwickeln muss. Dies gilt insbesondere dann, wenn nur ein erfindungsgemäßer Speicherbaustein mit der Steuerung verbunden ist, die Speicherbaugruppe also nur einen Speicherbaustein umfasst.
  • Bei einer bevorzugten erfindungsgemäßen Ausführungsform ist der Abstand zwischen der Steuerung der Speicherbaugruppe und dem Speicherbaustein oder jedem Speicherbaustein kleiner als 4 cm.
  • Dadurch ist es vorteilhafter Weise möglich, die Steuerung für die Speicherbaugruppe auf eine Leitungslänge von ungefähr 5 cm auszulegen. Das bedeutet, dass die Steuerung voraussetzt, dass eine maximale Leitungslänge für Leitungen zwischen der Steuerung und den einzelnen Speicherchips, welche in dem oder in den Speicherbausteinen angeordnet sind, ca. 5 cm beträgt. Dadurch kann die Speicherbaugruppe mit einer höheren Taktfrequenz betrieben werden, als wenn die Steuerung für eine längere Leitungslänge ausgelegt wäre.
  • Damit kann dieselbe Speichersteuerung, welche auf eine Leitungslänge von 5 cm ausgelegt ist und nach dem Stand der Technik nur für bestimmte Anwendungen (z.B. Grafikanwendungen) anwendbar ist, nunmehr auch in einem Anwendungsbereich (z.B. PC-Bereich) eingesetzt werden, welcher bisher nur Speichersteuerungen, die auf eine Leitungslänge von ca. 20 cm auslegt waren, vorbehalten war, sofern der erfindungsgemäße Speicherbaustein oder die erfindungsgemäße Speicherbaugruppe eingesetzt wird.
  • Im Rahmen der vorliegenden Erfindung wird auch ein Herstellungsverfahren zur Herstellung eines Speicherbausteins beschrieben. Dieser Speicherbaustein umfasst mehrere Speicherchips, welche Daten speichern, und mehrere Anschlüsse über welche Steuersignale und Daten empfangen und zu den Speicherchips gesendet werden und über welche Daten von den Speicherchips entgegengenommen werden und weitergeleitet werden. Darüber hinaus versorgen diese Anschlüsse den Speicherbaustein und damit die darin enthaltenen Speicherchips mit Energie. Bei der Herstellung des Speicherbausteins werden die Speicherchips dabei in einem oder in mehreren Stapeln innerhalb eines Gehäuses des Speicherbausteins angeordnet. Dabei wird jeder DQ-Anschluss der Speicherchips mit einem jeweiligen Anschluss des Speicherbausteins verbunden, so dass der Speicherbaustein die Funktionalität eines Speichermoduls aufweist.
  • Die Vorteile dieses Herstellungsverfahrens und damit des durch dieses Herstellungsverfahren erzeugten Speicherbausteins entsprechen den vorab beschriebenen Vorteilen, weshalb sie hier nicht wiederholt werden.
  • Die vorliegende Erfindung eignet sich vorzugsweise zum Einsatz bei mobilen Geräten, wie z.B. Handys oder Laptops. Selbstverständlich ist die vorliegende Erfindung jedoch nicht auf diesen bevorzugten Anwendungsbereich beschränkt, sondern kann beispielsweise auch in normalen PCs eingesetzt werden, um unter anderem die Taktrate, mit welcher der Arbeitsspeicher des PCs betrieben wird, zu erhöhen.
  • Die vorliegende Erfindung wird nun anhand bevorzugter Ausführungsformen, die in der beigefügten Zeichnung dargestellt sind, genauer beschrieben.
  • 1 stellt ein Speichermodul nach dem Stand der Technik dar.
  • 2 stellt eine erste Ausführungsform eines erfindungsgemäßen Speicherbausteins, bei welchem die Speicherchips in einem Stapel angeordnet sind, dar.
  • 3 stellt eine zweite Ausführungsform eines erfindungsgemäßen Speicherbausteins, bei welchem die Speicherchips in zwei nebeneinander liegenden Stapeln angeordnet sind, dar.
  • 4 stellt eine erfindungsgemäße Speicherbaugruppe bestehend aus einer Steuerung und einem erfindungsgemäßen Speicherbaustein dar.
  • In 2 ist eine erste erfindungsgemäße Ausführungsform eines Speicherbausteins 1 dargestellt. Dabei zeigt die 2a eine Draufsicht auf den Speicherbaustein 1 und 2b einen Querschnitt durch den Speicherbaustein 1. Bei dieser Ausführungsform umfasst der Speicherbaustein 1 genau vier Speicherchips 4, welche in einem Stapel 9 übereinander auf einem Substrat 14 angeordnet sind. Dabei wird der unterste Speicherchip 4 direkt auf dem Substrat 14 aufgebracht, während die drei darüber angeordneten Speicherchips 4 jeweils auf einer Harzschicht 18 platziert werden, welche auf die Oberseite des jeweils darunter angeordneten Speicherchip 4 aufgebracht wird. Anders ausgedrückt befindet sich jeweils eine Harzschicht 18 zwischen zwei übereinander angeordneten Speicherchips 4.
  • Auf der Unterseite des Substrats 14 befinden sich als Anschlüsse des Speicherbausteins 1 Lötpunkte bzw. Balls 8, welche in 15 Reihen mit jeweils 20 Balls 8 angeordnet sind. Dabei beträgt der Abstand zwischen einem Mittelpunkt eines Balls 8 und einem Mittelpunkt eines mit diesem benachbarten Balls 8 0,8 cm, wodurch sich eine Fläche für die Balls 8 von ungefähr 16 mm × 12 mm ergibt. Von jedem Ball 8 führt eine Leiterbahn 7 durch das Substrat 14 zu einem Kontakt 19, 20 auf der Oberseite des Substrats 14. Dabei sind die Kontakte 20, welche zu den DQ-Leitungen bzw. zu dem DQ-Bereich 3 gehören, quadratisch, während die Kontakte 19, welche zu dem CA-Bus bzw. zu dem CA-Bereich 2 gehören rechteckig ausgebildet sind. Der Grund dafür ist, dass die Kontakte 20 des DQ-Bereichs 3 jeweils nur mit einem Bond-Draht 6 verbunden sind, während die rechteckigen Kontakte 19 des CA-Bereichs 2 mit jeweils vier Bond-Drähten 6 verbunden sind, weshalb die Länge der rechteckigen Kontakte 19 auch um mehr als den Faktor 4 länger als die Breite ist. Der Grund dafür ist wiederum, dass die quadratischen Kontakte 20 des DQ-Bereichs 3 mit jeweils nur einem Anschluss eines Speicherchips 4 verbunden sind, während die rechteckigen Kontakte 19 des CA-Bereichs 2 mit allen vier Speicherchips 4 verbunden werden müssen. Während nämlich die CA-Signale (CA steht für Command Adress) an alle Speicherchips 4 geführt werden müssen, betreffen die DQ-Signale (DQ steht für Data Query) nur jeweils einen Speicherchip 4.
  • Dabei speichert jeder Speicherchip 4 16 Bit eines 64 Bit langen Wortes. Daher sind die beiden inneren Reihen mit jeweils acht Kontakten 20 mit 16 DQ-Signalen beaufschlagt, welche mit dem untersten Speicherchip 4 verbunden sind und diesen mit 16 Datenbit versorgen beziehungsweise 16 Datenbit aus dem Speicherchip 4 lesen. Die beiden zweitinnersten Reihen mit ebenfalls jeweils acht Kontakten 20 versorgen den zweituntersten Speicherchip mit 16 Datenbit beziehungsweise lesen 16 Datenbit aus diesem Speicherchip 4. Genauso sind die beiden äußeren Reihen mit jeweils acht Kontakten 20 mit dem obersten Speicherchip 4 verbunden und die beiden zweitäußersten Reihen mit dem zweitobersten Speicherchip 4 verbunden und versorgen diese beiden Speicherchips 4 mit jeweils 16 DQ-Signalen, um jeweils 16 Bit in diese beiden oberen Speicherchips 4 zu schreiben und/oder von ihnen zu lesen.
  • Der Stapel 9 zusammen mit den Bond-Drähten 6 wird von einem Gehäuse 17 des Speicherbausteins 1 umschlossen, welches auf dem Substrat 14 angeordnet ist. Zusammen mit den Balls 8 und dem Gehäuse 17 weist der Speicherbaustein 1 eine Höhe H auf.
  • Es sei darauf hingewiesen, dass bei der in 2 dargestellten Ausführungsform jeder Ball 8 über eine Leiterbahn 7 und einen Bonddraht mit mindestens einem Anschluss eines der vier Speicherchips 4 verbunden ist (wie oben ausgeführt ist, ist ein ein CA-Signal tragender Ball 8 mit vier Anschlüssen, jeweils einem auf jedem Speicherchip 4 verbunden). Umgekehrt ist jeder Anschluss eines der vier Speicherchips 4 über einen Bonddraht 6 und eine Leiterbahn 7 mit einem Ball 8 verbunden.
  • Während bei der in 2 dargestellten Ausführungsform die Kontakte 19, 20 nur rechts und links in 2a neben dem Stapel 9 angeordnet sind, können die Kontakte 19, 20 natürlich auch nur auf einer Seite des Stapels 9 oder auf alien vier Seiten des Stapels 9 angeordnet sein.
  • Da die Speicherchips 4 erfindungsgemäß übereinander angeordnet sind, ist eine erforderliche Leitungslänge, um alle vier Speicherchips 4 mit demselben CA-Signal zu versorgen, wesentlich kürzer als dies nach dem Stand der Technik der Fall ist, wobei die Speicherchips nebeneinander angeordnet sind (siehe 1). Aus diesem Grund sind Störungen aufgrund von Reflexionen gerade hinsichtlich der CA-Signale im Vergleich zum Stand der Technik wesentlich weniger störend, weshalb die entsprechenden CA-Anschlüsse auf den vier Speicherchips sternförmig, ausgehend von jeweils einem Kontakt 19 im CA-Bereich 2 versorgt werden können, während die CA-Anschlüsse der Speicherchips beim Stand der Technik in der Form einer Daisy Chain angeschlossen sind. Dies gilt auch, wenn die Speicherchips 4 in mehreren Stapeln angeordnet sind (siehe 3).
  • In 3 ist eine zweite erfindungsgemäße Ausführungsform eines Speicherbausteins 1 schematisch dargestellt. Bei dieser Ausführungsform sind vier Speicherchips 4 in zwei nebeneinander liegenden Stapeln 9 von jeweils zwei Speicherchips 4 angeordnet. Da die zweite Ausführungsform in wesentlichen Teilen der ersten Ausführungsform entspricht, werden im Folgenden nur die Unterschiede beschrieben.
  • Man erkennt in 3a, dass der CA-Bereich 2, welcher die rechteckigen Kontakte 19 (in 3a nicht dargestellt) aufweist, nur in dem oberen Bereich zwischen den beiden Stapeln 9 angeordnet ist. Dies hat den Vorteil, dass von einem Kontakt 19 alle vier Speicherchips in beiden Stapeln 9 über vier Bond-Drähte 6 mit CA-Signalen versorgt werden. Die Kontakte 20 (in 3a nicht dargestellt) des DQ-Bereichs 3 sind zum einen im unteren Bereich zwischen den beiden Stapeln 9 wie auch rechts neben dem rechten Stapel 9 und links neben dem linken Stapel (in 3a) angeordnet.
  • In 3a ist auch der Spine 13, welcher in jedem Speicherchip 4 enthalten ist, schematisch dargestellt, welcher aus Vereinfachungsgründen bei den Speicherchips 4 der 2 nicht abgebildet ist. Darüber hinaus ist in 3a auch der RDL 15 dargestellt. Mit dem RDL 15 werden Anschlüsse des Speicherchips 4 an den Rand verlagert, damit diese Anschlüsse mittels der Bond-Drähte 6 auch bei denjenigen Speicherchips 4 verbunden werden können, bei welchen ein weiterer Speicherchip 4 darüber angeordnet ist. Je weiter entfernt vom Rand des Speicherchips ein Anschluss eines Speicherchips 4 angeordnet ist, desto schwieriger ist es diesen Anschluss mit einem Bond-Draht 6 zu kontaktieren, wenn sich über diesem Speicherchip 4 noch ein weiterer Speicherchip 4 befindet.
  • Im Vergleich zur ersten in 2 dargestellten Ausführungsform weist die in 3 dargestellte Ausführungsform eines Speicherbausteins 1 eine geringere Höhe H auf, besitzt aber dafür nahezu die doppelte Breite. Hinsichtlich einer Leitungslänge zwischen einem Ball 8 und einem Anschluss des obersten Speicherchips 4 besitzt die zweite Ausführungsform in 3 aufgrund der geringeren Höhe H Vorteile gegenüber der ersten Ausführungsform in 2. Ein weiterer Vorteil der zweiten Ausführungsform ist, dass der Speicherbaustein im Vergleich zur ersten Ausführungsform mehr Platz für die Balls 8 auf der Unterseite des Substrats 14 unterhalb der beiden Stapel 9 aufweist, so dass bei der zweiten Ausführungsform einfacher alle Balls 8 in einer Fläche angeordnet werden können, die gleich der Grundfläche der beiden Stapel einschließlich der von den Kontakten 19, 20 benötigten Fläche ist.
  • Es ist technisch ohne größere Probleme möglich, vier oder sogar acht Speicherchips 4 übereinander anzuordnen und mittels Bond-Drähten zu verbinden, wie es in 2 oder 3 dargestellt ist. Daher könnte die erste Ausführungsform auch acht Speicherchips 4 (dann würde jeder Speicherchip acht Bit eines 64 Bit breiten Wortes speichern) und die zweite Ausführungsform 16 Speicherchips 4 (zwei Stapel mit jeweils acht Speicherchips) umfassen.
  • Des Weiteren ist es möglich, dass ein erfindungsgemäßer Speicherbaustein mehr als zwei Stapel, beispielsweise vier Stapel aufweist. Wenn jeder dieser vier Stapel acht Speicherchips umfasst, weist der gesamte Speicherbaustein dann 32 Speicherchips auf. Bei einem Speicherbaustein mit mehr als zwei Stapeln ist es wichtig, dass die Stapel punktsymmetrisch angeordnet werden, so dass im Zentrum dieser Anordnung die Kontakte 19, von welchen die CA-Signale an alle Speicherchips in allen Stapeln verteilt werden, angeordnet werden kann.
  • In 4 ist eine Ausführungsform einer erfindungsgemäßen Speicherbaugruppe 21 dargestellt, welche einen Speicherbaustein 1 und eine Steuerung 10 für den Speicherbaustein 1 umfasst, welche beide auf einer Leiterplatte 12 angeordnet sind. Die Steuerung 10 ist bei dieser Ausführungsform über einen Front-Side-Bus 16 mit einer CPU verbunden. Die Steuerung 10 ist über 32 CA-Leitungen 2 und über 88 DQ-Leitungen 3 mit dem Speicherbaustein 1 verbunden. Dabei sendet die Steuerung 10 über die 32 CA-Leitungen 2 Steuerbefehle und Adressen an den Speicherbaustein 1, während über die 88 DQ-Leitungen hauptsächlich Daten von der Steuerung 10 an den Speicherbaustein 1 gesendet oder über die Steuerung 10 von dem Speicherbaustein 1 ausgelesen werden, um sie dann über den Front-Side-Bus 16 an die CPU weiterzuleiten.

Claims (24)

  1. Speicherbaustein, welcher ein Gehäuse (17), mehrere Speicherchips (4) zum Speichern von Daten und mehrere Anschlüsse (8) zum Empfangen und Senden von Steuersignalen und Daten zu und von den Speicherchips (4) sowie zur Energieversorgung des Speicherbausteins (1) umfasst, wobei die mehreren Speicherchips (4) in mindestens einem Stapel (9) angeordnet sind, und wobei der mindestens eine Stapel (9) in dem Gehäuse (17) untergebracht ist. dadurch gekennzeichnet, dass der Speicherbaustein (1) derart ausgestaltet ist, dass er die Funktionalität eines Speichermoduls aufweist, so dass jeder DQ-Anschluss der Speicherchips (4) mit einem jeweiligen Anschluss des Speicherbausteins (1) verbunden ist.
  2. Speicherbaustein nach Anspruch 1, dadurch gekennzeichnet, dass der Speicherbaustein (1) derart ausgestaltet ist, dass er die Funktionalität eines DIMMs aufweist
  3. Speicherbaustein nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die mehreren Speicherchips (4) derart angeordnet sind, dass eine Länge irgendeiner Verbindungsleitung von einem der Anschlüsse (8) des Speicherbausteins (1) zu einem Anschluss eines der Speicherchips (4) nicht länger als die Summe einer längsten Kantenlänge eines der Speicherchips (4) und einer Höhe (H) des Speicherbausteins (1) ist.
  4. Speicherbaustein nach Anspruch 3, dadurch gekennzeichnet, dass die Länge nicht länger als 2 cm ist.
  5. Speicherbaustein nach einem der Ansprüche 1–4, dadurch gekennzeichnet, dass die Speicherchips (4) in genau einem Stapel (9) angeordnet sind.
  6. Speicherbaustein nach einem der Ansprüche 1–4, dadurch gekennzeichnet, dass die Speicherchips (4) in genau zwei Stapeln (9) nebeneinander angeordnet sind.
  7. Speicherbaustein nach einem der Ansprüche 1–4, dadurch gekennzeichnet, dass die Speicherchips (4) in mehr als zwei Stapeln (9) angeordnet sind.
  8. Speicherbaustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass in dem mindestens einen Stapel (9) vier oder acht Speicherchips (4) übereinander angeordnet sind.
  9. Speicherbaustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Speicherbaustein (1) einen Speicher (5) zum Speichern von Steuerinformationen zum Steuern des Speicherbausteins (1) umfasst.
  10. Speicherbaustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass jeder Anschluss des Speicherbausteins (1) ein Lötpunkt (8) ist.
  11. Speicherbaustein nach Anspruch 10, dadurch gekennzeichnet, dass jeder Lötpunkt (8) auf der Unterseite des Speicherbausteins (1) angeordnet ist.
  12. Speicherbaustein nach Anspruch 10, dadurch gekennzeichnet, dass der Speicherbaustein (1) ein Substrat (14) umfasst, auf dessen Unterseite die Lötpunkte (8) aufgebracht sind, dass jeder Lötpunkt (8) über eine Leiterbahn (7) des Substrats (14) mit mindestens einem Bond-Draht (6) verbunden ist, und dass jeder Bond-Draht (6) mit einem Anschluss eines der Speicherchips (4) verbunden ist.
  13. Speicherbaustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Speicherbaustein (1) derart ausgestaltet ist, dass ein CA-Signal, welches einem bestimmten Anschluss jedes Speicherchips (4) zuzuführen ist, ausgehend von einem Kontakt (19) des Speicherbausteins (1) sternförmig mit den bestimmten Anschlüssen aller Speicherchips (4) verbunden ist.
  14. Speicherbaustein nach einem der Ansprüche 1–12, dadurch gekennzeichnet, dass der Speicherbaustein derart ausgestaltet ist, dass ein CA-Signal, welches einem bestimmten Anschluss jedes Speicherchips zuzuführen ist, ausgehend von einem Kontakt des Speicherbausteins über eine Through Silicon Via-Technik an die bestimmten Anschlüsse aller Speicherchips geführt ist.
  15. Speicherbaugruppe umfassend mindestens einen Speicherbaustein (1) nach einem der vorhergehenden Ansprüche, und eine Steuerung (10) für den mindestens einen Speicherbaustein.
  16. Speicherbaugruppe nach Anspruch 15, dadurch gekennzeichnet, dass der Abstand zwischen der Steuerung (10) und dem mindestens einen Speicherbaustein (1) kleiner als 4 cm ist.
  17. Speicherbaugruppe nach Anspruch 15 oder 16, dadurch gekennzeichnet, dass die Steuerung ein Mikroprozessor (10) ist.
  18. Speicherbaugruppe nach einem der Ansprüche 15–17, dadurch gekennzeichnet, dass die Steuerung (10) auf eine maximale Leitungslänge für Leitungen zwischen der Steuerung (10) und den Speicherchips (4) des mindestens einen Speicherbausteins (1) von 5 cm ausgelegt ist.
  19. Herstellungsverfahren zur Herstellung eines Speicherbausteins, welcher mehrere Speicherchips (4) zum Speichern von Daten und mehrere Anschlüsse (8) zum Empfangen und Senden von Steuersignalen und Daten zu und von den Speicherchips (4) sowie zur Energieversorgung des Speicherbausteins (1) umfasst, wobei die mehreren Speicherchips (4) in mindestens einem Stapel (9) auf einem Substrat (14) angeordnet werden, und wobei über den Speicherchips (4) ein Gehäuse (17) auf dem Substrat (14) angeordnet wird, dadurch gekennzeichnet, dass jeder DQ-Anschluss der Speicherchips (4) mit einem jeweiligen Anschluss des Speicherbausteins (1) verbunden wird, so dass der Speicherbaustein (1) die Funktionalität eines Speichermoduls aufweist.
  20. Herstellungsverfahren nach Anspruch 19, dadurch gekennzeichnet, dass die Speicherchips (4) in genau einem Stapel (9) angeordnet werden.
  21. Herstellungsverfahren nach Anspruch 19, dadurch gekennzeichnet, dass die Speicherchips (4) in genau zwei Stapeln (9) nebeneinander angeordnet werden.
  22. Herstellungsverfahren nach einem der Ansprüche 19–21, dadurch gekennzeichnet, dass der unterste Speicherchip (4) als erster unterer Speicherchip (4) des mindestens einen Stapels (9) auf dem Substrat (14) angeordnet wird, dass abwechselnd bis zum obersten Speicherchip (4) des mindestens einen Stapels (9) Harz (18) auf den jeweils unteren Speicherchip (4) aufgetragen wird und auf dieses Harz (18) ein weiterer Speicherchip (4) des mindestens einen Stapels (9) angeordnet wird.
  23. Herstellungsverfahren nach einem der Ansprüche 19–22, dadurch gekennzeichnet, dass auf der Unterseite des Substrats (14) Lötpunkte (8) aufgebracht werden, dass für jeden Lötpunkt (8) eine Leiterbahn (7) von der Unterseite des Substrats (14) zu der Oberseite des Substrats (14) hergestellt wird, dass jede Leiterbahn (7) an der Oberseite des Substrats (7) mit einem Ende mindestens eines Bond-Drahts (6) verbunden wird, und dass ein anderes Ende jedes Bond-Drahtes (6) mit einem Anschluss eines der Speicherchips (4) verbunden wird.
  24. Herstellungsverfahren nach einem der Ansprüche 19–23, dadurch gekennzeichnet, dass das Herstellungsverfahren derart ausgestaltet wird, dass mit dem Herstellungsverfahren ein Speicherbaustein (1) nach einem der Ansprüche 1–14 hergestellt wird.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8006062B1 (en) * 2007-05-10 2011-08-23 Nvidia Corporation Apparatus, system, and method for extended serial presence detect for memory performance optimization
US7791175B2 (en) * 2007-12-20 2010-09-07 Mosaid Technologies Incorporated Method for stacking serially-connected integrated circuits and multi-chip device made from same
US8399973B2 (en) * 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
JP5253901B2 (ja) 2008-06-20 2013-07-31 株式会社東芝 メモリシステム
US8334599B2 (en) 2008-08-21 2012-12-18 Qimonda Ag Electronic device having a chip stack
WO2010138480A2 (en) 2009-05-26 2010-12-02 Rambus Inc. Stacked semiconductor device assembly

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US20040164393A1 (en) * 2001-02-22 2004-08-26 Rambus, Inc. Stacked semiconductor module
DE102005010156A1 (de) * 2004-03-02 2005-10-06 Infineon Technologies Ag Integrierte Schaltung mit Umlenkungsschicht und Anordnung aus gestapelten Einzelschaltkreisen

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4851834A (en) * 1984-01-19 1989-07-25 Digital Equipment Corp. Multiport memory and source arrangement for pixel information

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US20040164393A1 (en) * 2001-02-22 2004-08-26 Rambus, Inc. Stacked semiconductor module
DE102005010156A1 (de) * 2004-03-02 2005-10-06 Infineon Technologies Ag Integrierte Schaltung mit Umlenkungsschicht und Anordnung aus gestapelten Einzelschaltkreisen

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