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Die
Erfindung betrifft eine Platine, insbesondere für ein Speichermodul, ein Speichermodul,
ein Speichermodul-System, sowie ein Verfahren zur Herstellung einer
Platine, insbesondere für
ein Speichermodul.
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Derartige
Speichermodule finden insbesondere in handelsüblichen Computern, beispielsweise PCs
(Personal Computer), Laptops, Notebooks, Workstation-Rechner, Server-Rechner,
etc. Anwendung. Vorzugsweise zur Ausstattung der genannten Computer
mit Arbeitsspeicher weist die Hauptplatine, das sog. Motherboard
im Allgemeinen ein oder mehrere Steckplatinenbuchsenleisten für die genannten Speichermodule
auf, sowie ein oder mehrere Speicher-Steuerprozessor (Memory Controller),
welche die Schreib- und Lesezugriffe auf Speicherbauelemente der
Speichermodule seitens einer oder mehreren CPUs (CPU = Central Processing
Unit), d.h. Hauptprozessoren der Computer koordinieren.
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Hierzu
sind die verschiedenen Komponenten des Motherboards, z.B. die o.g.
Speichermodule, die CPU, der Speicher-Steuerprozessor, etc. – zum Austausch
entsprechender Daten-, Adress- und/oder Steuersignale – bevorzugt über ein
oder mehrere Bus-Systeme miteinander verbunden.
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Als
Speichermodule, welche in die o.g. Steckplatinenbuchsenleisten eingesteckt
werden können,
eignen sich z.B. entsprechende SIMM- oder DIMM-Speicherkarten (SIMM
= Single In-Line Memory Module, DIMM = Dual In-Line Memory Module),
die jeweils eine Vielzahl von Speicherbauelementen aufweisen, z.B.
eine Vielzahl von RAM-Speicherbauelementen, insbesondere SRAMs oder
DRAMs (SRAM = Static Random Access Memory, DRAM = Dynamic Random
Access Memory).
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Alternativ
zu den o.g. Speichermodulen können
bei einer Vielzahl von Anwendungen – insbesondere z.B. bei Server-
oder Workstation-Rechnern, etc. – Speichermodule mit vorgeschalteten
Daten-Zwischenspeicher-Bauelementen (Buffern) zum Einsatz kommen,
z.B. sog. „buffered
DIMMs" oder „FB-DIMMs" (FB-DIMM = Fully
Buffered DIMM), etc.
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Vorzugsweise
weist ein Speichermodul, z.B. ein „FB-DIMM" auf einer Platine beidseitig Speicherbauelemente
auf. Die Ansteuerung der Speicherbauelemente erfolgt von einem Steuerbauelement.
Zur Ansteuerung der Speicherbauelemente enthält das Steuerbauelement als
Treiber/Steuer-Chip einen sog. Hub-Chip. Bevorzugt weisen das Steuerbauelement
sowie die Speicherbauelemente zur Erhöhung der Kontaktdichte der
Gehäuse
der Bauelemente und zur deren einfacheren Kontaktierung mit der
Platine ein „BGA"-(Ball-Grid-Array)-Gehäuse auf.
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In
einem planaren Entwurf einer „FBDIMM"-Spechermodul-Platine weist jedes
der Speicherbauelemente genau einen Speicherchip auf. Vorzugsweise
enthalten die Speicherchips DRAM(Dynamic Random Access Memory)-Speicherzellen.
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DRAM-Speicherzellen
sind typischerweise matrixartig innerhalb eines Speicherzellenfeldes
entlang von Wortleitungen und Bitleitungen angeordnet. Dabei sind
Grundelemente einer DRAM-Speicherzelle
ein Auswahltransistor, vorzugsweise ein Feldeffekttransistor, und
ein Speicherkondensator. Die Steuerkontakte der Auswahltransistoren
(z.B. Gate-Kontakte) einer bestimmten Spalte des Speicherzellenfeldes
sind jeweils mit einer bestimmten Wortleitung verbunden. Der eine
der gesteuerten Kontakte der Auswahltransistoren (z.B. der Source-Kontakt eines n-Kanal
Feldeffekttransistors) ist mit dem Speicherkondensator der jeweiligen
Speicherzelle verbunden. Schließlich
ist der andere der gesteuerten Kontakte der Aus wahltransistoren
(z.B. der Drain-Kontakt eines n-Kanal Feldeffekttransistors) einer
bestimmten Zeile des Speicherzellenfeldes jeweils mit einer bestimmten
Bitleitung verbunden.
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Eine
Information kann aus der Speicherzelle ausgelesen bzw. in die Speicherzelle
eingeschrieben werden, indem ein geeignetes Steuersignal auf der Wortleitung
den Auswahltransistor in den leitenden Zustand schaltet und dadurch
den Speicherkondensator mit der entsprechenden Bitleitung verbindet. Bei
einem Lesezugriff kann der Ladungszustand des Speicherkondensators über die
Bitleitung ausgelesen bzw. bei einem Schreibzugriff kann ein Ladezustand
in dem Speicherkondensator abgespeichert werden.
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Die
genannten Lese- und Schreibzugriffe auf die Speicherzellen der Speicherchips
erfolgen dadurch, dass der Hub-Chip des Steuerbauelements von einem
Speicher-Steuerprozessor angesteuert wird. Zur Kommunikation zwischen
dem Speicher-Steuerprozessor
mit dem Steuerbauelement auf dem „FBDIMM"-Speichermodul
dient ein Bus, der insbesondere erste (primary) und zweite (secondary) Hochgeschwindigkeitssignale
umfasst. Dazu weist das Steuerbauelement Empfänger und Sender auf, welche
vorbestimmte der ersten Hochgeschwindigkeitssignale empfangen bzw.
andere vorbestimmte der ersten Hochgeschwindigkeitssignale senden
sowie vorbestimmte der zweiten Hochgeschwindigkeitssignale empfangen
bzw. andere vorbestimmte der zweiten Hochgeschwindigkeitssignale
senden.
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Der
Bus wird über
die Platinenkontaktanschlüsse,
welche auf der Vorderseite und Rückseite der
eingesteckten Platine des Speichermoduls an deren Längskante
in Form einer Kontaktanschlussleiste angeordnet sind, mit der Steckplatinenbuchsenleiste
kontaktiert. Im Falle mehrer Busse zwischen dem Speicher-Steuerprozessor
und dem Steuerbauelement kann es vorgesehen sein, die Signale bestimmter
Busse den Kontaktanschlüssen
auf der Vorderseite der Platine und die Signale anderer bestimmter
Busse den Kontaktanschlüssen
auf der Rückseite
der Platine zuzuführen.
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Die
Bezeichnung „DIMM"(= Dual In-Line Memory
Module)-Speichermodul
rührt daher,
dass die Kontaktanschlüsse
auf der Vorderseite und Rückseite
der Platine für
ein Speichermodul im Gegensatz zu „SIMM"(= Single In-Line Memory Module)-Speichermodulen unterschiedliche
Signale führen. Über den wenigstens
einen Bus können
insbesondere auch Steuersignale an das Steuerbauelement gesendet als
auch von dem Steuerbauelement empfangen werden. Dazu sind die Busleitungen über die
Kontaktanschlüsse
des Steuerbauelements sowohl mit Sendern (Tx-Transmittern) als auch
mit Empfängern (Rx-Receivern)
im Hub-Chip des Steuerbauelements verbunden.
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Die
Vorderseite der eingesteckten Platine für ein Speichermodul ist gleichbedeutend
mit der Oberseite der im Querschnitt dargestellten Platine für ein Speichermodul
in 5, welche den Lagenaufbau der Platine für ein Speichermodul
verdeutlicht. Entsprechend ist die Rückseite der eingesteckten Platine
für ein
Speichermodul gleichbedeutend mit der Unterseite der Platine für ein Speichermodul
in der Querschnittsdarstellung in 5.
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Mit
zunehmender CPU-Leistung wachsen die Anforderung an die Datenübertragungsrate
zwischen Speichermodul und Motherboard und damit auch an die Datenübertragungsrate
zwischen Steuerbauelement und Speicher-Steuerprozessor. Diese wird
einerseits bestimmt durch die Speichertaktraten der Speicherchips,
welche üblicherweise
im dreistelligen MHz-Bereich liegen. Höheren Datenübertragungsraten durch höhere Speichertaktraten
sind oftmals noch technologische Grenzen gesetzt.
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Deshalb
kommt zur Erhöhung
der Datenübertragungsrate
zwischen Speichermodul und Motherboard bevorzugt die „DDR"-(Double-Datarate)-Technologie
zum Einsatz, bei welcher die Daten vom bzw. auf das Speichermodul
sowohl bei der ab- als auch bei der aufsteigenden Flanke des Speichertakts übertragen
werden.
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Die
Nachfolgetechnologien „DDR2" und „DDR3" erhöhen die
genannte Datenübertragungsrate
nochmals dadurch, dass die Taktraten der Ein- und Ausgangstreiber
des Speichermoduls gegenüber
der jeweiligen Speichertaktrate verdoppelt bzw. vervierfacht sind.
Dadurch lassen sich über
die einzelnen Busleitungen des genannten Busses bereits entsprechend
hohe Datenraten im dreistelligen MB/s-Bereich, auf dem Bus insgesamt
im Gb/s-Bereiche
erzielen.
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Um
die Signalintegrität
der einzelnen Bussignale auf der Platine für ein Speichermodul zu bewahren,
das Übersprechen
von bzw. auf andere Signale sowie die Einkopplung von Störungen zu
minimieren, werden die hochratigen Bussignale bevorzugt über spezielle
Hochgeschwindigkeitsleiterstrukturen, insbesondere über differentielle
Busleiterbahnenpaare auf der Platine für ein Speichermodul zwischen
den Platinenkontaktanschlüssen
und dem Steuerbauelement geführt.
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Der
Platz für
diese Leiterbahnenführung hängt auch
bei der Verwendung von Mehrlagen-Platinen für ein Speichermodul davon ab,
wie viele und wie die dicht die Speicherbauelemente auf der Platine
für ein
Speichermodul platziert sind. Bei einem sogenannten „Stacked" Entwurf eines „FBDIMM"-Speichermoduls anstelle
eines planaren Entwurfs sind innerhalb der Speicherbauelemente jeweils
zwei Speicherchips („Dual
Stacked") oder vier
Speicherchips („Quad
Stacked") gestapelt
angeordnet. Die gestapelte Anordnung der Speicherchips eröffnet bei
gleicher Speicherkapazität
die Möglichkeit,
auf der Oberseite und Unterseite des Speichermoduls nur jeweils eine
Reihe mit Speicherbauelementen zu platzieren.
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Entsprechend
einem Standard erfolgt bei einem „Stacked" Entwurf eines Speichermoduls die Zuführung der
an Platineneingangskontaktanschlüssen
eines ersten Busses anliegenden Ein gangssignale zu dem Steuerbauelement über Leiterbahnen, die
auf der Oberseite der Platine angeordnet sind, d.h. in der Regel
der Seite, auf der auch das Steuerbauelement platziert ist. Analog
werden Ausgangssignale seitens des Steuerbauelements Platinenausgangskontaktanschlüssen des
ersten Busses auf der Oberseite der Platine über Leiterbahnen zugeführt, welche
auf der Oberseite der Platine angeordnet sind.
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Im
Gegensatz dazu werden die Eingangssignale eines zweiten Busses,
welche gemäß dem erwähnten Standard
den Platineneingangskontaktanschlüssen auf der Unterseite der
Platine zuzuführen sind, über kurze
Leiterbahnen sog. „stubs" auf der Unterseite
der Platine mit einer durch die Platine geführten Durchkontaktierung („Far side-by-side
via") verbunden.
Diese verbindet die Platineneingangskontaktanschlüsse des
zweiten Busses mit Leiterbahnen, welche auf einer von vorbestimmten
inneren Lagen der mehrlagigen Platine angeordnet sind.
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In
der Nähe
des Steuerbauelements werden die Leiterbahnen der inneren Lagen über eine
weitere Durchkontaktierung mit einem kurzen Leiterstück auf der
Oberseite der Platine verbunden, welches die Eingangssignale des
zweiten Busses schließlich dem
Steuerbauelement zuführt.
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Analog
werden die vom Steuerbauelement den Platinenausgangskontaktanschlüssen des
zweiten Busses auf der Unterseite der Platine zuzuführende Signale, über ein
weiteres kurzes Leiterstück auf
der Oberseite der Platine und eine weitere Durchkontaktierung bis
zu einer von vorbestimmten inneren Lagen der Platine geführt. Auf
der inneren Lage der Platine ist eine Leiterbahn mit der letztgenannten Durchkontaktierung
verbunden, wobei die Leiterbahn bis zu einer weiteren Durchgangskontaktierung
führt. Diese
ist auf der Unterseite der Platine mit einem weiteren kurzen Leiterstück verbunden,
welches als Zuführung
zum Platinenausgangskontaktanschluss des zweiten Busses dient.
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Die
oben beschriebene Zuführung
von Signalen vom Speicher-Steuerprozessor
zum Steuerbauelement bzw. vom Steuerbauelement zum Speicher-Steuerprozessor
kann jedoch bei einem planar entworfenen „FBDIMM"-Speichermodul aufgrund von Platzmangel
insbesondere für
Hochgeschwindigkeitsleiterstrukturen in den genannten Lagen nicht verwirklicht
werden.
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3 zeigt
einen Ausschnitt auf eine Lage einer Platine für ein herkömmliches „FBDIMM"-Speichermodul. Dargestellt ist rechts
der symbolische Umriss des Steuerbauelements 20 und die
in zwei Reihen auf der linken Seite des Steuerbauelements kleineren
symbolischen Umrisse, welche die Platzierung der Speicherbauelemente 30 andeuten.
Ferner sind am unteren Rand der Lage der Platine die Platinenein-
und die Platinenausgangskontaktanschlüsse 112, an welche
der Bus angeschlossen ist, der das „FBDIMM"-Speichermodul mit dem Speicher-Steuerprozessor verbindet, über Kontaktanschlussflächen angedeutet.
Die Gesamtheit der Kontaktanschlussflächen für die Platinenein- und Platinenausgangskontaktanschlüsse 112 deutet
die Kontaktanschlussleiste 100 an.
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Wie
der schmale Korridor 125 zwischen der unteren Reihe der
Umrisse der Speicherbauelemente 30 und der angedeuteten
Kontaktanschlussleiste 100 zeigt, steht für die Hochgeschwindigkeitsleiterstrukturen
auf dieser Lage der Platine nur wenig Platz zur Verfügung. Daher
können
nur einige von den Platineneingangskontaktanschlüssen zu dem Steuerbauelement
führende
Leiterbahnen und nur einige von den von dem Steuerbauelement zu
den Platinenausgangskontaktanschlüssen zurückführende Leiterbahnen auf der
dargestellten Lage der Platine angeordnet werden. Die übrigen Platinenein-
und Platinenausgangskontaktanschlüsse werden über Leiterbahnen, die auf inneren
Lagen der mehrlagigen Platine angeordnet sind, dem Steuerbauelement
zugeführt
bzw. vom Steuerbauelement wieder den Platinenausgangskontaktanschlüssen zugeführt. Dazu sind
die Platinenein- und Platinenausgangskontaktanschlüsse wiederum über kurze
Leiterstücke
mit Durchkontaktierungen verbunden, die sich von der Oberseite,
d.h. der oberste Lage bis zur Unterseite, d.h. der untersten Lage
der Platine erstrecken. Über diese
Durchkontaktierungen sind die Platinenein- und Platinenausgangskontaktanschlüsse mit
den Leiterbahnen auf den inneren Lagen der Platine verbunden. Im
Bereich des Steuerbauelements sind weitere Durchkontaktierungen
angeordnet, durch welche die Signale von den Leiterbahnen auf den
inneren Lagen wieder zur Oberseite der Platine geführt werden.
Dort können
sie dem Steuerbauelement unmittelbar, d.h. lediglich über Kontaktierungsleiterstrukturen
des Steuerbauelements zugeführt
werden.
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Bei
Platinen für
herkömmliche
Speichermodule, insbesondere für
hochintegrierte Speichermodule, ist deswegen, um Platz zu gewinnen,
die Führung
der Hochgeschwindigkeitssignale (1. HS, 2. HS) des Busses, wie der
Lagenaufbau für
ein „DDR2" „FBDIMM"-Speichermodul in 4 zeigt, über mehrere
innere Lagen verteilt. Dies ist in mehrerlei Hinsicht nachteilig.
Zum einen steht den so über
die Lagen verteilten Hochgeschwindigkeitssignalen dennoch auf den
einzelnen Lagen vergleichsweise wenig Platz zur Führung zur
Verfügung.
Denn, wie die hohe Leiterstrukturdichte in der Lage Lay 1 bzw. der
Lage Lay 8 eines bekannten Speichermoduls in 1 und 2 zeigen,
werden auch viele andere Signale über die jeweiligen Lagen geführt. Weiterhin
kommt es aufgrund der räumlichen
Nähe der
Leitungsstrukturen für
die anderen Signale auch zu nachteiligem Übersprechen dieser Signale
auf die Hochgeschwindigkeitssignale und umgekehrt.
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Aufgabenstellung
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Die
Erfindung hat zur Aufgabe eine neuartige Platine, insbesondere für ein Speichermodul,
ein Speichermodul, ein Speichermodul-System sowie ein Verfahren
zur Herstellung einer Platine, insbesondere für ein Speichermodul, zur Verfügung zu stellen.
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Sie
erreicht dieses und weitere Ziele durch die Gegenstände der
Ansprüche
1, 13, 15 und 16.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Gemäß einem
Aspekt der Erfindung wird eine Platine zur Verfügung gestellt, insbesondere
für ein
Speichermodul, bevorzugt für
ein „DDR2" oder „DDR3"-„FBDIMM"-Speichermodul. Diese weist eine oberste
und eine untersten Lage sowie mehrere dazwischen übereinander
gestapelte inneren Lagen auf, jeweils mit vorbestimmten Leiterstrukturen.
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Besonders
vorteilhaft umfassen die inneren Lagen mindestens eine mittlere
Lage mit mindestens einer großflächigen Leiterstruktur
zur Führung
jeweils eines im Wesentlichen konstanten elektrischen Potentials.
Bevorzugt ist das im Wesentlichen konstante elektrische Potential
ein Versorgungsspannungspotentials für mindestens ein auf der Platine anzuordnendes
Bauelement, wie – im
Falle einer Platine für
ein Speichermodul – insbesondere
ein Steuerbauelement und ein oder mehrere Speicherbauelemente.
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Besonders
bevorzugt führt
mindestens eine großflächige Leiterstruktur
das positive Versorgungsspannungspotential für das mindestens eine Bauelement,
insbesondere für
ein integriertes Halbleiter-Bauelement mit Feldeffekttransistoren,
dessen positives Versorgungsspannungspotential üblicherweise mit VDD bezeichnet
wird. Alternativ führt
die mindestens eine oder eine weitere großflächige Leiterstruktur der mindestens
einen mittleren Lage auch das positive Versorgungsspannungspotential
für ein anderes
Bauelement, insbesondere für
ein integriertes Halbleiter-Bauelement mit Bipolartransistoren, dessen
positives Versorgungsspannungspotential üblicherweise mit VCC bezeichnet
wird.
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Schließlich kann
die mindestens eine oder eine weitere großflächige Leiterstruktur der mindestens
einen mittleren Lage auch zur Führung
des Massepotentials bestimmt sein, welches üblicherweise mit GND (von engl.
Ground) bezeichnet wird.
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Vorteilhaft
weist die Platine eine erste innere Lage unmittelbar über der
mittleren Lage, oder bei mehreren mittleren Lagen, über der
obersten mittleren Lage auf.
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Auf
der ersten inneren Lage sind mindestens vorbestimmte erste Hochgeschwindigkeitsleiterstrukturen
angeordnet, welche dazu bestimmt sind, erste Hochgeschwindigkeitssignale über den
größten Anteil
ihrer Führung
auf der Platine zwischen vorbestimmten Kontaktierungsleiterstrukturen
des mindestens einen Bauelements und vorbestimmten Platinenein-
und Platinenausgangskontaktanschlüssen auf der obersten und/oder
der untersten Lage zu führen.
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Entsprechend
weist die Platine eine zweite innere Lage unmittelbar unter der
mittleren Lage, oder bei mehreren mittleren Lagen, unter der untersten
mittleren Lage auf.
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Auf
der zweiten inneren Lage sind mindestens vorbestimmte zweite Hochgeschwindigkeitsleiterstrukturen
angeordnet, welche dazu bestimmt sind, zweite Hochgeschwindigkeitssignale über den größten Anteil
ihrer Führung
auf der Platine zwischen vorbestimmten der Kontaktierungsleiterstrukturen des
mindestens einen Bauelements und vorbestimmten der Platinenein-
und Platinenausgangskontaktanschlüssen auf der obersten und/oder
der untersten Lage zu führen.
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Der
o.g. Lagenaufbau, bei welchem für
die Führung
der Hochgeschwindigkeitssignale mit der ersten und der zweiten inneren
Lage spezielle Lagen vorgesehen sind, auf welcher nach Möglichkeit
außer den
ersten und zweiten Hochgeschwindigkeitsleiterstrukturen keine oder
möglichst
wenig andere Leiterstrukturen vorgesehen sind, ist besonders vorteilhaft.
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Dadurch
findet zum einen in der entsprechenden ersten und zweiten inneren
Lage im Wesentlichen kein Übersprechen
auf andere Signale statt. Andererseits ist der für die Führung zusätzlicher Hochgeschwindigkeitsleiterstrukturen
auf der ersten oder zweiten Lage, insbesondere für Platinen neuerer Speichermodulgenerationen,
zur Verfügung
stehende Platz erhöht.
Schließlich
sind die speziellen inneren Lagen für Hochgeschwindigkeitsleiterstrukturen
auch insofern vorteilhaft, als entsprechend weniger Lagen für Leiterstrukturen
mit Bezugsmasseflächen
vorgesehen werden müssen,
wie im Falle der über
mehrere Lagen verteilten Führung
der Hochgeschwindigkeitssignale.
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Im
Beispiel des neuartigen Lagenaufbaus der Platine in 5 können so
gegenüber
dem herkömmlichen
Lagenaufbau in 4 die Lagen Lay 2 und Lay 9
mit Bezugsmasseflächen
GND entfallen. Denn im Lagenaufbau nach 5 dienen
insbesondere nicht auch noch die Lagen Lay 3 und Lay 8 zu Führung der
ersten (1. HS) bzw. zweiten (2. HS) Hochgeschwindigkeitssignale
wie im Lagenaufbau nach 4.
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Stattdessen
sind im neuartigen Lagenaufbau nach 5, auf den
Lagen Lay 3 und Lay 8 Leiterstrukturen in Form von Bezugsmasseflächen angeordnet.
Diese großflächigen Leiterstrukturen
dienen sowohl den ersten Hochgeschwindigkeitsleiterstrukturen auf
der Lage Lay 4 bzw. den zweiten Hochgeschwindigkeitsleiterstrukturen
auf Lage Lay 7 als auch den Leiterstrukturen zu Führung weiterer
Signale (DQ, CA, CTRL, CLK), insbesondere weiterer Bussignale, auf
den Lagen Lay 2 bzw. Lay 9 als Bezugsmasseflächen.
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Die
neuartige, mindestens eine mittlere Lage zur Führung jeweils eines im Wesentlichen
konstanten elektrischen Potentials liegt somit zwischen der ersten
und der zweiten inneren Lage, welche zur hauptsächlichen Führung der ersten bzw. zweiten Hochgeschwindigkeitssignale
bestimmt sind. Dieser Lagenaufbau ist mehrerlei Hinsicht vorteilhaft.
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Einerseits
können
die genannten großflächigen Leiterstrukturen
der mindestens einen mittleren Lage dazu dienen, ein Übersprechen
(engl. Crosstalk) zwischen den ersten und zweiten Hochgeschwindigkeitssignalen
wesentlich zu vermindern. Ebenso ist die Erfindung insbesondere
für Speichermodule
insofern vorteilhaft, als für
die Führung
der ersten und der zweiten Hochgeschwindigkeitssignale jeweils eine
eigene innere Lage zum Einsatz kommt.
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Anderseits
erlaubt die Führung
der Versorgungsspannungspotentiale wie VDD und VCC über die
genannten großflächigen Leiterstrukturen
geringe Impedanzen in den Versorgungsspannungspfaden auf der Platine
und damit geringe Spannungsverluste über den parasitären Zuführungsimpedanzen.
Dadurch steht den entsprechenden Bauelementen an den entsprechenden
Kontaktierungsleiterstrukturen für
das entsprechende Versorgungsspannungspotential auf der Platine
eine effektive Versorgungsspannung zur Verfügung, die dadurch weniger unterhalb
der Sollversorgungsspannung liegt. Dies ermöglicht einen zuverlässigeren
Betrieb der Bauelemente, insbesondere von Halbleiter-Speicherbauelementen neueren
Generationen mit sehr niedrigen Versorgungsspannungen.
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Weiterhin
sind vorteilhaft auf der obersten und/oder der untersten Lage mindestens
die folgenden Strukturen angeordnet: Zum einen mehrere Kontaktierungsleiterstrukturen
für das
mindestens eine Bauelement, insbesondere das Steuerbauelement und
ein oder mehrere Speicherbauelemente bei einer Platine für ein Speichermodul.
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Kontaktierungsleiterstrukturen
im o.g. Sinne sind vorbestimmt geformte Leiterstrukturen, die vorbestimmten
Kontaktelementen eines Bauelement zuordnet sind. Sie ermöglichen
es, dass das Bauelement in einem bevorzugt automatisierten Bestückungspro zess
auf der Platine platziert und über übliche Kontaktierungstechnologien
wie insbesondere Löten
leitend mit den jeweiligen Kontaktierungsleiterstrukturen verbunden
werden. Besonders bevorzugt weist das mindestens eine Bauelement
ein „BGA"(Ball Grid Array)-Gehäuse auf,
so dass bevorzugte Kontaktierungsleiterstrukturen Anschlusslötflecken
für die
Lötbälle des „BGA"-Gehäuses sind.
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Ferner
sind vorteilhaft auf der obersten und/oder der untersten Lage mehrere
Platinenein- und Platinenausgangskontaktanschlüsse angeordnet. Diese dienen
insbesondere dazu, die Ein- und Ausgangskontakte
des mindestens einen Bauelements mit wenigstens einem externen Bauelement zu
verbinden. Zum Beispiel wird im Falle der Platine für ein Speichermodul
das Steuerbauelement mit einem externer Speicher-Steuerprozessor
verbunden.
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Bevorzugt
sind dazu die Platinenein- und Platinenausgangskontaktanschlüsse entlang
einer Kante der Platine angeordnet. Dadurch kann die Platine auf
einfache Weise mit der durch die Kontaktanschlüsse entlang der Kante gebildeten
Kontaktanschlussleiste in eine Steckplatinenbuchsenleiste – im Falle
der Platine für
ein Speichermodul in eine Speicher-Steckplatinenbuchsenleiste eines Motherboards – eingesteckt
werden.
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Schließlich weist
die Platine auf der obersten und/oder der untersten Lage vorteilhaft
mehrere kurze Leiterstrukturen sog. "stubs" auf, die jeweils
mit vorbestimmten der Platinenein- oder Platinenausgangskontaktanschlüsse oder
vorbestimmten der ersten oder zweiten Hochgeschwindigkeitsleiterstrukturen über Durchkontaktierungen
zwischen den Lagen verbunden sind.
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Dies
ist vorteilhaft, weil dadurch ein Übersprechen auf der obersten
und/oder der untersten Lage der nur über die kurzen Leiterstrukturen
geführten
Hochgeschwindigkeitssignale auf andere in Leiterstrukturen der oberen
bzw. unteren Lagen geführte
Signale und eine Rauscheinspeisung über die auf der obersten bzw.
untersten Lage angeordneten Kontaktanschlüsse der Bauelemente, insbesondere in
die Substrate der Halbleiter-Bauelemente, weitestgehend vermieden
wird.
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Bevorzugt
werden die ersten und zweiten Hochgeschwindigkeitssignale zwischen
vorbestimmten der Kontaktierungsleiterstrukturen für das mindestens
eine Bauelement, welche bevorzugt in Form von Kontaktierungsleiterstrukturen
für ein „BGA"(Ball Grid Array)-Gehäuse ausgebildet
sind, und vorbestimmten der Durchkontaktierungen, welche jeweils entsprechend
mit vorbestimmten der ersten oder zweiten Hochgeschwindigkeitsleiterstrukturen
verbunden sind, nur über
die kurzen Leiterstrukturen geführt.
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Ebenso
werden die ersten und zweiten Hochgeschwindigkeitssignale auf der
obersten und/oder untersten Lage vorzugsweise zwischen vorbestimmten
der Platinenein- und/oder Platinenausgangskontaktanschlüsse und
vorbestimmten der Durchkontaktierungen, welche jeweils entsprechend mit
vorbestimmten der ersten oder zweiten Hochgeschwindigkeitsleiterstrukturen
verbunden sind, nur über
die kurzen Leiterstrukturen geführt.
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In
einer bevorzugten Ausführungsform
ist zwischen den Kontaktierungsleiterstrukturen des mindestens einen
Bauelements und den Platinenein- und -ausgangskontaktanschlüssen mindestens durch
Teile der vorbestimmten Leiterstrukturen und durch vorbestimmte
der Durchkontaktierungen zwischen den Lagen mindestens ein Bus zur Übertragung
mindestens der ersten und zweiten Hochgeschwindigkeitssignale eingerichtet.
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Gemäß einer
vorteilhaften Weiterbildung weist die Platine mindestens eine erste
Abschirmungslage unmittelbar über
der ersten inneren Lage und mindestens eine zweite Abschirmungslage
unter der zweiten inneren Lage auf.
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Bevorzugt
weisen die erste und/oder die zweite Abschirmungslage mindestens
eine großflächige – bevorzugt
im Wesentlichen flächendeckende – Leiterstruktur
auf, die dazu bestimmt ist, jeweils ein im Wesentlichen konstantes
elektrisches Potential – bevorzugt
das Massepotential – zu
führen.
Die auf der ersten und/oder der zweiten Abschirmungslage angeordneten
Leiterstrukturen können
in vorteilhafter Weise den Hochgeschwindigkeitsleiterstrukturen
auf der ersten bzw. zweiten inneren Lage als Leiterstrukturen für die Bezugsmasse
dienen. Dadurch sind die Leitungsimpedanzen der Hochgeschwindigkeitsleiterstrukturen
kalkulierbarer und können
entsprechend besser auf die mit den jeweiligen Hochgeschwindigkeitsleiterstrukturen
verbundenen Quell- und Lastimpedanzen angepasst werden.
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Ein
Lagenaufbau mit erster und zweiter Abschirmungslage über bzw.
unter den hochgeschwindkeitssignalführenden Lagen ist ferner insofern
vorteilhaft, als dadurch ein Übersprechen
auf Leiterstrukturen der darüber-
bzw. darunter angeordneten Lagen weitestgehend vermieden wird. Insbesondere
ist dieser Lagenaufbau mit abgeschirmten, möglichst tief „vergrabenen" Hochgeschwindigkeitsleiterstrukturen in
dieser Weiterbildung der o.g. Ausgestaltung vorteilhaft, da zum
einen im Wesentlichen ein Übersprechen
zwischen den Hochgeschwindigkeitsleiterstrukturen und den Leiterstrukturen
auf der obersten oder untersten Lage vermieden wird.
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Zudem
sind die Hochgeschwindigkeitsleiterstrukturen durch die Abschirmungslagen
auch gegenüber
den Kontaktanschlüssen
der Bauelemente abgeschirmt. Dadurch wird eine Rauscheinspeisung über die
Kontaktanschlüsse
der Bauelemente in die Bauelemente, insbesondere in die Substrate
der integrierten Halbleiter-Bauelemente, weitestgehend vermieden.
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Dadurch
ist der o.g. Lagenaufbau auch neueren Entwicklungen im Speichermoduldesign überlegen,
bei denen die Hochgeschwindigkeitsleiterstrukturen größtenteils
in den oberen oder unteren Lagen geführt werden. Diese weisen entsprechend
die Nachteile höheren Übersprechens
zu weiteren Leiterstrukturen auf der obersten und/oder untersten Lage
der Platine und höherer
Rauscheinspeisung durch die Signale auf den Hochgeschwindigkeitsleiterstrukturen über die
Kontaktanschlüsse
der Bauelemente, insbesondere in die Substrate der Halbleiter-Bauelemente, auf.
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In
einer weiteren bevorzugten Ausbildung weist die Platine über der
ersten Abschirmungslage und/oder unter der zweiten Abschirmungslage
mindestens eine weitere innere Lage im Wesentlichen zur Führung weiterer
Signale auf. Dadurch schirmt die erste oder zweite Abschirmungslage
auch die darüber
bzw. darunter angeordnete weitere innere Lage gegenüber der
ersten bzw. zweiten inneren Lage ab. Ein Übersprechen zwischen den ersten oder
zweiten Hochgeschwindigkeitssignalen und den über die weiteren inneren Lagen
geführten
Signale wird somit in vorteilhafter Weise weitestgehend minimiert.
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Vorzugsweise
werden über
die mindestens eine weitere innere Lage über der ersten Abschirmungslage
bzw. unter der zweiten Abschirmungslage weiterer Signale des mindestens
einen Busses zwischen vorbestimmten der Kontaktierungsleiterstrukturen
für das
mindestens eine Bauelement und vorbestimmten der Platinenein- und
Platinenausgangskontaktanschlüsse
geführt.
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Aus
Gründen
einer hohen Kompatibilität
zu bestehenden Entwürfen
für Platinen,
insbesondere Platinen für übliche Speichermodule
mit spezifizierten Abmaßen,
also auch spezifizierter Platinendicke, sind vorteilhaft Platinen
mit insgesamt zehn Lagen besonders bevorzugt. Ein Verzicht darauf,
für zusätzliche
Hochgeschwindigkeitsleiterstrukturen insbesondere für Platinen
neuer Speichermodulgenerationen die Anzahl der Lagen zu erhöhen, hat
diverse Vorteile.
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Zum
einen können
auch für
die neuen Platinen insbesondere Hochgeschwindigkeitsleiterstrukturen
mit bekannter Leitungsimpedanz beispielsweise aus Entwurfsbibliotheken
bestehender Platinenlayoutentwürfe
weitergenutzt werden. Ferner besteht nicht die Gefahr, die dielektrische
Dicke zwischen den Lagen im Bezug auf bestehende Zehnlagen-Entwürfe maßgeblich
zu beeinflussen.
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Vor
allem die entsprechende Reduzierung der dielektrischen Dicken zwischen
den Lagen erhöhte
nämlich
ohne die Einführung
zusätzlicher
Abschirmungslagen, insbesondere mit Masseflächen, das Übersprechen zwischen den somit
geringer von einander beabstandeten Lagen ohne dazwischen liegende
Abschirmungslage deutlich. Schließlich ist eine geringe Anzahl
von Lagen bei einer Mehrlagenplatine in aller Regel auch mit geringeren
Kosten verbunden, was insbesondere für ein Massenprodukt wie einer
Platine für
ein Speichermodul von besonderer Bedeutung ist.
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Um
einerseits den erwähnten
Vorteil einer niedrigen Impedanz in der Zuführung der Versorgungsspannungen
noch zu steigern, anderseits jedoch nicht zu viele Lagen für die Führung der
Versorgungsspannungen aufzuwenden, weist die Platine besonders bevorzugt
zwei mittlere Lagen mit jeweils zwei großflächigen Leiterstrukturen zur
Führung
jeweils eines ersten und eines zweiten Versorgungsspannungspotentials
auf.
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In
einer vorteilhaften Weiterbildung weisen die zwei mittleren Lagen
zur Führung
des ersten und zweiten Versorgungsspannungspotentials Leiterstrukturen
mit geringem Flächenwiderstand – insbesondere
dickere Leiterstrukturen – auf.
Dadurch ist es möglich,
die Impedanzen für
die Zuführung
der entsprechenden ersten und zweite Versorgungsspannung und die
damit verbundenen Verluste an verfügbarer Versorgungsspannung
an den Bauelementen über
den zugehörigen
Impedanzen zusätzlich
zu vermindern.
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Besonders
bevorzugt ergibt sich der Vorteil dickerer Leitungsstrukturen auf
Platinen mit zwei mittleren Lagen inhä rent bei zweistufig verpressten Platinen
mit „blinden" Durchkontaktierungen
zu einer der beiden mittleren Lagen.
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Dabei
wird zum Beispiel eine Platine mit zehn Lagen, aus zwei Vorstufen
der Platine mit jeweils fünf
Lagen in zwei Stufen verpresst. Dadurch bildet jeweils eine der
mittleren Lagen die unterste bzw. oberste Lage der fünflagigen
Vorstufe der Platine. Durchkontaktierung zu diesen Lagen werden
erzeugt, indem die fünflagigen
Vorstufen der Platine an vorbestimmten Positionen durchbohrt werden
und an den Innenflächen
der Bohrungen Metallisierungsschichten abgeschieden werden. Das
Abscheiden der Metallisierungsschicht für die Durchkontaktierungen
ist jedoch technologisch in der Regel mit der Abscheidung einer
zusätzlichen
Metallisierungsschicht auf den Leitungsstrukturen der äußeren Lagen
verbunden, hier insbesondere auf beiden mittleren Lagen, welche
zwei der äußeren Lagen
der fünflagigen Vorstufen
der Platine bilden. Anschließend
werden die fünflagigen
Vorstufen der Platine zur zehnlagigen Platine verpresst. Da die
Durchkontaktierungen zu den beiden mittleren Lagen nicht notwendigerweise deckungsgleich
sind, und sich dabei entsprechend in der Regel keine durch die gesamte
zehnlagige Platine durchgehende Durchkontaktierungen ergeben, durch
welche entsprechend nicht durch die Platine hindurchgesehen werden
kann, werden solche Durchkontaktierungen als blinde Durchkontaktierungen
(engl. blind vias) bezeichnet.
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Der
Vollständigkeit
halber sei angemerkt, dass nicht alle der genannten Vorteile durch
sämtliche
der o.g. oder weiterer Ausführungsformen
verwirklicht werden müssen.
Die beschriebene Platine kann nicht nur für hochintegrierte Speichermodule mit
vielen Speicherbauelementen verwendet werden, sondern für weniger
hochintegrierte Module, insbesondere alle Arten von „FBDIMM"-Speichermodulen. Dadurch
kann auch bei diesen Modulen die Führung der Signale, insbesondere
die Führung
der Hochgeschwindigkeitssignale weniger gedrängt umgesetzt werden. D.h.
auch für
weniger hochintegrierte Module ergibt sich durch die o.g. Platine
eine Steigerung der Leistungsfähigkeit
und/oder der Zuverlässigkeit.
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Vorzugweise
sind die ersten und/oder zweiten Hochgeschwindigkeitsleiterstrukturen
als differentielle Leiterbahnenpaare ausgeführt. Dies hat den Vorteil,
dass in gleicher Weise in jedes der Leiterbahnenpaare eingekoppelte
Störungen
sich in dem für die
Weiterverarbeitung maßgeblich
Differenzsignal herauslöschen.
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In
einer bevorzugten Ausgestaltung ist auf der obersten und/oder untersten
Lage zusätzlich mindestens
ein Speicherbauelement – bevorzugt
ein Halbleiter-Speicherbauelement – angeordnet, insbesondere
ein „RAM"(Random Access Memory)-Halbleiter-Speicherbauelement,
bevorzugt ein „DRAN" (Dynamic Random
Access Memory). Vorzugsweise ist das Steuerbauelement ein Hub-Chip,
welcher Signale, insbesondere Steuersignale, zwischen dem mindestens
einen Speicherbauelement und einem Speicher-Steuerprozessor (Memory
Controller) vermittelt.
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Gemäß einem
weiteren Aspekt wird ein Speichermodul mit einer wie oben beschriebenen
neuartigen Platine zur Verfügung
gestellt, wobei das Speichermodul bevorzugt ein „FBDIMM" (Fully Buffered Dual-In Line Memory
Module) ist, besonders bevorzugt ein „DDR2" oder „DDR3"-„FBDIMM".
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Gemäß noch einem
weiteren Aspekt wird ein Speichermodul-System auf Basis eines wie oben beschriebenen
neuartigen Speichermoduls zur Verfügung gestellt.
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Weiterhin
hat die Erfindung ein Verfahren zur Herstellung einer Platine, insbesondere
für ein
Speichermodul zum Gegenstand, z.B. mit den nachfolgend beschriebenen
Schritten:
Ein einem Schritt werden mehrere innere Lagen mit vorbestimmten
Leiterstrukturen ausgebildet. Dabei wird in einem Teilschritt in
mindestens einer mittleren Lage der inneren Lagen mindestens eine
großflächige Leiterstruktur
zur Führung
jeweils eines im Wesentlichen konstanten elektrischen Potentials
ausgebildet.
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In
einem weiteren Teilschritt werden in einer ersten inneren Lage,
welche unmittelbar über
der mittleren Lage, oder bei mehreren mittleren Lagen über der
obersten mittleren Lage, angeordnet wird, vorbestimmte erste Hochgeschwindigkeitsleiterstrukturen
ausgebildet zur Führung
erste Hochgeschwindigkeitssignale über den größten Anteil ihrer Führung auf
der Platine.
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In
noch einem weiteren Teilschritt werden in einer zweiten inneren
Lage, welche unmittelbar unter der mittleren Lage, oder bei mehreren
mittleren Lagen unter der untersten mittleren Lage, angeordnet wird,
vorbestimmte zweite Hochgeschwindigkeitsleiterstrukturen ausgebildet
zur Führung
zweiter Hochgeschwindigkeitssignale über den größten Anteil ihrer Führung auf
der Platine.
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In
einem weiteren Schritt des Verfahrens werden eine oberste und eine
unterste Lage ausgebildet. Dabei werden in mindestens einem Strukturierungsschritt
mindestens die folgenden Strukturen auf der obersten und/oder untersten
Lage ausgebildet: mehrere Kontaktierungsleiterstrukturen für mindestens
ein Bauelement, insbesondere ein Steuerbauelement, und mehrere Platinenein-
und Platinenausgangskontaktanschlüsse, bevorzugt an einer Längskante
der Platine.
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Im
Rahmen des Strukturierungsschritts der äußeren Lagen werden auf der
obersten und/oder der untersten Lage mehrere kurze Leiterstrukturen ausgebildet,
die dazu bestimmt sind, jeweils mit vorbestimmten der Platinenein-
und/oder Platinenausgangskontaktanschlüssen und/oder vorbestimmten der
ersten und/oder zweiten Hochgeschwindigkeitsleiterstrukturen über Durchkontaktierungen
zwischen den Lagen verbunden zu werden.
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In
einem weiteren Schritt werden die Lagen ein- oder mehrstufiges zu
der Platine verpresst.
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In
noch einem weiteren Schritt werden die Durchkontaktierungen zwischen
vorbestimmten der Leiterstrukturen der Lagen ausgebildet.
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Ausführungsbeispiel
-
Im
Folgenden wird die Erfindung anhand eines Ausführungsbeispiels und den beigefügten Zeichnungen
näher erläutert. In
den Zeichnungen zeigen:
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1 eine
schematische Draufsicht auf einen Ausschnitt einer oberen Lage Lay
1 einer Platine für
ein herkömmliches „DDR2"-„FBDIMM"-Speichermodul;
-
2 eine
schematische Draufsicht auf einen Ausschnitt einer unteren Lage
Lay 8 einer Platine für
ein herkömmliches „DDR2"-„FBDIMM"-Speichermodul;
-
3 eine
schematische Draufsicht auf einen Ausschnitt einer oberen Lage einer
anderen Platine für
ein herkömmliches
Speichermodul;
-
4 eine
schematische Querschnittsansicht des Lagenaufbaus und der Signalverteilung
auf einer Platine für
ein herkömmliches „DDR2"-„FBDIMM"-Speichermodul; und
-
5 eine
schematische Querschnittsansicht des Lagenaufbaus und der Signalverteilung
auf einer erfindungsgemäßen Platine
für ein „DDR3"-„FBDIMM"-Speichermodul.
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1 zeigt
beispielhaft eines der Erfindung zugrunde liegenden Probleme anhand
einer schematischen Draufsicht auf einen Ausschnitt einer oberen Lage
Lay 1 einer Platine für
ein herkömmliches „DDR2"-„FBDIMM"-Speichermodul. Der größere rechteckige
symbolische Umriss in der Mitte der Lage Lay 1 deutet dabei die
Platzierung des Steuerbauelements 20 an. Die Speicherbauelemente 30 sind,
wie die jeweils sechs kleineren symbolischen rechteckigen Umrisse
links und rechts des Steuerbauelements 20 andeuten, in
zwei Reihen paarweise jeweils parallel zueinander zu platzieren.
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Das
Steuerbauelement 20 enthält im Ausführungsbeispiel als Treiber-/Steuer-Chip
einen Hub-Chip zur Ansteuerung der Speicherbauelemente 0 und vermittelt
auf dem Speichermodul zwischen einem externen (nicht dargestelltem)
Speicher-Steuerprozessor
und den Speicherbauelementen 30. Zur Kommunikation zwischen
dem Steuerbauelement 20 und dem Speicher-Steuerprozessor ist
zwischen diesen ein (Signal-)Bus eingerichtet.
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Dazu
sind vorbestimmte Kontaktierungsleiterstrukturen 130 für das Steuerbauelement 20 mit vorbestimmten
der Platineneinund Platinenausgangskontaktanschlüssen 110 über Leiterstrukturen verbunden.
Die Platinenein- und Platinenausgangskontaktanschlüsse 110 sind
gemäß einer
Spezifizierung für
ein „DDR2” „FBDIMM"-Speichermodul mit vorbestimmter
Breite, Abstand, Anzahl, Gruppierung usw. in einer Kontaktanschlussleiste 100 angeordnet. Dies
ist in 1 über
die dichte Reihe symbolischer Kontaktanschlussflächen am unteren Rand der Lage Lay
1 der Platine angedeutet.
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Dabei
sind insbesondere auch für
die Übertragung
eines Hochgeschwindigkeitssignals vorbestimmte Kontaktierungsleiterstrukturen 130 für das Steuerbauelement 20 mit
vorbestimmten Platinenein- und Platinenausgangskontaktanschlüssen 110 über ein
differentielles Leiterbahnenpaar 120 als Hochgeschwindigkeitsleiterstrukturen
verbunden.
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Bei
einem „DDR2"-„SDRAM” basierten Speichermodul werden
mit einer Leseanweisung Speicherzellen vier aufeinander folgender Speicheradressen
ausgelesen, bei einem „DDR3"-„SDRAM” basierten Speichermodul hingegen
acht. Entsprechend erhöht
sich bei einer Platine für
ein „DDR3"-„SDRAM” basiertes Speichermodul auch
die Anzahl der Hochgeschwindigkeitssignale, welche zwischen dem Steuerbauelement 20 und
der Kontaktanschlussleiste 100 zu führen sind.
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Damit
ergibt sich für
den Entwurf einer Platine für
ein „DDR3" basiertes „FBDIMM"-Speichermodul die
Anforderung, gegenüber
dem in 1 gezeigten „DDR2" basierten Entwurf,
insgesamt acht zusätzliche
differentielle Leiterbahnenpaare zwischen weiteren vorbestimmten
der Kontaktierungsleiterstrukturen 131 des Steuerbauelements 20 und weiteren
vorbestimmten Platinenein- und Platinenausgangskontaktanschlüsse 111 zu
führen.
Vier dieser acht zusätzlichen
differentielle Leiterbahnenpaare 121 sind in 1 in
Form der dicken Linien symbolisiert.
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Da
die vier zusätzlichen
differentiellen Leiterbahnenpaare 121 in dem herkömmlichen
Leiterstrukturentwurf für
die obere Lage Lay 1 für
eine Platine eines „DDR2" basierten „FBDIMM"-Speichermoduls zahlreiche
Leiterstrukturen kreuzen, wird deutlich, dass für die Führung der vier zusätzlichen
differentiellen Leiterbahnenpaare 121 in einer entsprechend gestalteten
oberen Lage Lay 1 für
eine Platine eines „DDR3" basierten „FBDIMM"-Speichermoduls kein ausreichender
Platz zur Verfügung
steht.
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2 zeigt
die übrigen
vier zusätzlichen
differentiellen Leiterbahnenpaare 128, welche in Anlehnung
an das herkömmliche
Platinenlayout auf einer unteren Lage Lay 8 einer Platine für ein „DDR3" basiertes „FBDIMM"-Speichermodul im
Bezug auf ein „DDR2" basiertes „FBDIMM"-Speichermodul zu
ergänzen
wären.
Da die Lage Lay 8 ein noch dichteres Leiterstrukturnetz aufweist,
kreuzen die vier zusätzlichen
differentiellen Leiterbahnenpaare 128 in 2 noch
mehr bereits vorhandene Leiterstrukturen. D.h., die entsprechende
Ergänzung
des Lay outs einer Platine eines „DDR2" basierten „FBDIMM"-Speichermoduls,
um zu einem Platinenlayout für
ein „DDR3" basiertes „FBDIMM"-Speichermodul zu
gelangen, ist aufgrund des Platzmangels zur Führung insgesamt acht zusätzlicher
differentieller Leiterbahnenpaare nicht möglich.
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3 zeigt
eine analoge Darstellung zu 1 für eine obere
Lage einer in anderer Weise bestückten
Platine für
ein herkömmliches
Speichermodul. Dabei sind die Speicherbauelemente 30 der
unteren Reihe längs
statt quer angeordnet. Jedoch lassen sich in dem schmalen Korridor 125 zwischen
den unteren Speicherbauelementen 30 und der Kontaktanschlussleiste 100 auch
nur vier differentielle Leiterbahnpaare 122 als Hochgeschwindigkeitsleiterstrukturen
von vorbestimmten der Kontaktierungsleiterstrukturen 132 für das Steuerbauelement 20 zu
vorbestimmten der Platinenein- und Platinenausgangskontaktanschlüssen 112 führen.
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In 4 ist
der Lagenaufbau einer Platine für ein „DDR2" basiertes „FBDIMM"-Speichermodul mit zehn
Lagen Lay 1, Lay 2, ..., und Lay 10 darstellt. Diese Anordnung ist
für einen
planaren Speichermodul-Entwurf bestimmt, bei dem insgesamt 36 Speicherbauelemente
verteilt über
die obersten Lage Lay 1 und die unterste Lage Lay 10 angeordnet
sind. Neben den Bezeichnungen der Lagen sind in 4 Bezeichnungen
der Signale oder Potentiale angegeben, die mindestens über Teile
der Leiterstrukturen der jeweiligen Lage geführt werden und charakteristisch
für diese
Lage sind.
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So
zeigt 4 zum Beispiel, dass Leiterstrukturen zur Führung der
ersten Hochgeschwindigkeitssignale, bezeichnet durch 1. HS, zwischen
den Kontaktierungsleiterstrukturen des Steuerbauelements und den
Platinenein- und Platinenausgangskontaktanschlüssen in einem Lagenaufbau für ein herkömmliches
Speichermodul über
die zwei Lagen Lay 1 und Lay 3 verteilt sind.
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Leiterstrukturen
zur Führung
der zweiten Hochgeschwindigkeitssignale, bezeichnet durch 2. HS,
zwischen den Kontaktierungsleiterstrukturen des Steuerbauelements
und den Platinenein- und Platinenausgangskontaktanschlüssen sind
in dem Lagenaufbau für
ein herkömmliches
Speichermodul gar über
die vier Lagen Lay 5, Lay 6, Lay 8 und Lay 10 verteilt.
-
Wegen
der entsprechenden Verteilung der Hochgeschwindigkeitsleiterstrukturen über die
genannten Lagen weist der zehn Lagen umfassende Lagenaufbau zur
Vermeidung von Übersprechen zwischen
den verschiedenen Hochgeschwindigkeitssignalen, insbesondere zwischen
ersten und zweiten Hochgeschwindigkeitssignalen, und um kontrollierbare
Leitungsimpedanzen der Hochgeschwindigkeitsleiterstrukturen zu erhalten,
insgesamt vier Lagen Lay 2, Lay 4, Lay 7 und Lay 9 zur Anordnung
von Bezugsmasseflächen,
bezeichnet durch GND, auf. Dies ist wie bereits beschrieben insofern
nachteilig, als diese Lagen praktisch nicht nur Führung anderer Signale
zur Verfügung
stehen und sich die Leiterstrukturen zur Führung der Signale und Gleichspannungspotentiale,
insbesondere der Vorsorgungsspannungspotentiale VDD, VCC auf den
verbleibenden sechs Lagen entsprechend dichter drängen.
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Nachteilig
in dem Lagenaufbau nach 4 ist ebenso, dass insbesondere
einige der ersten Hochgeschwindigkeitssignale über „Stripline"-Hochgeschwindigkeitsleiterstrukturen
geführt werden,
was üblicherweise
mit schlechter kontrollierbaren Leitungsimpedanzen und Unsymmetrien
bezüglich
der über
differentielle Leiterbahnenpaare, insbesondere Mikrostreifenleitungspaare,
geführten
Signale einhergeht.
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In 5 ist
ein Ausführungsbeispiel
eines erfindungsgemäßen Lagenaufbaus
für eine
Platine eines „FBDIMM"-Speichermoduls, insbesondere eines „DDR3" basierten „FBDIMM"-Speichermoduls dargestellt. Der Lagenaufbau
in 5 umfasst wie in 4 zehn Lagen.
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Dabei
sind zwei erfindungsgemäße mittlere Lagen
Lay 5 und Lay 6 vorgesehen. Auf diesen sind jeweils großflächige Leiterstrukturen
angeordnet, welche zur Führung
der Vorsorgungsspannungspotentiale VDD und VCC bestimmt sind. Dadurch
wird einerseits eine niedrige Impedanz der Zuführung der Versorgungsspannungspotentiale
VDD und VCC zu den auf der Platine anzuordnenden Bauelementen sicherstellt.
Anderseits gewährleisten
die großflächigen Leitungsstrukturen
mit dem im Wesentlichen konstanten Potentialen VDD, VCC ein geringes Übersprechen
zwischen den ersten 1. HS und zweiten Hochgeschwindigkeitssignalen
2. HS.
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Zur
Führung
der ersten Hochgeschwindigkeitssignale 1. HS ist eine erfindungsgemäße erste innere
Lage Lay 4 über
der obersten Lay 5 der mittleren Lagen angeordnet. Diese ist dazu
bestimmt, die ersten Hochgeschwindigkeitssignale 1. HS über den größten Anteil
ihrer Führung
auf der Platine zu führen,
d.h. über
die weitesten Entfernungen zwischen den Kontaktierungsleiterstrukturen
des Steuerbauelements und den Platinenein- und Platinenausgangskontaktanschlüssen an
einer Längskante
der Platine. Die im Wesentlichen zur Führung der ersten Hochgeschwindigkeitssignale
1. HS reserviere erste innere Lage Lay 4 bietet damit genug Platz,
alle ersten Hochgeschwindigkeitssignale 1. HS bevorzugt über differentielle
Leiterbahnenpaare zu führen.
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Entsprechend
ist zur Führung
der zweiten Hochgeschwindigkeitssignale 2. HS eine erfindungsgemäße zweite
innere Lage Lay 7 unter der untersten Lay 6 der mittleren Lagen
angeordnet. Diese ist dazu bestimmt, die zweiten Hochgeschwindigkeitssignale 2.
HS über
den größten Anteil
ihrer Führung
auf der Platine zu führen.
Die im Wesentlichen zur Führung der
zweiten Hochgeschwindigkeitssignale 2. HS reserviere zweite innere
Lage Lay 7 bietet damit genug Platz, alle zweiten Hochgeschwindigkeitssignale
2. HS bevorzugt über
differentielle Leiterbahnenpaare zu führen.
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Zur
Abschirmung gegenüber
Signalen auf den oberen Lagen Lay 1 und Lay 2 ist unmittelbar über der
ersten inneren Lage Lay 4 eine erste Abschirmungslage Lay 3 angeordnet.
Darauf ist eine im Wesentlichen flächendeckende Leiterstruktur
angeordnet, welche zur Führung
des Massepotentials GND bestimmt ist und den ersten Hochgeschwindigkeitsleiterstrukturen
auf der ersten inneren Lage Lay 4 als Bezugmassefläche dient.
Entsprechend weisen die ersten Hochgeschwindigkeitsleiterstrukturen
kontrollierbare und vorbestimmte Leitungsimpedanzen auf. In gleicher
Weise fungiert die massepotentialführende Leiterstruktur der Lage
Lay 3 auch als Bezugsmassefläche
für die
Leiterstrukturen der Lage Lay 2.
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Analog
ist zur Abschirmung gegenüber
Signalen auf den unteren Lagen Lay 9 und Lay 10 unmittelbar unter
der zweiten inneren Lage Lay 7 eine zweite Abschirmungslage Lay
8 angeordnet. Darauf ist eine im Wesentlichen flächendeckende Leiterstruktur
angeordnet, weiche zur Führung
des Massepotentials GND bestimmt ist und den zweiten Hochgeschwindigkeitsleiterstrukturen
auf der zweiten inneren Lage Lay 7 als Bezugmassefläche dient. Entsprechend
weisen die zweiten Hochgeschwindigkeitsleiterstrukturen kontrollierbare
und vorbestimmte Leitungsimpedanzen auf. In gleicher Weise fungiert
die massepotentialführende
Leiterstruktur der Lage Lay 8 auch als Bezugsmassefläche für die Leiterstrukturen
der Lage Lay 9.
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Durch
diese Doppelnutzung der Lagen Lay 3 und Lay 8 kann im Bezug auf
den Lagenaufbau in 4 auf zwei Masselagen verzichtet
werden. Entsprechend können
insbesondere für
die Führung
der weiteren Signale (zum Beispiel der Signale DQ, CA, CTRL, CLK),
insbesondere der weiteren Bussignale, mit den Lagen Lay 2 und Lay
9 zwei komplette Lagen reserviert werden. Dadurch ist es wiederum
möglich, die
erste innere Lage Lay 4 und die zweite innere Lage Lay 7 von Leiterstrukturen
zur Führung
anderer Signale als den ersten und zweiten Hochgeschwindigkeitssignalen
weitestgehend frei zu halten.
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Für das Ausführungsbeispiel
in 5 sei angenommen, dass die oberste Lage Lay 1
dazu bestimmt ist, das Steuerbauelement darauf zu platzieren. Im
Gegensatz zu einem herkömmlichen
Lagenaufbau wie in 4 ist insbesondere auch die
oberste Lage Lay 1 weitestgehend frei von Hochgeschwindigkeitsleiterstrukturen,
wiederum um ein Übersprechen
zwischen den entsprechenden Signalen zu vermeiden und die Rauscheinspeisung
in die Bauelemente über
deren Kontaktanschlüsse,
insbesondere in die Substrate der Halbleiter-Bauelemente zu vermindern.
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Vielmehr
werden insbesondere die ersten Hochgeschwindigkeitssignale auf der
obersten Lage Lay 1 von vorbestimmten der Kontaktierungsleiterstrukturen
des Steuerbauelements nur über
kurze Leiterstrukturen („1.
HS stubs") geführt, von
wo aus sie über
vorbestimmte Durchkontaktierungen zu der ersten inneren Lage Lay
4 mit dem ersten Ende vorbestimmter erster Hochgeschwindigkeitsleiterstrukturen
verbunden werden. Diese führen
die ersten Hochgeschwindigkeitssignale über den größten Teil ihrer Führung auf
der Platine. Das jeweils zweite Ende der vorbestimmten ersten Hochgeschwindigkeitsleiterstrukturen
ist wiederum mit vorbestimmten Durchkontaktierungen verbunden, welche
die ersten Hochgeschwindigkeitssignale zurück auf die oberste Lage Lay
1 führen.
Auf der obersten Lage Lay 1 sind die letztgenannten Durchkontaktierungen
erneut nur über
kurze Leiterstrukturen („1.
HS stubs") mit vorbestimmten
der Platinenein- oder Platinenausgangskontaktanschlüssen verbunden.
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Entsprechend
werden insbesondere die zweiten Hochgeschwindigkeitssignale auf
der untersten Lage Lay 10 von vorbestimmten der Platinenein- oder
Platinenausgangskontaktanschlüssen
nur über kurze
Leiterstrukturen („2.
HS stubs") geführt, von
wo aus sie über
vorbestimmte Durchkontaktierungen zu der zweiten inneren Lage Lay
7 mit dem ersten Ende vorbestimmter zweiter Hochgeschwindigkeitsleiterstrukturen
verbunden werden. Diese führen
die zweiten Hochgeschwindigkeitssignale über den größ ten Teil ihrer Führung auf
der Platine. Das jeweils zweite Ende der vorbestimmten zweiten Hochgeschwindigkeitsleiterstrukturen
ist wiederum mit vorbestimmten Durchkontaktierungen verbunden, welche
die zweiten Hochgeschwindigkeitssignale auf die oberste Lage Lay
1 führen.
Auf der obersten Lage Lay 1 sind die letztgenannten Durchkontaktierungen
erneut nur über
kurze Leiterstrukturen mit vorbestimmten der Kontaktierungsleiterstrukturen
des Steuerbauelements verbunden.
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In
dieser Weise werden auf der obersten Lage Lay 1 und der untersten
Lage Lay 10 der Platine gemäß eines
Ausführungsbeispiel
der Erfindung die gegenseitige Beeinflussung der Hochgeschwindigkeitssignale,
die Rauscheinspeisung in die Bauelemente und die mögliche Einkopplung
externer Störsignale
in die Hochgeschwindigkeitssignale in vorteilhafter Weise minimiert.
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- 20
- Steuerbauelement
- 30
- Speicherbauelement
- 100
- Kontaktanschlussleiste
- 110
- Platinenein-
und Platinenausgangskontaktanschlüsse
- 111
- Platinenein-
und Platinenausgangskontaktanschlüsse
- 112
- Platinenein-
und Platinenausgangskontaktanschlüsse
- 120
- differentielles
Leiterbahnenpaar
- 121
- zusätzliches
differentielles Leiterbahnenpaar
- 122
- differentielles
Leiterbahnenpaar
- 125
- schmaler
Korridor für
Hochgeschwindigkeitsleiterstrukturen
- 128
- zusätzliches
differentielles Leiterbahnenpaar
- 130
- Kontaktierungsleiterstrukturen
- 131
- Kontaktierungsleiterstrukturen
- 132
- Kontaktierungsleiterstrukturen