DE102006003377B3 - Halbleiterbaustein mit einem integrierten Halbleiterchip und einem Chipgehäuse und elektronisches Bauteil - Google Patents

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Abstract

Es wird ein Halbleiterbaustein (1; 10) mit einem integrierten Halbleiterchip (2) und einem Chipgehäuse (3) bereitgestellt, dessen Chipgehäuse (3) erste, zweite, dritte und vierte Leiterbahnen (11, 12, 13, 14) aufweist, welche Eingangs- und Ausgangsanschlüsse (16a, 16b, 17a, 17b) des Halbleiterchips (2) derart mit äußeren Kontaktanschlüssen (11a, 12a, 13a, 14a) auf der Unterseite (8) und Oberseite (9) des Chipgehäuses (3) verbinden, dass eine Loop Back-Verschaltung mehrerer aufeinander gestapelter Halbleiterbausteine (1) ohne nachträgliche bauliche Veränderungen an deren Chipgehäusen (3) ermöglicht wird.

Description

  • Die Erfindung betrifft einen Halbleiterbaustein mit einem integrierten Halbleiterchip und einem Chipgehäuse. Die Erfindung betrifft ferner ein elektronisches Bauteil mit mehreren Halbleiterbausteinen.
  • Halbleiterbausteine umfassen üblicherweise einen Halbleiterchip, in dem eine integrierte mikroelektronische Schaltung ausgebildet ist, und ein Chipgehäuse, das zur äußeren Ansteuerung des Halbleiterchips dient und die Montierung des Halbleiterchips auf einer übergeordneten elektronischen Einheit, etwa auf einer elektronischen Leiterplatte (PCB; Printed Circuit Board) oder auch auf einem Gehäuse eines weiteren Halbleiterchips ermöglicht. Insbesondere auf Speichermodulen werden üblicherweise die Halbleiterbausteine nicht mehr nur unmittelbar auf einer oder beiden Hauptflächen der elektronischen Leiterplatte nebeneinander angeordnet, sondern auch übereinander gestapelt, so dass auf jedem Flächenbereich der Leiterplatte, an der ein Halbleiterbaustein montiert ist, dieser Halbleiterbaustein einen oder mehrere weitere Halbleiterbausteine trägt. Somit befindet sich auf jedem Flächenbereich der Leiterplatte, die für Halbleiterbausteine vorgesehen ist, jeweils ein Stapel mehrerer aufeinander angeordneter Halbleiterbausteine, die gemeinsam durch die Leiterplatte des Speichermoduls oder einer anderen übergeordneten elektronischen Einheit anzusteuern sind.
  • Die Chipgehäuse sind häufig als BGA-Gehäuse (Ball Grid Array) ausgebildet, die auf ihrer Unterseite zwei Felder von Kon taktanschlüssen aufweisen, welche durch Lötverbindungen an einer Leiterplatte montierbar sind, und die in einem mittleren Bereich auf ihrer Oberseite chipseitige Kontaktanschlüsse zum Kontaktieren des Halbleiterchips aufweisen. Innerhalb des Chipgehäuses sind diese Anschlüsse durch Leiterbahnen mit den Kontaktanschlüssen auf der Unterseite des Chipgehäuses verbunden. Dadurch ist der Halbleiterchip über das Chipgehäuse durch eine elektronische Leiterplatte oder einen weiteren Halbleiterbaustein, der das Chipgehäuse trägt, ansteuerbar.
  • Die bezüglich des Gehäuserahmens meist spiegelsymmetrisch ausgebildeten Chipgehäuse besitzen somit einen ersten Bereich und einen zweiten Bereich (in etwa entsprechend den beiden mit Kontaktfeldern auf der Unterseite versehenen Gehäuserahmenhälften), die sich seitlich über jeweils einen Rand des Halbleiterchips hinaus erstrecken. Ein erster Bereich des Chipgehäuses, der eine erste Anordnung von Kontaktanschlüssen auf seiner Unterseite aufweist, erstreckt sich beispielsweise in positive x-Richtung über einen ersten Rand des Halbleiterchips hinaus, wohingegen ein anderer, zweiter Bereich des Chipgehäuses mit einem weiteren, zweiten Feld von sich in negative x-Richtung über einen entgegengesetzten zweiten Rand des Halbleiterchips hinaus erstreckt. Bezüglich der Mitte zwischen beiden Feldern von Kontaktanschlüssen ist der Gehäuserahmen spiegelsymmetrisch ausgebildet, und der Halbleiterchip ist in der Regel in der Mitte zwischen beiden Feldern von Kontaktanschlüssen angeordnet, jedoch meist auf der Oberseite des Chipgehäuses.
  • Die innerhalb des Chipgehäuses verlaufenden Leiterbahnen können horizontale, d. h. parallel zur Ober- und Unterseite des Chipgehäuses verlaufende Leiterbahnstücke umfassen sowie auch Vias, d. h. senkrecht zur Ober- und Unterseite verlaufende leitfähige Kontaktlochfüllungen. Üblicherweise ist von außen betrachtet der Aufbau eines BGA-Gehäuses spiegelsymmetrisch bezüglich der Mitte zwischen beiden Rändern des Halbleiterchips, der auf dem Chipgehäuse angeordnet ist. So ist auf der Unterseite des Chipgehäuses in der Regel ein Paar zweier Felder (bzw. Anordnungen) von Kontaktanschlüsse vorgesehen, die in der Regel gleich viele Kontaktanschlüsse umfassen. Dementsprechend besitzt auch das Chipgehäuse zwei Bereiche, die sich zu entgegengesetzten Seiten über die Ränder des Halbleiterchips hinaus erstrecken. Aus der Draufsicht betrachtet ist der Halbleiterchip in einer Position auf dem Chipgehäuse montiert, die genau in der Mitte zwischen den beiden Feldern bzw. Anordnungen von Kontaktanschlüssen liegt. Allerdings sind die Kontaktanschlüsse in der Regel auf der Unterseite, der Halbleiterchip hingegen in der Regel auf der Oberseite des BGA-Gehäuses angeordnet.
  • Bei der elektrischen Ansteuerung von mehreren Halbleiterbausteinen, insbesondere von mehreren gehäusten Halbleiterchips ist es üblich, sämtliche Signale zum Ansteuern oder Auslesen der Halbleiterbausteine durch alle Halbleiterbausteine durchzuleiten. So werden bei beispielsweise vier in Reihe geschalteten Halbleiterbausteinen die Signale für alle vier Halbleiterbausteine mit Hilfe derselben Leitungen weitergeleitet. Diese Leitungen umfassen auch Leitungsabschnitte innerhalb derjenigen Halbleiterbausteine selbst.
  • Die an die Halbleiterbausteine zu übermittelnden Signale umfassen unter anderem Steuerbefehle, Adressbefehle und zu speichernde Datenwerte. Diese Signale werden im Folgenden als erste Signale bezeichnet. Weitere Signale, die insbesondere die auszulesenden Datenwerte oder ausgelesenen Datenwerte der Halbleiterbausteine umfassen, werden im Folgenden als zweite Signale bezeichnet. Die ersten und zweiten Signale können zusätzlich jeweils noch zumindest ein Taktsignal umfassen, dass die zeitliche Abstimmung bei der hochfrequenten Übermittlung dieser Signale unterstützt.
  • Für die Übermittlung der ersten Signale sind üblicherweise erste Leitungen vorgesehen, entlang derer die ersten Signale durch die in Reihe geschalteten Halbleiterbausteine durchgeschleust werden, beginnend mit einem ersten Halbleiterbaustein und endend mit einem letzten Halbleiterbaustein der Reihenschaltung, von dem aus sie weiter an die Leiterplatte der übergeordneten elektronischen Einheit (beispielsweise des Speichermoduls) geleitet werden. Für die zweiten Signale hingegen sind zweite Leitungen vorgesehen, mit Hilfe derer die auszulesenden Datenwerte ebenfalls durch sämtliche in Reihe geschalteten Halbleiterbausteine geschleust werden.
  • Die Reihenfolge, in der die zweiten Signale die in Reihe geschalteten Halbleiterbausteine passieren, kann identisch sein mit der Reihenfolge, in der die ersten Signale die Halbleiterbausteine passieren, kann identisch sein mit der Reihenfolge, in der die zweiten Signale die Halbleiterbausteine passieren, oder von dieser Reihenfolge abweichen. Sofern die Reihenfolge für die ersten und zweiten Signale jeweils identisch ist, spricht man von einer PLF-Verschaltung (Parallel Loop Forward. Sofern jedoch die zweiten Signale bzw. die ausgelesenen Datenwerte die miteinander verschalteten Halbleiterbausteine in anderer Reihenfolge, insbesondere in umgekehrter Reihenfolge passieren wie die ersten Signale, spricht man von einer Loop-Back-Verschaltung. Ein Speichermodul mit Halbleiterbausteinen, die gemäß einer Loop-Back-Verschaltung miteinander verschaltet sind, ist aus US 2005/0044305 A1 bekannt. Weiterhin sind aus US 6,313,522 B1 und US 6,740,546 B2 Halbleiterbausteine bekannt, deren Chipgehäuse sowohl auf ihrer Oberseite als auch auf ihrer Unterseite Kontaktanschlüsse aufweisen.
  • Halbleiterbausteine, werden meist für eine dieser beiden Übermittlungsarten der ersten und zweiten Signale ausgebildet, so dass ein Chipgehäuse, das für eine Loop-Forward-Konfiguration entwickelt wurde, normalerweise auch für diese Konfiguration eingesetzt werden muss. Sofern ein solches Chipgehäuse (und der unter Verwendung dieses Chipgehäuses und eines Halbleiterchips gebildete Halbleiterbaustein) für eine Loop-Back-Konfiguration eingesetzt werden soll, sind nachträgliche konstruktive Änderungen an zumindest einem der miteinander zu verschaltenden Chipgehäuse erforderlich. Dies gilt insbesondere dann, wenn mehrere Gehäuse der Halbleiterchips aufeinander zu stapeln sind. Bei einem Chipgehäuse für einen Halbleiterbaustein, der gemäß der Loop-Forward-Konfiguration zu verschalten ist, führen insbesondere die zweiten Leitungen, d. h. die Leitungen zum Übermitteln der ausgelesenen Datenwerte, ausgangsseitig zur Oberseite des Chipgehäuses. Da die Kontaktierung des Chipgehäuses jedoch von der Unterseite her erfolgt, müssen die ausgelesenen Datenwerte von der Oberseite zur Unterseite weitergeleitet werden. Dies geschieht mit Hilfe von Kontaktlochfüllungen oder andere leitfähige Strukturen, die von der Oberseite bis zur Unterseite des Chipgehäuses reichen. Solche leitenden Verbindungen können bereits in einem herkömmlichen Chipgehäuse für die Loop-Forward-Konfiguration enthalten sein. Um jedoch dieses Chipgehäuse für eine Loop-Back-Konfiguration vorzubereiten, muss derjenige Kontakt auf der Oberseite, der leitend mit einem Kontaktanschluss auf der Unterseite des Chipgehäuses verbunden ist und daher für eine Rückführung der Datenwerte nach unten geeignet wäre, nachträglich leitend mit einem Ausgangsanschluss des Halbleiterchips verbunden werden. Dazu muss auf der Oberseite eine leitende Verbindung zwischen diesem Leitungspfad und einem entsprechenden chipseitigen Anschluss des Chipgehäuses nachträglich präpariert werden.
  • Herkömmliche Halbleiterbausteine sind somit nicht ohne nachträgliche konstruktive Änderungen für eine Loop-Back-Konfiguration einsetzbar.
  • Abgesehen von diesem Zusatzaufwand besteht ein weitere Nachteil zunächst darin, dass für die Rückführung der Datenwerte die oben beschriebenen zusätzlichen leitenden Verbindungen von der Oberseite zur Unterseite überhaupt erforderlich sind. Die dazu erforderlichen Kontaktanschlüsse auf der Unterseite sind zwar innerhalb der Anordnungen von Kontaktanschlüssenbereits vorhanden, vergrößern jedoch die zur elektrischen Ansteuerung der Halbleiterbausteine zu reservierende Grundfläche.
  • Um die Datenwerte gemäß der Loop-Back-Konfiguration rückführen zu können, müssen also zusätzliche Kontaktanschlüsse auf der Unterseite des Chipgehäuses nach oben durchkontaktiert werden, wodurch sich der Aufwand beim Montieren der Chipgehäuse erhöht. Die für eine nachträglich vorgesehene Loop-Back-Konfiguration zusätzlich zu nutzenden Kontaktanschlüsse für die Rückführung der ausgelesenen Datenwerte vergrößern außerdem die Kontaktflächenfelder nicht nur der Chipgehäuse selbst, sondern auch die Bereiche der elektronischen Leiterplatte, die für die Kontaktierung der Halbleiterbausteine zu reservieren sind. Dadurch werden die Möglichkeiten des Designs der Leitungsverläufe auf Seiten der Leiterplatte, die die Halbleiterbausteine ansteuern, zusätzlich eingeschränkt.
    •
  • Es ist die Aufgabe der vorliegenden Erfindung, einen Halbleiterbaustein bereitzustellen, der sich ohne solch einen Zusatzaufwand und ohne nachträgliche konstruktive Änderungen in einer Loop-Back-Konfiguration verschalten lässt. Der erfindungsgemäße Halbleiterbaustein soll insbesondere geeignet sein, um bei Stapelung mehrerer dieser Halbleiterbausteine eine problemlose Loop-Back-Verschaltung dieser gestapelten Halbleiterbausteine zu ermöglichen, und zwar ebenfalls ohne nachträgliche konstruktive Änderungen eines oder mehrerer Halbleiterbausteine. Schließlich soll der erfindungsgemäße Halbleiterbaustein mit kompakten Anordnungen von Kontaktanschlüssen auf seiner Unterseite ansteuerbar sein und insbesondere keine Verwendung zusätzlicher, nachträglich mit dem Halbleiterchip des Halbleiterbausteins verbundener Kontaktanschlüsse erfordern. Es ist ferner die Aufgabe der vorliegenden Erfindung, ein elektronisches Bauteil, das mehrere solcher Halbleiterbausteine aufweist, bereitzustellen.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch einen Halbleiterbaustein mit einem integrierten Halbleiterchip und einem Chipgehäuse, wobei der Halbleiterchip zwei zueinander entgegengesetzte seitliche Ränder aufweist und auf zumindest einer Hauptfläche Eingangs- und Ausgangsanschlüsse aufweist, wobei das Chipgehäuse sich über die zwei zueinander entgegengesetzten Ränder des Halbleiterchips seitlich hinaus erstreckt,
    • – wobei ein erster Bereich des Chipgehäuses sich seitlich bis außerhalb eines ersten Randes des Halbleiterchips erstreckt und ein zweiter Bereich des Chipgehäuses sich in die entgegengesetzte Richtung seitlich bis außerhalb eines zweiten Randes des Halbleiterchips erstreckt,
    • – wobei das Chipgehäuse eine Oberseite und eine Unterseite aufweist, auf denen im ersten und im zweiten Bereich des Chipgehäuses jeweils Kontaktanschlüsse vorgesehen sind, die innerhalb des Chipgehäuses durch Leiterbahnen mit den Eingangs- und Ausgangsanschlüssen des Halbleiterchips verbunden sind,
    • – wobei das Chipgehäuse erste Leitungen für erste Signale aufweist und die ersten Leitungen erste und zweite Leiterbahnen umfassen, und
    • – wobei das Chipgehäuse zweite Leitungen für zweite Signale aufweist und die zweiten Leitungen dritte und vierte Leiterbahnen umfassen,
    • – wobei die ersten und die dritten Leiterbahnen von dem Halbleiterchip zu Kontaktanschlüssen des Chipgehäuses führen, die auf seiner Unterseite angeordnet sind, und wobei die zweiten und die vierten Leiterbahnen von dem Halbleiterchip zu Kontaktanschlüssen des Chipgehäuses führen, die auf seiner Oberseite angeordnet sind,
    • – wobei die ersten Leiterbahnen an Eingangsanschlüsse und die zweiten Leiterbahnen an Ausgangsanschlüsse des Halbleiterchips für die ersten Signale angeschlossen sind, wohingegen die dritten Leiterbahnen an Ausgangsanschlüsse und die vierten Leiterbahnen an Eingangsanschlüsse des Halbleiterchips für die zweiten Signale angeschlossen sind.
  • Erfindungsgemäß ist vorgesehen, dass der Halbleiterbaustein erste Leitungen zum Weiterleiten erster Signale und zweite Leitungen zum Weiterleiten zweiter Signale aufweist. Die ersten und zweiten Leitungen verlaufen teilweise durch das Chipgehäuse, teilweise auch durch den Halbleiterchip. Insbesondere umfasst jede erste und zweite Leitung zwei Leiterbahnen, die innerhalb des Chipgehäuses verlaufen, wobei jeweils die eine Leiterbahn an einen Eingangsanschluss und die jeweils andere Leiterbahn an einen Ausgangsanschluss des Halbleiterchips angeschlossen ist. Die beiden Leiterbahnen führen von diesen Anschlüssen zur Ober- und Unterseite des Chipgehäuses. Im Falle der ersten Leitungen sind deren Leiterbahnen nachstehend als erste und zweite Leiterbahn bezeichnet und im Falle der zweiten Leitungen sind die deren Leiterbahnen nach stehend als dritte und vierte Leiterbahn bezeichnet. Die Leiterbahnen der ersten Leitungen übermitteln erste Signale, insbesondere Steuerbefehle, Adressbefehle und zu speichernde bzw. zu schreibende Datenwerte. Die zweiten Leitungen dienen zur Übermittlung zweiter Signale, insbesondere der ausgelesenen bzw. auszulesenden Datenwerte.
  • Die ersten und die dritten Leiterbahnen führen von dem Halbleiterchip zu Kontaktanschlüssen des Chipgehäuses, die auf seiner Unterseite angeordnet sind, und die zweiten und vierten Leiterbahnen führen von dem Halbleiterchip zu Kontaktanschlüssen, die auf der Oberseite des Chipgehäuses angeordnet sind. Die zweiten und vierten Leiterbahnen ermöglichen somit ein Stapeln mehrerer identischer Halbleiterbausteine aufeinander und ein elektrisches Kontaktieren der oberen Halbleiterchips.
  • Die ersten Leiterbahnen führen von der Unterseite des Chipgehäuses zu Eingangsanschlüssen des Halbleiterchips und die zweiten Leiterbahnen führen von Ausgangsanschlüssen des Halbleiterchips zur Oberseite des Chipgehäuses. Erfindungsgemäß ist vorgesehen, dass die dritten Leiterbahnen, die zur Unterseite des Chipgehäuses führen, an Ausgangsanschlüsse des Halbleiterchips angeschlossen sind und dass die vierten Leiterbahnen, die zur Oberseite des Chipgehäuses führen, an Eingangsanschlüsse des Halbleiterchips angeschlossen sind. Hierdurch wird eine problemlose Loop-Back-Verschaltung mehrerer übereinander gestapelter Halbleiterchips ermöglicht, da bei der erfindungsgemäßen Ausbildung des Chipgehäuses die ausgelesenen Datenwerte automatisch zur Unterseite des Chipgehäuses transportiert werden statt zu dessen Oberseite. Somit können beliebig viele erfindungsgemäße Halbleiterchips übereinander gestapelt sein, ohne dass von dem obersten Halblei terchip aus die ausgelesenen Datenwerte über zusätzliche leitende Verbindungen durch den gesamten Stapel von Halbleiterbausteinen bis zur Unterseite des Gehäuses des untersten Halbleiterbausteins geleitet werden müssten. Statt dessen werden bei den erfindungsgemäßen Halbleiterbausteinen die Datenwerte automatisch von einem Ausgangsanschluss des Halbleiterchips über eine jeweilige dritte Leiterbahn zur Gehäuseunterseite transportiert. Sofern mehrere Halbleiterbausteine übereinander gestapelt sind, werden die ausgelesenen Datenwerte sämtlicher Halbleiterchips vom obersten Halbleiterbaustein der Reihe nach bis zum untersten Halbleiterbaustein geleitet, und zwar in jedem (außer dem obersten) Halbleiterbaustein, zunächst von der Oberseite des Chipgehäuses ausgehend entlang der vierten Leiterbahnen bis zum Eingangsanschluss des Halbleiterchips für die Datenwerte, und danach vom Ausgangsanschluss des Halbleiterchips für die Datenwerte über die dritten Leiterbahnen bis zur Unterseite des Chipgehäuses. Dort werden sie an die vierten Leiterbahnen des jeweils darunter angeordneten Halbleiterbausteins weitergeleitet.
  • Somit sind bei den erfindungsgemäßen Halbleiterbausteinen diejenigen Leiterbahnen (nämlich die dritten Leiterbahnen), die zum Weiterleiten der aus dem Halbleiterchip ausgelesenen Daten bestimmt sind, mit Kontaktanschlüssen auf der Unterseite des Chipgehäuses verbunden, und die vierten Leiterbahnen, die an Eingangsanschlüsse des Halbleiterchips für anderenorts ausgelesene und durch den Halbleiterchip durchzulesende Datenwerte bestimmt sind, sind mit ihrem entgegengesetzten Ende an der Oberseite des Chipgehäuses angeordnet. Dies ermöglicht eine Loop-Back-Verschaltung mehrerer aufeinandergestapelter Halbleiterchips ohne nachträgliche konstruktive Änderungen des Chipgehäuses.
  • Gemäß einer ersten Ausführungsform ist vorgesehen, dass diejenigen Leiterbahnen der ersten und zweiten Leitungen, die an Eingangsanschlüsse des Halbleiterchips angeschlossen sind, in dem ersten Bereich des Chipgehäuses angeordnet sind und dass diejenigen Leiterbahnen der ersten und zweiten Leitungen, die an Ausgangsanschlüsse des Halbleiterchips angeschlossen sind, in dem zweiten Bereich des Chipgehäuses angeordnet sind.
  • Gemäß dieser ersten Ausführungsform sind diejenigen Leiterbahnen zum Übermitteln der ersten und zweiten Signale, die an Eingangsanschlüsse des Halbleiterchips angeschlossen sind, in derselben (ersten) Hälfte des Chipgehäuses angeordnet und somit an Kontaktanschlüsse auf der Unterseite des Chipgehäuses angeschlossen, die jeweils in demselben Feld von Kontaktanschlüssen angeordnet sind. Diejenigen Leiterbahnen zum Übermitteln der ersten und zweiten Signale, die an Ausgangsanschlüsse des Halbleiterchips angeschlossen sind, sind dann in der anderen Hälfte des Chipgehäuses angeordnet und mit Kontaktanschlüssen des zweiten Feldes von Kontaktanschlüssen verbunden.
  • Insbesondere ist vorgesehen, dass die ersten und die vierten Leiterbahnen in dem ersten Bereich des Chipgehäuses und die zweiten und die dritten Leiterbahnen in dem zweiten Bereich des Chipgehäuses angeordnet sind. Dies bedeutet, dass die ersten Signale durch die ersten Leiterbahnen auf der Unterseite des ersten Bereichs (auf der ersten Hälfte) des Chipgehäuses empfangen werden, jedoch ausgangsseitig auf der Oberseite des zweiten Bereichs (der zweiten Hälfte) des Chipgehäuses weitergeleitet werden. Umgekehrt führt der Pfad zum Weiterleiten ausgelesener Datenwerte von der Oberseite der ersten Hälfte des Chipgehäuses über die vierten und dritten Leiterbahnen zur Unterseite der gegenüberliegenden, zweiten Hälfte des Chipgehäuses. Dieser Halbleiterbaustein eignet sich somit für eine Stapelung mit mehreren gleichartigen Halbleiterbausteinen, bei der unmittelbar aufeinander angeordnete Halbleiterbausteine jeweils um 180° verdreht aufeinander (verdreht um die Flächennormale zur Oberseite bzw. Unterseite durch deren Mitte) anzuordnen sind.
  • Dementsprechend ist vorgesehen, dass die Kontaktanschlüsse der zweiten und vierten Leiterbahnen auf der Oberseite des Chipgehäuses gegenüber den Positionen der Kontaktanschlüsse der ersten und dritten Leiterbahnen auf der Unterseite des Chipgehäuses um 180° verdreht angeordnet sind, bezogen auf den Mittelpunkt des Halbleiterchips.
  • Bei einer zweiten bevorzugten Ausführungsform ist vorgesehen, dass die ersten und die zweiten Leiterbahnen im ersten Bereich des Chipgehäuses und die dritten und die vierten Leiterbahnen in dem zweiten Bereich des Chipgehäuses angeordnet sind. Hierbei befinden sich sämtliche Leiterbahnen der ersten Leitungen, die zum Übermitteln der ersten Signale dienen, in derselben (ersten) Hälfte des Chipgehäuses, die sich seitlich über einen ersten Rand des Halbleiterchips hinaus erstreckt. Umgekehrt enden die zum Übermitteln der zweiten Signale dienenden dritten und vierten Leiterbahnen an der Ober- und Unterseite der gegenüberliegenden zweiten Hälfte des Chipgehäuses, die sich in entgegengesetzter Richtung über einen entgegengesetzten, zweiten Rand des Chipgehäuses hinaus erstreckt. Somit enden die Leitungspfade zum Übermitteln der ersten bzw. zweiten Signale jeweils auf der Oberseite des Chipgehäuses innerhalb der gleichen Hälfte wie auf der Unterseite des Chipgehäuses.
  • Dementsprechend ist vorgesehen, dass die Kontaktanschlüsse der zweiten und vierten Leiterbahnen auf der Oberseite des Chipgehäuses so angeordnet sind, dass ihre Positionen in seitlicher Richtung mit den Positionen der Kontaktanschlüsse der ersten und dritten Leiterbahnen auf der Unterseite des Chipgehäuses zur Deckung kommen. Der in dieser Weise ausgebildete Halbleiterbaustein eignet sich somit zur Stapelung mit mehreren gleichartigen Halbleiterbausteinen in jeweils gleicher Orientierung übereinander. Hierbei ist die Orientierung aller Halbleiterbausteine des aus ihnen gebildeten Stapels von Bausteinen identisch.
  • Vorzugsweise ist vorgesehen, dass die ersten Leitungen erste Signale von der Unterseite des Chipgehäuses über den Halbleiterchip zur Oberseite des Chipgehäuses leiten, wohingegen die zweiten Leitungen zweite Signale von der Oberseite des Chipgehäuses über den Halbleiterchip zur Unterseite des Chipgehäuses leiten. Insbesondere werden von den chipseitigen Ausgangsanschlüsse aus die ausgelesenen Datenwerte zur Unterseite des Chipgehäuses geleitet, wohingegen Steuerbefehle, Adressbefehle und zu schreibende Datenwerte für nachgeschaltete Halbleiterbausteine zur Oberseite der jeweiligen Chipgehäuse geleitet werden.
  • Vorzugsweise ist vorgesehen, dass der Halbleiterbaustein mit mehreren gleichartigen Halbleiterbausteinen in der Weise stapelbar ist, dass die Kontaktanschlüsse auf der Oberseite des einen Halbleiterbausteins die Kontaktanschlüsse auf der Unterseite des anderen Halbleiterbausteins kontaktieren. Eine besonders einfache Kontaktierung ergibt sich dann, wenn die seitlichen Positionen (parallel zur Oberseite des Chipgehäuses) der dort angeordneten Kontaktanschlüsse (der zur Oberseite hin führenden Leiterbahnen) denjenigen seitlichen Posi tionen entsprechen, die die auf der Unterseite angeordneten Kontaktanschlüsse der dort endenden Leiterbahnen einnehmen. Somit ist der Kontaktierungsgrundriss oder "footprint" auf Oberseite und Unterseite des Chipgehäuses identisch, und solche Halbleiterbausteine sind in hoher Stückzahl mit jeweils gleicher Orientierung aufeinander stapelbar.
  • Vorzugsweise ist vorgesehen, dass der Halbleiterbaustein mit mehreren gleichartigen Halbleiterbausteinen in der Weise stapelbar ist, dass die mehreren Halbleiterbausteine gleich orientiert oder jeweils um 180° verdreht zueinander aufeinander aufsetzbar sind. Je nachdem, ob die Stapelung zweier aufeinander anzuordnender Halbleiterchips mit oder ohne Wechsel der Orientierung zweier unmittelbar benachbarter Halbleiterbausteine gewünscht ist, wird das Chipgehäuse so ausgebildet, dass darin die von der Unterseite zur Oberseite geführten ersten und zweiten Leitungen entweder in derselben oder auf der gegenüberliegenden Hälfte des Chipgehäuses enden wie auf der Unterseite.
  • Vorzugsweise ist vorgesehen, dass das Chipgehäuse in seinem ersten und zweiten Bereich auf seiner Unterseite und seiner Oberseite jeweils eine Anordnung von Kontaktanschlüssen aufweist, wobei die Kontaktanschlüsse der ersten, zweiten, dritten und vierten Leiterbahnen innerhalb dieser Anordnungen von Kontaktanschlüssen angeordnet sind. Somit sind einige der Kontaktanschlüsse dieser Anordnungen von Kontaktanschlüssen mit den auf der Unterseite endenden Leiterbahnen zum Übermitteln der ersten und zweiten Signale verbunden. Die Anordnungen von Kontaktanschlüssen enthalten darüber hinaus weitere Kontaktanschlüsse, beispielsweise zum Übermitteln von Taktsignalen parallel zu den ersten und/oder zweiten Signalen.
  • Vorzugsweise ist vorgesehen, dass innerhalb der Anordnungen von Kontaktanschlüssen die Kontaktanschlüsse zumindest entlang einer ersten Richtung, die parallel zu den beiden seitlichen Rändern des Halbleiterchips verläuft, aufgereiht sind. So können beispielsweise entlang der ersten Richtung in einer oder beiden Anordnungen von Kontaktanschlüssen jeweils sechs Leitungen zum Übermitteln der Steuerbefehle, Adressbefehle und zu speichernden Datenwerte aufgereiht sein.
  • Vorzugsweise ist vorgesehen, dass die Kontaktanschlüsse der ersten Leiterbahnen entlang der ersten Richtung in einem mittleren Bereich einer Anordnung von Kontaktanschlüssen angeordnet sind und dass die Kontaktanschlüsse der zweiten Leiterbahnen entlang der ersten Richtung in zwei äußeren Teilbereichen einer Anordnung von Kontaktanschlüssen angeordnet sind, wobei der mittlere Teilbereich entlang einer ersten Richtung zwischen beiden äußeren Teilbereichen liegt. Beispielsweise können entlang der ersten Richtung zunächst zwei Leitungen zum Übermitteln ausgelesener Datenwerte aufeinander folgen, dann sechs Leitungen zum Übermitteln der Steuerbefehle, Adressbefehle und einzuspeichernder Datenwerte und anschließend zwei weitere Leitungen zum Übermitteln der ausgelesenen Datenwerte.
  • Es kann vorgesehen sein, dass entlang einer zweiten Richtung, entlang derer die beiden Ränder des Halbleiterchips voneinander beabstandet sind, die Kontaktanschlüsse der zweiten und dritten Leiterbahnen in einem anderen Abstand von dem Halbleiterchip angeordnet sind als die Kontaktanschlüsse der ersten und vierten Leiterbahnen.
  • Gemäß einer alternativen, bevorzugten Ausführungsform ist jedoch vorgesehen, dass entlang der zweiten Richtung, entlang derer die beiden Ränder des Halbleiterchips voneinander beabstandet sind, die Kontaktanschlüsse der ersten, zweiten, dritten und vierten Leiterbahnen jeweils in demselben Abstand von dem Halbleiterchip angeordnet sind. Sofern mit Blick auf die hochfrequente und zuverlässige Übertragung der ersten und zweiten Signale jede Leiterbahn als Leitungspaar zweier zueinander komplementärer Einzelleitungen ausgebildet ist, bedeutet die hier beschriebene Ausführungsform, dass der Abstand der beiden jeweiligen zueinander komplementären Einzelleitungen zwar für beide Einzelleitungen unterschiedlich sein kann, jedoch für alle ersten, zweiten, dritten und vierten Leiterbahnen, die aus jeweils zwei Einzelleitungen gebildet sind, einheitlich ist. Auch hierbei werden äußerst kompakte Anordnungen von Kontaktanschlüssen auf der Unterseite des Chipgehäuses erzielt.
  • Vorzugsweise ist vorgesehen, dass die ersten Leitungen Steuerleitungen, Adressleitungen und Datenleitungen für einzuschreibende Daten umfassen und dass die zweiten Leitungen Datenleitungen für ausgelesene oder auszulesende Daten umfassen.
  • Ferner kann vorgesehen sein, dass die ersten Leitungen außerdem zumindest eine Taktsignalleitung umfassen und dass die zweiten Leitungen ebenfalls zumindest eine Taktsignalleitung umfassen. Mit Hilfe der parallel mitgeführten Taktsignalleitungen wird die zeitliche Abstimmung bei der hochfrequenten Übermittlung der ersten und zweiten Signale verbessert.
  • Dementsprechend kann vorgesehen sein, dass jede Leiterbahn der ersten und zweiten Leitungen als Paar zweier Einzelleitungen ausgebildet ist, wobei die beiden Einzelleitungen je eines Paars zum Übertragen zueinander komplementärer Daten bits dienen. Entsprechend können auch die Leiterbahnen der dritten und vierten Leitungen jeweils als Paar zweier Einzelleitungen ausgebildet sein, die jeweils zueinander komplementäre Datenbits übermitteln.
  • Vorzugsweise ist vorgesehen, dass der integrierte Halbleiterchip einen dynamischen Schreib-Lese-Speicher aufweist; dieser wird in Form einer integrierten Speicherschaltung in dem Halbleiterchip ausgebildet sein und auf einer Hauptfläche des Halbleiterchips an erste Eingangs- und Ausgangsanschlüsse für die ersten Signale und an zweite Eingangs- und Ausgangsanschlüsse für die zweiten Signale angeschlossen sein. Somit verlaufen innerhalb des Halbleiterchips Leitungsabschnitte der ersten und zweiten Leitungen, die die ersten Leiterbahnen des Chipgehäuses mit den zweiten Leiterbahnen des Chipgehäuses verbinden, sowie weitere Leitungsabschnitte, die die dritten Leiterbahnen mit den vierten Leiterbahnen des Chipgehäuses verbinden. Die Leitungspfade für die ersten und zweiten Signale führen somit jeweils zunächst über eine Leiterbahn des Chipgehäuses, dann über einen Leitungsabschnitt innerhalb des Halbleiterchips und dann über eine weitere Leiterbahn des Chipgehäuses.
  • Schließlich kann vorgesehen sein, dass die Kontaktanschlüsse, die auf der Unterseite des Chipgehäuses angeordnet sind, mit Lötkugeln versehen sind. Der in dieser Weise präparierte Halbleiterbaustein ist unmittelbar auf einen weiteren Halbleiterbaustein oder auf eine elektronische Leiterplatte aufsetzbar.
  • Die der Erfindung zugrunde liegende Aufgabe wird ferner durch ein elektronisches Bauteil gelöst, das mindestens zwei Halbleiterbausteine nach einer der hier offenbarten Ausführungs formen aufweist, wobei die Halbleiterbausteine in der Weise übereinander gestapelt sind, dass die Kontaktanschlüsse auf der Oberseite jedes Halbleiterbausteins, der zumindest einen nächsthöheren Halbleiterbaustein trägt, mit Kontaktanschlüssen leitend verbunden sind, die auf der Unterseite dieses nächsthöheren Halbleiterbausteins angeordnet sind. Bei diesem elektronischen Bauteil aus zwei oder mehr Halbleiterbausteinen, von denen jeder in der erfindungsgemäßen Art und Weise ausgebildet ist, wird automatisch eine Loop-Back-Verschaltung erreicht, da erfindungsgemäß die jeweils zur Gehäuseoberseite führenden vierten Leiterbahnen an Eingangsanschlüsse des Halbleiterchips (statt an Ausgangsanschlüsse) für die ausgelesenen Datenwerte angeschlossen sind und die in die Unterseite des Chipgehäuses mündenden dritten Leitungen an Ausgangsanschlüsse des Halbleiterchips (statt an Eingangsanschlüsse) für die weiterzuleitenden ausgelesenen Datenwerte angeschlossen sind. Somit leitet jeder Halbleiterbaustein die ausgelesenen Datenwerte von seiner Oberseite zu seiner Unterseite, d. h. zum nächsttieferen Halbleiterbaustein, wohingegen jeder Halbleiterbaustein die ersten Signale von seiner Unterseite zur Oberseite, d. h. zum nächsthöheren Halbleiterbaustein, leitet.
  • Vorzugsweise ist vorgesehen, dass jeweils die zweiten Leiterbahnen jedes Halbleiterbausteins, der zumindest einen nächsthöheren Halbleiterbaustein trägt, mit den ersten Leiterbahnen des nächsthöheren Halbleiterbausteins kurzgeschlossen sind und dass die vierten Leiterbahnen jedes Halbleiterbausteins, der zumindest einen nächsthöheren Halbleiterbaustein trägt, mit den dritten Leiterbahnen des nächsthöheren Halbleiterbausteins kurzgeschlossen sind. Somit bilden die dritten und vierten Leiterbahnen einen von dem obersten Halbleiterbaustein zum untersten Halbleiterbaustein reichenden Leitungs pfad für die ausgelesenen Datenwerte, die entlang dieses Pfades von dem obersten bis zum untersten Halbleiterbaustein geleitet werden.
  • Es kann vorgesehen sein, dass jeweils der nächsthöhere Halbleiterbaustein um 180° verdreht zu dem darunter angeordneten Halbleiterbaustein auf diesem angeordnet ist.
  • Alternativ kann vorgesehen sein, dass alle Halbleiterbausteine des elektronischen Bauteils gleich orientiert aufeinander gestapelt sind.
  • Vorzugsweise ist vorgesehen, dass das elektronische Bauteil genau zwei übereinander gestapelte Halbleiterbausteine aufweist. Alternativ ist vorgesehen, dass das elektronische Bauteil genau vier übereinander gestapelte Halbleiterbausteine aufweist. Alternativ kann jede beliebige andere Anzahl von Halbleiterbausteinen übereinander gestapelt sein.
  • Vorzugsweise ist vorgesehen, dass die ersten, zweiten, dritten und vierten Leiterbahnen der ersten und zweiten Leitungen aller Halbleiterbausteine so verlaufen, dass die zweiten Signale die übereinander gestapelten Halbleiterbausteine in umgekehrter Reihenfolge durchlaufen wie die ersten Signale. Dies entspricht dem bevorzugten Fall einer Loop-Back-Konfiguration.
  • Vorzugsweise ist vorgesehen, dass die ersten Signale Steuerbefehle, Adressbefehle und zu speichernde Datenwerte umfassen und dass die zweiten Signale ausgelesene oder auszulesende Datenwerte umfassen. Die ersten und zweiten Signale können ferner jeweils zumindest ein Taktsignal umfassen.
  • Vorzugsweise ist vorgesehen, dass die dritten und vierten Leiterbahnen der Halbleiterbausteine des elektronischen Bauteils so verlaufen, dass die ausgelesenen Datenwerte der Halbleiterchips in zyklischer Reihenfolge, jeweils beginnend mit den Datenwerten des Halbleiterchips eines obersten Halbleiterbausteins und endend mit den Datenwerten des Halbleiterchips eines untersten Halbleiterbausteins, weitergeleitet werden. Hierbei werden die Datenwerte in zyklischer, periodischer Reihenfolge aus den übereinander gestapelten Halbleiterbausteinen ausgelesen und in dieser Weise auch weitergeleitet, wobei innerhalb des Datenstroms der gemeinsam übermittelten Datenwerte die Reihenfolge der Zuordnung zu den individuellen Halbleiterbausteinen dieselbe ist wie die Reihenfolge dieser Zuordnung bei den ersten Signalen. Insbesondere können die ausgelesenen Datenwerte des obersten Halbleiterbausteins die übereinander gestapelten Halbleiterbausteine nacheinander passieren, mit dem obersten Halbleiterbaustein und endend mit dem untersten Halbleiterbaustein.
    •
  • Die Erfindung wird nachstehend mit Bezug auf die Figuren beschrieben. Es zeigen:
  • 1 einen ersten erfindungsgemäßen Halbleiterbaustein,
  • die 2A und 2B Draufsichten auf den Halbleiterbaustein gemäß 1,
  • 3 ein elektronisches Bauteil mit zwei Halbleiterbausteinen gemäß 1,
  • 4 ein elektronisches Bauteil mit vier Halbleiterbausteinen gemäß 1,
  • die 5A und 5B Draufsichten auf den Halbleiterbaustein gemäß einer zweiten Ausführungsform und
  • 6 zeigt ein schematisches Schaltdiagramm mit mehreren miteinander verschalteten Halbleiterbausteinen.
  • 1 zeigt einen erfindungsgemäßen Halbleiterbaustein gemäß einer ersten Ausführungsform. Der Halbleiterbaustein 1 weist einen integrierten Halbleiterchip 2 und ein Chipgehäuse 3 auf, das vorzugsweise als BGA-Gehäuse (Ball Grid Array) ausgebildet ist. Das Chipgehäuse 3 verbindet Eingangs- und Ausgangsanschlüsse des Halbleiterchips 2 durch Leiterbahnen, die innerhalb des Chipgehäuses verlaufen, mit Kontaktanschlüssen auf der Ober- und Unterseite des Chipgehäuses. Die auf der Unterseite 8 angeordneten Kontaktanschlüsse sind mit einer baulich übergeordneten Einheit, beispielsweise mit einer Leiterplatte eines Speichermoduls verbindbar, etwa mit Hilfe von Lötkugeln. Dadurch ist der Halbleiterchip 2 über die in dem Chipgehäuse 3 verlaufenden Leiterbahnen elektrisch ansteuerbar.
  • Das Chipgehäuse 3 erstreckt sich seitlich entlang einer ersten Richtung x zu beiden Seiten über seitliche Ränder R1, R2 des Chipgehäuses hinaus und besitzt auf seiner Oberseite 9 und seiner Unterseite 8 jeweils zwei Anordnungen relativ dicht gepackter Kontaktanschlüsse, die zur Kontaktierung des Halbleiterbausteins dienen. In der Querschnittsansicht der 1 ist beispielsweise die seitlich außerhalb des zweiten Randes R2 angeordnete, auf der Oberseite 9 des Chipgehäuses 3 angeordnete Anordnung 50 von Kontaktanschlüssen gestrichelt umrandet dargestellt, ebenso die seitlich außerhalb des ersten Randes R1 befindliche Anordnung 50 von Kontaktanschlüssen auf der Unterseite 8 des Chipgehäuses 3. Zwei weitere Anord nungen sind der Übersichtlichkeit halber nicht näher gekennzeichnet; sie befinden sich jeweils in dem anderen der beiden Bereiche A, B. Das Chipgehäuse 3 ist zumindest hinsichtlich seiner äußeren Form vorzugsweise symmetrisch bezüglich der Mitte zwischen beiden Hälften A, B des Chipgehäuses ausgebildet. Die Anordnungen 50 von Kontaktanschlüssen enthalten in Richtung senkrecht zur Zeichenebene der 1 eine Vielzahl weiterer Kontaktanschlüsse, beispielsweise jeweils zehn Stück oder mehr. Einige Kontaktanschlüsse werden zur elektrischen Ansteuerung des Halbleiterbausteins 1 genutzt, nämlich diejenigen, die mit Hilfe der Leiterbahnen innerhalb des Chipgehäuses 3 mit den Eingangs- und Ausgangsanschlüssen des Halbleiterchips 2 verbunden sind.
  • Insbesondere sind erste Leiterbahnen 11 vorgesehen, von denen in der Querschnittsansicht der 1 nur eine einzige dargestellt ist, jedoch in Richtung senkrecht zur Zeichenebene mehrere (beispielsweise sechs) erste Leiterbahnen 11 nebeneinander aufgereiht sind. Die ersten Leiterbahnen 11 führen von ersten Kontaktanschlüssen 11a auf der Unterseite 8 des Chipgehäuses 3 bis zu (ersten) Eingangsanschlüssen 16a des Halbleiterchips 2 und dienen zum Übermitteln von ersten Signalen S1, insbesondere von Steuerbefehlen, Adressbefehlen und zu schreibenden Datenwerten. Zweite Leiterbahnen 12 führen von (ersten) Ausgangsanschlüssen 17a des Halbleiterchips 2 für die ersten Signale S1 zu zweiten Kontaktanschlüssen 12a auf der Oberseite 9 des Chipgehäuses 3, wodurch die ersten Signale an weitere Halbleiterbausteine übermittelbar sind, die auf dem Halbleiterbaustein 10 stapelbar sind. Dadurch sind über den Halbleiterchip 10 noch weitere Halbleiterbausteine ansteuerbar.
  • Der Halbleiterbaustein 10 weist ferner dritte Leiterbahnen 13 auf, die von (zweiten) Ausgangsanschlüssen 17b des Halbleiterchips 2 zu dritten Kontaktanschlüssen 13a auf der Unterseite 8 des Halbleiterbausteins führen. Ferner ist erfindungsgemäß vorgesehen, dass vierte Leiterbahnen 14 von (zweiten) Eingangsanschlüssen des Halbleiterchips 2 zu vierten Kontaktanschlüssen 14a auf der Oberseite 9 des Chipgehäuses 3 führen. Die dritten und vierten Leiterbahnen dienen zum Übermitteln von zweiten Signalen S2, insbesondere von ausgelesenen beziehungsweise auszulesenden Datenwerten. Die ersten und zweiten Leiterbahnen 11, 12 bilden zusammen die ersten Leitungen I, die zur Übermittlung der ersten Signale S1 dienen. Ebenso bilden die dritten und vierten Leiterbahnen 13, 14 gemeinsam die zweiten Leitungen II, die zur Übermittlung der zweiten Signale S2 dienen. Da erfindungsgemäß diejenigen (nämlich die dritten) Leiterbahnen 13, die die ausgangsseitigen Anschlüsse 17b des Halbleiterchips 2 für die zweiten Signale S2 mit Kontaktanschlüssen 13a auf der Unterseite (statt mit solchen auf der Oberseite 9) des Chipgehäuses 3 verbinden und da erfindungsgemäß die vierten Leiterbahnen 14 die Eingangsanschlüsse 16b mit den vierten Leiterbahnen 14 an Kontaktanschlüssen 14a auf der Oberseite 9 (statt auf der Unterseite 8) verbinden, leitet der erfindungsgemäße Halbleiterbaustein die zweiten Signale S2 in umgekehrter Richtung weiter wie ein herkömmlicher Baustein, nämlich von seiner Oberseite zu seiner Unterseite. Dies ist bei herkömmlichen Halbleiterbausteinen nicht der Fall, da sie für Loop Forward-Konfigurationen vorgesehen sind. Werden herkömmliche Halbleiterbausteine für eine Loop Back-Konfiguration eingesetzt, so werden die auf der Oberseite des Chipgehäuses austretenden zweiten Signale (die auszulesenden Datenwerte) mithilfe einer leitfähigen Brücke, die auf der Gehäuseoberseite zu einem noch freien Durchkontakt führt, abgeleitet. Dieser Durchkon takt stellt eine leitfähige Verbindung von der Oberseite 9 zur Unterseite 8 des Chipgehäuses her und kontaktiert dort einen weiteren Kontaktanschluss. Für die Ausbildung der leitfähigen Brücke zu dieser leitfähigen Verbindung, die die Durchkontaktierung darstellt, ist eine nachträgliche Bearbeitung des Chipgehäuses und somit des Halbleiterbausteins erforderlich. Auch bei übereinander gestapelten Halbleiterbausteinen ist zumindest an dem obersten Halbleiterbaustein eine solche nachträgliche Bearbeitung erforderlich, um mithilfe noch freier Durchkontaktierungen die auszulesenden Signale von der Oberseite des obersten Halbleiterbausteins durch sämtliche Halbleiterbausteine hindurch zurück zur Leiterplatte der übergeordneten elektronischen Einheit zurückzuleiten.
  • Dieser Nachteil entfällt bei dem erfindungsgemäßen Halbleiterbaustein, da die dritten Leitungen 13, die an der Unterseite 8 des Chipgehäuses enden, an die Ausgangsanschlüsse 17b für die zweiten Signale S2 angeschlossen sind und da die vierten Leiterbahnen 14, die zur Oberseite 9 des Chipgehäuses 3 führen, die Eingangsanschlüsse 16b für die zweiten Signale S2 angeschlossen sind. Bei einem herkömmlichen Halbleiterbaustein ist dies umgekehrt.
  • Der erfindungsgemäße Halbleiterbaustein ermöglicht es, durch eine veränderte Verschaltung der Eingangsanschlüsse 16a, 16b und Ausgangsanschlüsse 17a, 17b des Halbleiterchips 2, den gesamten Halbleiterbaustein für eine Loop Back-Konfiguration einzusetzen, bei der nach Herstellung der Halbleiterbausteine und gegebenenfalls Stapelung dieser Bausteine aufeinander keine nachträgliche Bearbeitung, insbesondere keine nachträgliche Veränderung der Leitungswege an dem obersten Halbleiterbaustein erforderlich sind.
  • 2A zeigt eine schematische Draufsicht auf den erfindungsgemäßen Halbleiterbaustein gemäß 1 von oben her, das heißt auf die Oberseite 9 des Chipgehäuses mit darauf angeordnetem Halbleiterchip 2. Zusätzlich dargestellt sind Anordnungen 50 von Kontaktanschlüssen, die in jedem der beiden Bereiche A, B des Chipgehäuses 3 angeordnet sind und eine Kontaktierung eines weiteren, auf der Oberseite 9 des Halbleiterbausteins 1 anzuordnenden weiteren Halbleiterbausteins ermöglichen. Beispielhaft ist auf jeder Hälfte A, B eine Anordnung 50 aus jeweils einem Feld von vier mal zehn Kontaktanschlüssen dargestellt, wobei jeweils Paare 60 von Kontaktanschlüssen aus einem ersten Kontaktanschluss für eine erste Einzelleitung 61 und einem zweiten Kontaktanschluss für eine zweite Einzelleitung 62 gemeinsam ein einziges Differenzsignal empfangen oder weiterleiten. Entsprechende Einzelleitungen gehen von den jeweiligen Kontaktanschlüssen aus, die an die übrigen zueinander komplementären Leiterbahnen angeschlossen sind. Von den in 2A dargestellten Kontaktanschlüssen der Anordnungen 50 werden nur einige benutzt, um den Halbleiterbaustein 3, insbesondere dessen Halbleiterchip 2 elektrisch anzusteuern. Hierzu dienen solche Kontaktanschlüsse, die auf der Unterseite des Halbleiterbausteins angeordnet sind. Diese ist in 2A nicht dargestellt.
  • 2B zeigt daher die Anordnung von Kontaktanschlüssen auf der Unterseite 8 des Chipgehäuses 3, jedoch gesehen aus der gleichen Perspektive wie in 2A, nämlich von der Oberseite oben her, das heißt in der Durchsicht durch den Halbleiterchip 2. Dabei ist die Fläche des Chipgehäuses 3 mit dem Bezugszeichen 8 markiert, um zu verdeutlichen, dass die nachfolgend beschriebenen Kontaktanschlüsse, die in 2B dargestellt sind, sich auf der Unterseite 8 des Chipgehäuses 3 befinden.
  • Gemäß 2B sind 6 Kontaktanschlusspaare von je zwei Kontaktanschlüssen 11a vorgesehen, und zwar im ersten Bereich A des Chipgehäuses 3. Von diesen aus führen entsprechende erste Leiterbahnen 11 zu den in 1 dargestellten Eingangsanschlüssen 16a des Halbleiterchips 2 für die ersten Signale S1. Diese ersten Leiterbahnen 11 umfassen Steuerleitungen, Adressleitungen und Datenleitungen für zu schreibende Datenwerte. Weiterhin sind in 2B auf der Unterseite 8 dritte Kontaktanschlüsse 13a für auszulesende Datenwerte vorgesehen, und zwar in derjenigen Anordnung 50 von Kontaktanschlüssen, die sich in dem zweiten Bereich B des Chipgehäuses, das heißt seitlich außerhalb des zweiten Randes R2 des Halbleiterchips befindet. Insbesondere sind in zwei äußeren Teilbereichen 50b, 50c, die entlang einer zweiten lateralen Richtung y außerhalb eines mittleren Teilbereichs 50a angeordnet sind, jeweils zwei Paare von dritten Kontaktanschlüssen 13a vorgesehen. Dadurch können vier digitale Datenbits (einschließlich der jeweils komplementären Datenbits, die zur höheren Übertragungssicherheit ebenfalls übermittelt werden) gleichzeitig übertragen werden. An die dritten Kontaktanschlüsse 13a sind die dritten Leiterbahnen 13 (1) angeschlossen, die von Ausgangsanschlüssen 17b des Halbleiterchips 2 ausgehend die ausgelesenen Datenwerte zur Leiterplatte einer baulich übergeordneten Einheit weiterleiten.
  • Die in 1 dargestellten zweiten Leitungen 12 führen zu zweiten Kontaktanschlüssen 12a, die in 2A in einem mittleren Teilbereich der Anordnung 50 von Kontaktanschlüssen angeordnet sind, welche im zweiten Bereich B des Chipgehäuses 3 angeordnet ist. Die zweiten Leitungen 12 leiten somit die ersten Signale von den Ausgangsanschlüssen 17a ausgehend an die zweiten Kontaktanschlüsse 12a weiter, von wo aus ein oder mehrere auf dem Halbleiterbaustein 10 stapelbare Halbleiterbausteine ansteuerbar sind. Ferner sind in der in 2A links dargestellten Anordnung 50 vierte Kontaktanschlüsse 14a vorgesehen, die über die Leiterbahnen 14 mit den Eingangsanschlüssen 16b des Halbleiterchips 2 für die zweiten Signale S2 verbunden sind. Über die vierten Kontaktanschlüsse 14a werden auszulesende Datenwerte von Halbleiterbausteinen, die auf dem Halbleiterbaustein 10 gestapelt sind, weitergeleitet, und zwar durch die Leiterbahnen 14 und 13 des Halbleiterbausteins 10 hindurch bis zu einer übergeordneten elektronischen Einheit, an der der Halbleiterbaustein 10 montiert ist.
  • Wie anhand des Vergleichs der verwendeten Kontaktanschlüsse 11a, 12a, 13a und 14a der 2A (Oberseite 9) und 2B (Unterseite 8) erkennbar, ist die Anordnung der verwendeten Kontaktanschlüsse 12a, 14a auf der Oberseite 9 um 180° verdreht gegenüber der Anordnung der verwendeten Kontaktanschlüsse 11a, 13a auf der Unterseite 8 (die beiden oberen Kontaktanschlüsse 14a in 2A führen zu den beiden unteren Kontaktanschlüssen 13a in 2B). Somit lässt sich ein weiterer Halbleiterbaustein um 180° verdreht auf dem in den 1, 2A und 2B dargestellten Halbleiterbaustein montieren und über diesen ansteuern.
  • Das durch die Stapelung zweier erfindungsgemäßer Halbleiterbausteine gebildete elektronische Bauteil ist in 3 dargestellt.
  • Bei dem unteren Halbleiterbaustein 10 sind die Kontaktanschlüsse 11a und 14a sowie die Leiterbahnen 11 und 14 auf der linken Seite (Bereich A) angeordnet, bei dem oberen Halbleiterbaustein 20 jedoch auf der rechten Seite (ebenfalls im Bereich A dieses um 180° verdreht angeordneten Halbleiterbau steins). Mithilfe von Lötkugeln 25 auf der Unterseite 8 des unteren Halbleiterbausteins 10 ist dieser an der Leiterplatte einer übergeordneten elektronischen Einheit montierbar. Über die Kontaktanschlüsse 11a und die Leiterbahnen 11 wird der Halbleiterchip 2 des unteren Halbleiterbausteins 10 mit den Steuersignalen, Adresssignalen und zu speichernden Datenwerten versorgt. Diese werden, soweit sie für den oberen Halbleiterbaustein 20 bestimmt sind, durch den unteren Halbleiterchip 2 durchgeleitet (wie durch den gestrichelten Pfeil angedeutet) und durch die zweiten Leiterbahnen 12 des unteren Halbleiterbausteins 10 und die ersten Leiterbahnen 11 des oberen Halbleiterbausteins 20 bis zum Halbleiterchip 2 des oberen Halbleiterbausteins 20 geleitet und dort verarbeitet. Die auszulesenden Datenwerte werden von den Ausgangsanschlüssen 17b des oberen Halbleiterchips 2 aus über die dritten Leiterbahnen 13 des oberen Halbleiterbausteins 20 und die vierten Leiterbahnen 14 des unteren Halbleiterbausteins 10 an die Eingangsanschlüsse 16b des unteren Halbleiterchips 2 geleitet, durch diesen bis zu den Ausgangsanschlüssen 17b geleitet und entlang der dritten Leiterbahnen 13 des unteren Halbleiterbausteins 10 in Richtung der übergeordneten elektronischen Einheit weitergeleitet, welche die auszulesenden Datenwerte rd bzw. die zweiten Signale S2 ausliest.
  • Das elektronische Bauteil 70 gemäß 3 enthält zwei identische Halbleiterbausteine 10, 20 beziehungsweise 1, die um 180 Grad verdreht aufeinander gestapelt sind und deren dritte und vierte Leitungen 13, 14 so mit den Eingangs- und Ausgangsanschlüssen 16b, 17b verschaltet sind, dass die auszulesenden Datenwerte von jedem Halbleiterbaustein von oben nach unten weitergeleitet werden. Im Gegensatz zu herkömmlichen elektronischen Bauteilen, bei denen die auszulesenden Datenwerte bis hin zum obersten Halbleiterbaustein geleitet wer den, entfällt die Notwendigkeit, auf dessen Oberseite eine leitfähige Brücke zu einem noch unbenutzten Durchkontakt nach unten nachträglich herzustellen. Somit ist eine Loop Back-Verschaltung Konfiguration ohne zusätzliche Maßnahmen herstellbar.
  • Im Übrigen sind in 3 noch Taktsignalleitungen 15 dargestellt, die die jeweiligen Halbleiterchips 2 mit einem Taktsignal versorgen. Zusätzlich können jedoch auch die ersten bis vierten Leiterbahnen, die zum Übertragen der ersten und zweiten Signale S1, S2 dienen, jeweils eine Taktsignalleitung umfassen; diese kann ebenfalls als Paar zweier Einzelleitungen ausgebildet sein. Vorzugsweise umfassen sowohl die Leitungen zum Übermitteln der ersten Signale S1 als auch die Leitungen zum Übermitteln der zweiten Signale S2 jeweils ein Paar von Taktsignalleitungen.
  • 4 zeigt ein anderes elektronisches Bauteil 70, das vier erfindungsgemäße Halbleiterbausteine 1 bzw. 10, 20 30, 40 aufweist, die übereinander gestapelt sind. Das elektronische Bauteil 70 lässt sich beispielsweise auf der Leiterplatte eines Speichermoduls oder auf einem beliebigen Bereich einer übergeordneten elektronischen Einheit 75 anbringen. Hierzu dienen beispielsweise Lötkugeln 25, die auch zwischen den einzelnen Halbleiterbausteinen 10 vorgesehen sind. Wiederum sind jeweils zwei unmittelbar übereinander benachbarte Halbleiterbausteine um 180 Grad verdreht aufeinander angeordnet. Die ersten Signale S1, die von der übergeordneten elektronischen Einheit 75 bereitgestellt werden, passieren zunächst die ersten Leiterbahnen 11 des untersten Halbleiterbausteins 10, danach dessen Halbleiterchip 2 und die zweiten Leiterbahnen 12. Von dort werden sie durch die ersten Leiterbahnen 11 des zweituntersten Halbleiterbausteins 20, durch den Chip 2 des zweiten Halbleiterbausteins 20 und durch die zweiten Leiterbahnen 12 zum dritten Halbleiterbaustein 30 weitergeleitet. In gleicher Weise leitet der dritte Halbleiterbaustein die ersten Signale S1 weiter, bis sie durch die ersten Leiterbahnen 11 des obersten Halbleiterbausteins 40 schließlich dessen Halbleiterchip erreichen. Die auszulesenden Datenwerte des obersten Halbleiterbausteins 40 werden durch dessen dritte Leiterbahnen 13 und die vierten Leiterbahnen 14 des dritten Halbleiterbausteins 30 zu dessen Halbleiterchip 2 weitergeleitet, passieren diesen und erreichen über die dritten Leiterbahnen 13 des dritten Halbleiterbausteins 30 und die vierten Leiterbahnen 14 des zweituntersten Halbleiterbausteins 20 schließlich dessen Halbleiterchip 2. In ähnlicher Weise werden die zweiten Signale S2 auch durch den zweituntersten Halbleiterbausteins 20 und durch den untersten Halbleiterbaustein 10 hindurch geleitet, bis sie durch die dritten Leiterbahnen des untersten Halbleiterbausteins 10 an die übergeordnete elektronische Einheit 75 weitergeleitet und von dieser ausgelesen werden. Die Anzahl der aufeinander gestapelten Halbleiterbausteine kann beliebig variieren. Wie die 3 und 4 zeigen, sind bei elektronischen Bauteilen, die mehrere erfindungsgemäße Halbleiterbausteine übereinander gestapelt aufweisen, die Datenausgänge der Halbleiterchips für auszulesende Datenwerte mit den Eingängen des darunter angeordneten Halbleiterchips für die auszulesenden Datenwerte verbunden. Dadurch wird eine Loop Back-Konfiguration ohne nachträgliche konstruktive Veränderungen der einzelnen Halbleiterbausteine möglich.
  • 5A und 5B zeigen einen Halbleiterbaustein gemäß einer weiteren Ausführungsform der Erfindung. Die schematische Draufsicht der 5A entspricht der Draufsicht der 2A und die Darstellung der 5B entspricht derjeni gen der 2B. Bei dem Halbleiterbaustein der 5A und 5B sind die lateralen Positionen der Kontaktanschlüsse, die die Signale S1 und S2 weiterleiten, auf der Oberseite 9 (5A) und der Unterseite 8 (5B) des Halbleiterbausteins 1 identisch. Auf der Unterseite 8 befinden sich in dem ersten Bereich A des Chipgehäuses 3 die ersten Kontaktanschlüsse 11a zum Empfangen der ersten Signale S1. Auf der Oberseite 9 befinden sich die zweiten Kontaktanschlüsse 12a zum Weiterleiten der ersten Signale S2 ebenfalls in dem ersten Bereich A. Entsprechend befinden sich sowohl die auf der Unterseite 8 angeordneten dritten Kontaktanschlüsse 13a zum Weiterleiten der zweiten Signale S1 als auch die auf der Oberseite 9 angeordneten vierten Kontaktanschlüsse 14a zum Empfangen der zweiten Signale S2 jeweils in dem zweiten Bereich B des Chipgehäuses 3. Das Kontaktierungsmuster aus den zum elektrischen Betrieb erforderlichen Kontaktanschlüssen 11a, 13a beziehungsweise 12a und 14a ist somit auf Oberseite und Unterseite identisch. Daher lassen sich mehrere Halbleiterbausteine gemäß der zweiten Ausführungsform in beliebiger Stückzahl mit jeweils derselben Orientierung aufeinander stapeln und gemeinsam vom untersten Halbleiterbaustein her elektrisch ansteuern. Die 5A und 5B zeigen ferner, dass die ersten, zweiten, dritten und vierten Kontaktanschlüsse 11a, 12a, 13a, 14a und somit auch die Enden der ersten, zweiten, dritten und vierten Leiterbahnen 11, 12, 13, 14 auf den beiden Außenseiten (Oberseite 9 und Unterseite 8) des Chipgehäuses 3 entlang der ersten Richtung x, entlang derer die beiden Ränder R1, R2 des Halbleiterchips voneinander beabstandet sind, denselben Abstand vom Halbleiterchip 2 besitzen. Dadurch wird die erforderliche Grundfläche zum Kontaktieren der übereinander gestapelten Halbleiterbausteine noch weiter verringert.
  • 6 zeigt ein schematisches Schaltdiagramm, das die Loop Back-Konfiguration der miteinander verschalteten erfindungsgemäßen Halbleiterbausteine 1 darstellt. Es sind jeweils die Eingangsanschlüsse und Ausgangsanschlüsse der Halbleiterchips 2 der (beispielsweise vier) miteinander verschalteten Halbleiterbausteine 1 dargestellt. Die chipseitigen Eingangsanschlüsse sind mit 16a und 16b bezeichnet und die chipseitigen Ausgangsanschlüsse sind mit 17a und 17b bezeichnet. Die ersten Eingangs- und Ausgangsanschlüsse 16a, 17a dienen zum Übermitteln der ersten Signale, nämlich insbesondere der Steuerbefehle, Adressbefehle und zu speichernden Datenwerte, wohingegen die zweiten Eingangs- und Ausgangsanschlüsse 16b, 17b zum Weiterleiten der auszulesenden Datenwerte, das heißt der zweiten Signale S2 dienen. Jeder Halbleiterchip 2 empfängt die Folge der für alle vier Halbleiterchips bestimmten ersten Signale S1 an seinen jeweiligen ersten Eingangsanschlüssen 16a, von denen in 6 pro Halbleiterchip 2 jeweils nur ein einziger dargestellt ist, und leitet diese Signale weiter an seine (ersten) Ausgangsanschlüsse 17a. Von dort werden sie zum nächsthöher angeordneten Halbleiterbaustein weitergeleitet und dort am chipseitigen ersten Eingangsanschluss 16a empfangen. Auf diese Weise gelangen die ersten Signala S1 nacheinander zu allen Halbleiterbausteinen 10, 20, 30 und 40.
  • Die zweiten Signale (die auszulesenden Datenwerte) hingegen werden nicht in der Reihenfolge der Halbleiterbausteine 10, 20, 30, 40, sondern in umgekehrter Reihenfolge, nämlich der Reihenfolge der Halbleiterbausteine 40, 30, 20 und 10 durch diese hindurchgeleitet. Beginnend mit dem obersten Halbleiterbaustein 40, der auch gemäß den 3 und 4 der oberste Halbleiterbaustein ist, gelangen die auszulesenden Daten über dessen chipseitigen Ausgangsanschluss 17b zu dem ent sprechenden Eingangsanschluss des dritten Halbleiterbausteins 30, werden durch diesen hindurchgeleitet und von dessen zweiten Ausgangsausschluss zum zweiten Eingangsanschluss 16b des Halbleiterchips 2 des zweituntersten Halbleiterbausteins 20 gesendet. Dort werden sie durch den Halbleiterchip 2 geleitet und über den chipseitigen zweiten Ausgangsanschluss 17b an den zweiten Eingangsanschluss 16b des untersten Halbleiterchips 2 geleitet. Über dessen zweiten Ausgangsanschluss 17b gelangen die auszulesenden Datenwerte sämtlicher vier Halbleiterchips zur übergeordneten elektronischen Einheit 75 und werden dort ausgewertet. Bei der Auswertung wird seitens der übergeordneten elektronischen Einheit die richtige Reihenfolge der Zuordnung der empfangenen Datenwerte zu den jeweiligen einzelnen Halbleiterbausteinen 10, 20, 30, 40, welche von der Reihenfolge der Zuordnung der ersten Signale S1 zu den Halbleiterbausteinen abweicht, wiederhergestellt.
    • 1; 10, 20, 30, 40
    Halbleiterbaustein
    2
    Halbleiterchip
    3
    Chipgehäuse
    8
    Unterseite
    9
    Oberseite
    11
    erste Leiterbahn
    11a
    erster Kontaktanschluss
    12
    zweite Leiterbahn
    12a
    zweiter Kontaktanschluss
    13
    dritte Leiterbahn
    13a
    dritter Kontaktanschluss
    14
    vierte Leiterbahn
    14a
    vierter Kontaktanschluss
    15
    Taktsignalleitung
    16
    Eingangsanschluss
    16a
    erster Eingangsanschluss
    16b
    zweiter Eingangsanschluss
    17
    Ausgangsanschluss
    17a
    erster Ausgangsanschluss
    17b
    zweiter Ausgangsanschluss
    25
    Lötkugel
    50
    Anordnung von Kontaktanschlüssen
    50a
    mittlerer Teilbereich
    50b, 50c
    äußerer Teilbereich
    60
    Paar von Einzelleitungen
    61, 62
    Einzelleitung
    70
    elektronisches Bauteil
    75
    übergeordnete elektronische Einheit
    I
    erste Leitung
    II
    zweite Leitung
    A
    erster Bereich
    a
    Adressbefehl
    B
    zweiter Bereich
    c
    Steuerbefehl
    R1
    erster Rand
    R2
    zweiter Rand
    S1
    erstes Signal
    S2
    zweites Signal
    wd, rd
    Datenwerte
    x, y, z
    Richtungen

Claims (29)

  1. Halbleiterbaustein (1) mit einem integrierten Halbleiterchip (2) und einem Chipgehäuse (3), – wobei der Halbleiterchip (2) zwei zueinander entgegengesetzte seitliche Ränder (R1, R2) sowie Eingangs- und Ausgangsanschlüsse (16, 17) aufweist, – wobei das Chipgehäuse (3) sich über die zwei zueinander entgegengesetzten Ränder (R1, R2) des Halbleiterchips (2) seitlich hinaus erstreckt, wobei ein erster Bereich (A) des Chipgehäuses (3) seitlich bis außerhalb eines ersten Randes (R1) des Halbleiterchips (2) reicht und ein zweiter Bereich (B) des Chipgehäuses (3) in entgegengesetzter Richtung seitlich bis außerhalb eines zweiten Randes (R2) des Halbleiterchips (2) reicht, – wobei das Chipgehäuse (3) eine Oberseite (9) und eine Unterseite (8) aufweist, auf denen im ersten (A) und im zweiten Bereich (B) jeweils Kontaktanschlüsse (11a, 12a, 13a, 14a) vorgesehen sind, die innerhalb des Chipgehäuses (3) durch Leiterbahnen (11, 12, 13, 14) mit den Eingangs- und Ausgangsanschlüssen (16, 17) des Halbleiterchips (2) verbunden sind, – wobei das Chipgehäuse (3) erste Leitungen (I) für erste Signale (S1) aufweist und die ersten Leitungen (I) erste (11) und zweite Leiterbahnen (12) umfassen, und – wobei das Chipgehäuse (3) zweite Leitungen (II) für zweite Signale (S2) aufweist und die zweiten Leitungen (II) dritte (13) und vierte Leiterbahnen (14) umfassen, – wobei die ersten (11) und die dritten Leiterbahnen (13) von dem Halbleiterchip (2) zu Kontaktanschlüssen (11a, 13a) des Chipgehäuses (3) führen, die auf seiner Unterseite (8) angeordnet sind, und wobei die zweiten (12) und die vierten Leiterbahnen (14) von dem Halbleiterchip (2) zu Kontaktan schlüssen (12a, 14a) des Chipgehäuses (3) führen, die auf seiner Oberseite (9) angeordnet sind, – wobei die ersten Leiterbahnen (11) an Eingangsanschlüsse (16) und die zweiten Leiterbahnen (12) an Ausgangsanschlüsse (17) des Halbleiterchips (2) für die ersten Signale (S2) angeschlossen sind, wohingegen die dritten Leiterbahnen (13) an Ausgangsanschlüsse (17) und die vierten Leiterbahnen (14) an Eingangsanschlüsse (16) des Halbleiterchips (2) für die zweiten Signale (S2) angeschlossen sind.
  2. Halbleiterbaustein nach Anspruch 1, dadurch gekennzeichnet, dass diejenigen Leiterbahnen (11, 14), die an Eingangsanschlüsse (16) des Halbleiterchips (2) angeschlossen sind, in dem ersten Bereich (A) des Chipgehäuses (3) angeordnet sind und dass diejenigen Leiterbahnen (12, 13), die an Ausgangsanschlüsse (17) des Halbleiterchips (2) angeschlossen sind, in dem zweiten Bereich (B) des Chipgehäuses (3) angeordnet sind.
  3. Halbleiterbaustein nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die ersten (11) und die vierten Leiterbahnen (14) in dem ersten Bereich (A) des Chipgehäuses (3) und die zweiten (12) und die dritten Leiterbahnen (13) in dem zweiten Bereich (B) des Chipgehäuses (3) angeordnet sind.
  4. Halbleiterbaustein nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Kontaktanschlüsse (12a, 14a) der zweiten und vierten Leiterbahnen (12, 14) auf der Oberseite (9) des Chipgehäuses (3) gegenüber den Positionen der Kontaktanschlüsse (11a, 13a) der ersten und dritten Leiterbahnen (11, 13) auf der Unterseite (8) des Chipgehäuses (3) um 180° verdreht angeordnet sind.
  5. Halbleiterbaustein nach Anspruch 1, dadurch gekennzeichnet, dass die ersten (11) und die zweiten Leiterbahnen (12) in dem ersten Bereich (A) des Chipgehäuses (3) und die dritten (13) und die vierten Leiterbahnen (14) in dem zweiten Bereich (B) des Chipgehäuses (3) angeordnet sind.
  6. Halbleiterbaustein nach Anspruch 1 oder 5, dadurch gekennzeichnet, dass die Kontaktanschlüsse (12a, 14a) der zweiten (12) und der vierten Leiterbahnen (14) auf der Oberseite (9) des Chipgehäuses (3) so angeordnet sind, dass ihre Positionen in seitlicher Richtung mit den Positionen der Kontaktanschlüsse (11a, 13a) der ersten (11) und der dritten Leiterbahnen (13) auf der Unterseite (8) des Chipgehäuses (3) zur Deckung kommen.
  7. Halbleiterbaustein nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die ersten Leitungen (I) erste Signale (S1) von der Unterseite (8) des Chipgehäuses (3) über den Halbleiterchip (2) zur Oberseite (9) des Chipgehäuses (3) leiten, wohingegen die zweiten Leitungen (II) zweite Signale (S2) von der Oberseite (9) des Chipgehäuses (3) über den Halbleiterchip (2) zur Unterseite (8) des Chipgehäuses (3) leiten.
  8. Halbleiterbaustein nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass, der Halbleiterbaustein (1; 10) mit mehreren gleichartigen Halbleiterbausteinen (1; 20, 30, 40) in der Weise stapelbar ist, dass die Kontaktanschlüsse auf der Unterseite (8) des einen Halbleiterbausteins die Kontaktanschlüsse auf der Oberseite (9) des anderen Halbleiterbausteins jeweils kontaktieren.
  9. Halbleiterbaustein nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass der Halbleiterbaustein (1; 10) mit mehreren gleichartigen Halbleiterbausteinen (1; 20, 30, 40) in der Weise stapelbar ist, dass alle aufeinander gestapelten Halbleiterbausteine entweder gleich orientiert oder jeweils um 180° zueinander verdreht aufeinander aufsetzbar sind.
  10. Halbleiterbaustein nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass das Chipgehäuse (3) in seinem ersten (A) und zweiten Bereich (B) auf seiner Unterseite (8) und seiner Oberseite (9) jeweils eine Anordnung (50) von Kontaktanschlüssen aufweist, wobei die Kontaktanschlüsse (11a, 12a, 13a, 14a) der ersten, zweiten, dritten und vierten Leiterbahnen (11, 12, 13, 14) innerhalb dieser Anordnungen (50) von Kontaktanschlüsse angeordnet sind.
  11. Halbleiterbaustein nach Anspruch 10, dadurch gekennzeichnet, dass innerhalb der Anordnungen (50) von Kontaktanschlüssen die Kontaktanschlüsse zumindest entlang einer ersten Richtung (x), die parallel zu den beiden seitlichen Rändern (R1, R2) des Halbleiterchips (2) verläuft, aufgereiht sind.
  12. Halbleiterbaustein nach Anspruch 11, dadurch gekennzeichnet, dass die Kontaktanschlüsse (11a) der ersten Leiterbahnen (11) entlang der ersten Richtung (x) in einem mittleren Bereich (50a) zumindest einer Anordnung (50) von Kontaktanschlüssen angeordnet sind und die Kontaktanschlüsse (12a) der zweiten Leitungen (12) entlang der ersten Richtung (x) in zwei äußeren Teilbereichen (50b, 50c) zumindest einer Anordnung (50) von Kontaktanschlüssen angeordnet sind, wobei die mittleren Teilbereiche (50a) entlang der ersten Richtung (x) jeweils zwischen zwei äußeren Teilbereichen (50b, 50c) der jeweiligen Anordnung (50) von Kontaktanschlüssen liegen.
  13. Halbleiterbaustein nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass entlang einer zweiten Richtung (y), entlang derer die beiden Ränder (R1, R2) des Halbleiterchips (2) voneinander beabstandet sind, die Kontaktanschlüsse (12a, 13a) der zweiten (12) und der dritten Leiterbahnen (13) in einem anderen Abstand von dem Halbleiterchip (2) angeordnet sind als die Kontaktanschlüsse (11a, 14a) der ersten (11) und der vierten Leiterbahnen (14).
  14. Halbleiterbaustein nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass entlang einer zweiten Richtung (y), entlang derer die beiden Ränder (R1, R2) des Halbleiterchips (2) voneinander beabstandet sind, die Kontaktanschlüsse (11a, 12a, 13a, 14a) der ersten, zweiten, dritten und vierten Leiterbahnen (11, 12, 13, 14) jeweils in demselben Abstand von dem Halbleiterchip (2) angeordnet sind.
  15. Halbleiterbaustein nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass die ersten Leitungen (I) Steuerleitungen, Adressleitungen und Datenleitungen für einzuschreibende Datenwerte umfassen und dass die zweiten Leitungen (II) Datenleitungen für auszulesende oder ausgelesene Datenwerte umfassen.
  16. Halbleiterbaustein nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass die ersten Leitungen (I) ferner zumindest eine Taktsignalleitung umfassen und dass die zweiten Leitungen (II) ebenfalls zumindest eine Taktsignalleitung umfassen.
  17. Halbleiterbaustein nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass jede Leiterbahn (11, 12, 13, 14) als Paar (16) zweier Einzelleitungen (61, 62) ausgebildet ist, wobei die beiden Einzelleitungen (61, 62) je eines Paares (16) zum Übertragen zueinander komplementärer Datenbits dienen.
  18. Halbleiterbaustein nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, dass der integrierte Halbleiterchip (2) einen flüchtigen Schreib-Lese-Speicher aufweist.
  19. Halbleiterbaustein nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, dass die Kontaktanschlüsse (11a, 13a), die auf der Unterseite (8) des Chipgehäuses (3) angeordnet sind, mit Lötkugeln (25) versehen sind.
  20. Elektronisches Bauteil (70) mit mindestens zwei Halbleiterbausteinen (1; 10, 20, 30, 40) nach einem der Ansprüche 1 bis 19, wobei die Halbleiterbausteine in der Weise übereinandergestapelt sind, dass die Kontaktanschlüsse (12a, 14a) auf der Oberseite (9) jeweils eines Halbleiterbausteins, der einen nächsthöheren Halbleiterbaustein trägt, mit Kontaktanschlüssen (11a, 13a) leitend verbunden sind, die auf der Unterseite (8) dieses nächsthöheren Halbleiterbausteins angeordnet sind.
  21. Elektronisches Bauteil nach Anspruch 20, dadurch gekennzeichnet, dass jeweils die zweiten Leiterbahnen (12) eines Halbleiterbausteins, der einen nächsthöheren Baustein trägt, mit den ersten Leiterbahnen (11) dieses nächsthöheren Halbleiterbausteins kurzgeschlossen sind und dass die vierten Leiterbahnen (14) des Halbleiterbausteins, der diesen nächsthöheren Halbleiterbaustein trägt, mit den dritten Leiterbahnen (13) dieses nächsthöheren Halbleiterbausteins kurzgeschlossen sind.
  22. Elektronisches Bauteil nach Anspruch 20 oder 21, dadurch gekennzeichnet, dass jeweils der nächsthöhere Halbleiterbaustein um 180° verdreht auf dem darunter angeordneten Baustein angeordnet ist.
  23. Elektronisches Bauteil nach Anspruch 20 oder 21, dadurch gekennzeichnet, dass alle Halbleiterbausteine (1; 10, 20, 30, 40) des elektronisches Bauteils (70) in gleicher Orientierung aufeinander gestapelt sind.
  24. Elektronisches Bauteil nach einem der Ansprüche 20 bis 23, dadurch gekennzeichnet, dass die Chipgehäuse (3) aller aufeinandergestapelten Halbleiterbausteine (1; 10, 20, 30, 40) in gleicher Weise ausgebildet sind, wobei jeweils die dritten (13) und vierten Leiterbahnen (14) aller Halbleiterbausteine die zweiten Signale (S2) von einem obersten Halbleiterbaustein (20; 40) bis zu einem untersten Halbleiterbaustein (10) weiterleiten, wohingegen die ersten (11) und zweiten Leiterbahnen (12) der Halbleiterbausteine die ersten Signale (S1) von einem untersten Halbleiterbaustein (10) bis zu einem obersten Halbleiterbaustein (20; 40) weiterleiten.
  25. Elektronisches Bauteil nach einem der Ansprüche 20 bis 24, dadurch gekennzeichnet, dass das elektronische Bauteil (70) genau zwei aufeinander gestapelte Halbleiterbausteine (10, 20) aufweist.
  26. Elektronisches Bauteil nach einem der Ansprüche 20 bis 24, dadurch gekennzeichnet, dass das elektronische Bauteil (70) genau vier aufeinander gestapelte Halbleiterbausteine (10, 20, 30, 40) aufweist.
  27. Elektronisches Bauteil nach einem der Ansprüche 20 bis 26, dadurch gekennzeichnet, dass die ersten, zweiten, dritten und vierten Leiterbahnen (11, 12, 13, 14) der ersten (I) und zweiten Leitungen (II) aller Halbleiterbausteine so verlaufen, dass die zweiten Signale (S2) die aufeinander gestapelten Halbleiterbausteine (1; 10, 20, 30, 40) in umgekehrter Reihenfolge durchlaufen wie die ersten Signale (S1).
  28. Elektronisches Bauteil nach einem der Ansprüche 20 bis 27, dadurch gekennzeichnet, dass die ersten Signale (S1) Steuerbefehle (c), Adressbefehle (a) und zu speichernde Datenwerte (wd) umfassen und dass die zweiten Signale (S2) auszulesende oder ausgelesene Datenwerte (rd) umfassen.
  29. Elektronisches Bauteil nach einem der Ansprüche 20 bis 28, dadurch gekennzeichnet, dass die dritten (13) und vierten Leiterbahnen (14) der Halbleiterbausteine (1; 10, 20, 30, 40) des elektronischen Bauteils (70) so verlaufen, dass ausgelesene oder auszulesende Datenwerte (rd) der Halbleiterchips in zyklischer Reihenfolge, jeweils beginnend mit den Datenwerten des Halbleiterchips (2) eines obersten Halbleiterbausteins (20; 40) und endend mit den Datenwerten des Halbleiterchips (2) eines untersten Halbleiterbausteins (10), weitergeleitet werden.
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