JP2003264260A - 半導体チップ搭載基板、半導体装置、半導体モジュール及び半導体装置実装基板 - Google Patents
半導体チップ搭載基板、半導体装置、半導体モジュール及び半導体装置実装基板Info
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- H01L2924/151—Die mounting substrate
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- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Abstract
(57)【要約】
【課題】 高密度実装を可能とする半導体チップ搭載基
板を提供する。 【解決手段】 上面に半導体チップ３が搭載される半導
体チップ搭載部２と、この半導体チップ搭載部周囲の上
面に設けられた複数個の上面接続端子５と、この上面接
続端子にスルーホール１６内の配線１７を介して接続さ
れ、かつ、下面に設けられた下面接続端子４とを有し
て、半導体チップ搭載基板１が構成される。
板を提供する。 【解決手段】 上面に半導体チップ３が搭載される半導
体チップ搭載部２と、この半導体チップ搭載部周囲の上
面に設けられた複数個の上面接続端子５と、この上面接
続端子にスルーホール１６内の配線１７を介して接続さ
れ、かつ、下面に設けられた下面接続端子４とを有し
て、半導体チップ搭載基板１が構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の構造
に係り、特に半導体チップ搭載部の外側に接続端子が設
けられた半導体チップ搭載基板、半導体装置、半導体モ
ジュール及び半導体装置実装基板に関するものである。
に係り、特に半導体チップ搭載部の外側に接続端子が設
けられた半導体チップ搭載基板、半導体装置、半導体モ
ジュール及び半導体装置実装基板に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路は高密度化大規模
集積化が進み、特にＤＲＡＭにおいては、薄型で小型の
ＢＧＡパッケージが使用されてきている。図１３に従来
のＢＧＡパッケージによる半導体装置の一例を斜視図に
て示す。半導体装置搭載基板１００上に設けられた半導
体チップ搭載部１０１上に接着剤などを用いて半導体チ
ップ１０２が接着固定されている。半導体チップ搭載基
板１００は薄い膜厚のテープなどが使用される。この半
導体チップ搭載基板１００の下面には、下面接続電極１
０３が複数個設けられている。
集積化が進み、特にＤＲＡＭにおいては、薄型で小型の
ＢＧＡパッケージが使用されてきている。図１３に従来
のＢＧＡパッケージによる半導体装置の一例を斜視図に
て示す。半導体装置搭載基板１００上に設けられた半導
体チップ搭載部１０１上に接着剤などを用いて半導体チ
ップ１０２が接着固定されている。半導体チップ搭載基
板１００は薄い膜厚のテープなどが使用される。この半
導体チップ搭載基板１００の下面には、下面接続電極１
０３が複数個設けられている。
【０００３】この図１３における“Ｉ−Ｊ”線上での断
面図が図１４に示される。この図１４において、半導体
チップ搭載基板１００の下面には、左端から順に電源電
位が供給される電源端子１０４、接地電位が供給される
接地端子１０５、この半導体チップ搭載基板１００に直
接搭載される半導体チップ１０２の選択信号が入力され
る選択信号入力端子１０６、入出力信号が入力される入
出力端子１０７、アドレス信号が入力されるアドレス端
子１０８が設けられている。
面図が図１４に示される。この図１４において、半導体
チップ搭載基板１００の下面には、左端から順に電源電
位が供給される電源端子１０４、接地電位が供給される
接地端子１０５、この半導体チップ搭載基板１００に直
接搭載される半導体チップ１０２の選択信号が入力され
る選択信号入力端子１０６、入出力信号が入力される入
出力端子１０７、アドレス信号が入力されるアドレス端
子１０８が設けられている。
【０００４】
【発明が解決しようとする課題】以上のような従来の半
導体装置では、以下の課題が生じる。半導体装置の高密
度実装の要求の高まりの中で、樹脂封止を行わない薄型
のパッケージで形成された半導体装置を重ねて実装でき
れば、実装密度を重ねた個数分の面積を縮小できるが、
重ねるための接続端子が樹脂封止を行わない薄型のパッ
ケージで形成された半導体装置には設けられていなかっ
た。そのため、樹脂封止型のパッケージで形成された半
導体装置では複数段重ねて実装することは可能であった
が、テープを用いた薄型パッケージで形成された半導体
装置の高密度実装が困難であった。すなわち、ＢＧＡ
（Ball Grid Array）テープを用いたパッケージを積
層する場合、下層のパッケージと上層のパッケージとを
接続する部分が無い為、重ねることができなかった。
導体装置では、以下の課題が生じる。半導体装置の高密
度実装の要求の高まりの中で、樹脂封止を行わない薄型
のパッケージで形成された半導体装置を重ねて実装でき
れば、実装密度を重ねた個数分の面積を縮小できるが、
重ねるための接続端子が樹脂封止を行わない薄型のパッ
ケージで形成された半導体装置には設けられていなかっ
た。そのため、樹脂封止型のパッケージで形成された半
導体装置では複数段重ねて実装することは可能であった
が、テープを用いた薄型パッケージで形成された半導体
装置の高密度実装が困難であった。すなわち、ＢＧＡ
（Ball Grid Array）テープを用いたパッケージを積
層する場合、下層のパッケージと上層のパッケージとを
接続する部分が無い為、重ねることができなかった。
【０００５】本発明の目的は以上のような従来技術の課
題を解決することにある。特に、本発明の目的は、高密
度実装を可能とする半導体チップ搭載基板及び半導体装
置を提供することにある。
題を解決することにある。特に、本発明の目的は、高密
度実装を可能とする半導体チップ搭載基板及び半導体装
置を提供することにある。
【０００６】本発明の他の目的は、複数の半導体装置を
積層して搭載する半導体モジュールを提供することにあ
る。
積層して搭載する半導体モジュールを提供することにあ
る。
【０００７】さらに本発明の他の目的は、複数の半導体
装置を同一平面上に垂直方向に積層搭載可能な半導体実
装基板を提供することにある。
装置を同一平面上に垂直方向に積層搭載可能な半導体実
装基板を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、これを解決する手段として、上面に半導
体チップが搭載される半導体チップ搭載部と、この半導
体チップ搭載部周囲の上面に設けられた複数個の上面接
続端子と、この上面接続端子にスルーホール内の配線を
介して接続され、かつ、下面に設けられた下面接続端子
とを有する半導体チップ搭載基板としている。
に、本発明は、これを解決する手段として、上面に半導
体チップが搭載される半導体チップ搭載部と、この半導
体チップ搭載部周囲の上面に設けられた複数個の上面接
続端子と、この上面接続端子にスルーホール内の配線を
介して接続され、かつ、下面に設けられた下面接続端子
とを有する半導体チップ搭載基板としている。
【０００９】さらに、本発明の別の特徴は、底面に信号
が入出力されるパッドを備えた半導体チップと、上面に
前記半導体チップを搭載し、接続配線を介して前記半導
体チップのパッドに接続され、下面に設けられた下面接
続端子と、この下面接続端子に接続され、上面に設けら
れた上面接続端子とを有する半導体チップ搭載基板とを
備える半導体装置である。
が入出力されるパッドを備えた半導体チップと、上面に
前記半導体チップを搭載し、接続配線を介して前記半導
体チップのパッドに接続され、下面に設けられた下面接
続端子と、この下面接続端子に接続され、上面に設けら
れた上面接続端子とを有する半導体チップ搭載基板とを
備える半導体装置である。
【００１０】さらに、本発明の別の特徴は、底面に信号
が入出力されるパッドを備えた第１半導体チップと、上
面に前記第１半導体チップを搭載し、接続配線を介して
前記第１半導体チップのパッドに接続され、下面に設け
られた第１下面接続端子と、この第１下面接続端子に接
続され、上面に設けられた第１上面接続端子とを有する
第１半導体チップ搭載基板とを備える第１半導体装置
と、底面に信号が入出力されるパッドを備えた第２半導
体チップと、上面に前記第２半導体チップを搭載し、接
続配線を介して前記第２半導体チップのパッドに接続さ
れ、下面に設けられ、かつ、前記第１上面接続端子に接
続された第２下面接続端子と、この第２下面接続端子に
接続され、上面に設けられた第２上面接続端子とを有す
る第２半導体チップ搭載基板とを備え、前記第１半導体
装置上に搭載された第２半導体装置とを具備する半導体
モジュールである。
が入出力されるパッドを備えた第１半導体チップと、上
面に前記第１半導体チップを搭載し、接続配線を介して
前記第１半導体チップのパッドに接続され、下面に設け
られた第１下面接続端子と、この第１下面接続端子に接
続され、上面に設けられた第１上面接続端子とを有する
第１半導体チップ搭載基板とを備える第１半導体装置
と、底面に信号が入出力されるパッドを備えた第２半導
体チップと、上面に前記第２半導体チップを搭載し、接
続配線を介して前記第２半導体チップのパッドに接続さ
れ、下面に設けられ、かつ、前記第１上面接続端子に接
続された第２下面接続端子と、この第２下面接続端子に
接続され、上面に設けられた第２上面接続端子とを有す
る第２半導体チップ搭載基板とを備え、前記第１半導体
装置上に搭載された第２半導体装置とを具備する半導体
モジュールである。
【００１１】さらに、本発明の別の特徴は、それぞれが
２つの半導体装置を独立に選択する互いに絶縁されて、
隣接して、上面に配置された２つのチップ選択端子と、
上面に配置され、前記２つの半導体装置へ共通のアドレ
ス信号を供給するアドレス信号端子と、上面に配置さ
れ、前記２つの半導体装置へ共通の入出力信号を供給す
る入出力端子と、上面に配置され、前記２つの半導体装
置へ共通の電源電位を供給する電源端子と、上面に配置
され、前記２つの半導体装置へ共通の接地電位を供給す
る接地端子と、前記２つのチップ選択端子、アドレス信
号端子、入出力端子、電源端子、及び接地端子のそれぞ
れに接続された信号配線と、前記２つのチップ選択端
子、アドレス信号端子、入出力端子、電源端子、及び接
地端子の近傍領域上に設けられ、前記２つの半導体装置
を同一面上に垂直方向に重ねて搭載する半導体装置搭載
部とを有する半導体装置実装基板である。
２つの半導体装置を独立に選択する互いに絶縁されて、
隣接して、上面に配置された２つのチップ選択端子と、
上面に配置され、前記２つの半導体装置へ共通のアドレ
ス信号を供給するアドレス信号端子と、上面に配置さ
れ、前記２つの半導体装置へ共通の入出力信号を供給す
る入出力端子と、上面に配置され、前記２つの半導体装
置へ共通の電源電位を供給する電源端子と、上面に配置
され、前記２つの半導体装置へ共通の接地電位を供給す
る接地端子と、前記２つのチップ選択端子、アドレス信
号端子、入出力端子、電源端子、及び接地端子のそれぞ
れに接続された信号配線と、前記２つのチップ選択端
子、アドレス信号端子、入出力端子、電源端子、及び接
地端子の近傍領域上に設けられ、前記２つの半導体装置
を同一面上に垂直方向に重ねて搭載する半導体装置搭載
部とを有する半導体装置実装基板である。
【００１２】
【発明の実施の形態】（第１の実施の形態）本発明にか
かる第１の実施の形態にかかる半導体装置を、図１乃至
図５を用いて説明する。図２に示される本実施の形態の
半導体装置の斜視図において、半導体装置搭載基板１上
に設けられた半導体チップ搭載部２上に接着剤などを用
いて半導体チップ３が接着固定されている。半導体チッ
プ搭載基板１は薄い膜厚のテープなどが使用される。こ
の半導体チップ搭載基板１の下面には、下面接続端子４
が複数個設けられている。半導体チップ搭載基板１の上
面には、下面接続端子４に対応した位置に上面接続端子
５が設けられている。ここでは、図２に示されるように
半導体チップ３の２辺に沿った２方向にそれぞれ２列ず
つ、上面接続端子５及び下面接続端子４が設けられてい
る。
かる第１の実施の形態にかかる半導体装置を、図１乃至
図５を用いて説明する。図２に示される本実施の形態の
半導体装置の斜視図において、半導体装置搭載基板１上
に設けられた半導体チップ搭載部２上に接着剤などを用
いて半導体チップ３が接着固定されている。半導体チッ
プ搭載基板１は薄い膜厚のテープなどが使用される。こ
の半導体チップ搭載基板１の下面には、下面接続端子４
が複数個設けられている。半導体チップ搭載基板１の上
面には、下面接続端子４に対応した位置に上面接続端子
５が設けられている。ここでは、図２に示されるように
半導体チップ３の２辺に沿った２方向にそれぞれ２列ず
つ、上面接続端子５及び下面接続端子４が設けられてい
る。
【００１３】半導体チップ搭載基板２はファンアウト型
のものが使用される。すなわち、ファンアウト型では、
半導体チップ搭載部２の真下には、下面接続端子４が設
けられていない。
のものが使用される。すなわち、ファンアウト型では、
半導体チップ搭載部２の真下には、下面接続端子４が設
けられていない。
【００１４】図２の“Ａ―Ｂ"線上での断面図が図３に
示される。この図３において、半導体チップ３の外周に
は樹脂などの絶縁材料からなるチップ保護膜６が形成さ
れて、半導体チップ３の外周が露出することは防止され
ている。このようにして、半導体装置の搬送時や実装時
に半導体チップが損傷することを防止している。なお、
図３以外の図において、チップ保護膜６の図示は省略す
る。
示される。この図３において、半導体チップ３の外周に
は樹脂などの絶縁材料からなるチップ保護膜６が形成さ
れて、半導体チップ３の外周が露出することは防止され
ている。このようにして、半導体装置の搬送時や実装時
に半導体チップが損傷することを防止している。なお、
図３以外の図において、チップ保護膜６の図示は省略す
る。
【００１５】次に、この図２における“Ｃ−Ｄ”線上で
の断面図が図１に示される。この図１において、半導体
チップ搭載基板１の下面には、左端から順に電源電位が
供給される電源端子１０、接地電位が供給される接地端
子１１、この半導体チップ搭載基板１に直接搭載される
半導体チップ３の選択信号が入力される下部接続専用端
子１２、この半導体チップ搭載基板１に直接搭載される
半導体チップ３には接続されない上下接続用下部接続端
子１３、入出力信号が入力される入出力端子１４、アド
レス信号が入力されるアドレス端子１５が設けられてい
る。
の断面図が図１に示される。この図１において、半導体
チップ搭載基板１の下面には、左端から順に電源電位が
供給される電源端子１０、接地電位が供給される接地端
子１１、この半導体チップ搭載基板１に直接搭載される
半導体チップ３の選択信号が入力される下部接続専用端
子１２、この半導体チップ搭載基板１に直接搭載される
半導体チップ３には接続されない上下接続用下部接続端
子１３、入出力信号が入力される入出力端子１４、アド
レス信号が入力されるアドレス端子１５が設けられてい
る。
【００１６】さらに、電源端子１０、接地端子１１、入
出力端子１４、アドレス端子１５の真上の半導体チップ
搭載基板１中には、それぞれスルーホール１６が設けら
れ、その中には導電性金属が埋め込まれて、上下面接続
配線１７が形成されている。この上下面接続配線１７に
それぞれ接続する上面接続端子５が半導体チップ搭載基
板１上に設けられている。
出力端子１４、アドレス端子１５の真上の半導体チップ
搭載基板１中には、それぞれスルーホール１６が設けら
れ、その中には導電性金属が埋め込まれて、上下面接続
配線１７が形成されている。この上下面接続配線１７に
それぞれ接続する上面接続端子５が半導体チップ搭載基
板１上に設けられている。
【００１７】上下接続用下部接続端子１３上には、真上
方向ではなく、隣接する下面接続端子の真上の方向へ屈
曲スルーホール１８が設けられ、上下面迂回接続配線１
９が接続されている。この上下面迂回接続配線１９は下
部接続専用端子１２の真上の半導体チップ搭載基板１上
に設けられた上部接続専用端子２０に接続されている。
この上部接続専用端子２０は、同一半導体チップ搭載基
板１上に搭載された半導体チップ３とは、接続されてい
ない。
方向ではなく、隣接する下面接続端子の真上の方向へ屈
曲スルーホール１８が設けられ、上下面迂回接続配線１
９が接続されている。この上下面迂回接続配線１９は下
部接続専用端子１２の真上の半導体チップ搭載基板１上
に設けられた上部接続専用端子２０に接続されている。
この上部接続専用端子２０は、同一半導体チップ搭載基
板１上に搭載された半導体チップ３とは、接続されてい
ない。
【００１８】また、上下接続用下部接続端子１３の真上
の半導体チップ搭載基板１上には、上部予備接続端子２
１が設けられている。この上部予備接続端子２１は、い
ずれのスルーホールとも接続されていない。さらに、こ
の上部予備接続端子２１は、半導体チップ３とは接続さ
れていない。
の半導体チップ搭載基板１上には、上部予備接続端子２
１が設けられている。この上部予備接続端子２１は、い
ずれのスルーホールとも接続されていない。さらに、こ
の上部予備接続端子２１は、半導体チップ３とは接続さ
れていない。
【００１９】図１において、下部接続専用端子１２と上
下接続用下部接続端子１３とは、隣りあって配置されて
いるが、この断面で必ずしも隣りあう必要はなく、図２
において、“Ｃ−Ｄ”線と平行して半導体チップ３側に
列状に形成され、図１の断面に現れない他の下面端子に
下部接続専用端子又は上下接続用下部接続端子が形成さ
れていてもよい。
下接続用下部接続端子１３とは、隣りあって配置されて
いるが、この断面で必ずしも隣りあう必要はなく、図２
において、“Ｃ−Ｄ”線と平行して半導体チップ３側に
列状に形成され、図１の断面に現れない他の下面端子に
下部接続専用端子又は上下接続用下部接続端子が形成さ
れていてもよい。
【００２０】ここで、図２に示された下面接続端子４は
電源端子１０、接地端子１１、下部接続専用端子１２、
上下接続用下部接続端子１３、入出力端子１４、アドレ
ス端子１５や図示していないライト端子ＷＥなどを総称
している。
電源端子１０、接地端子１１、下部接続専用端子１２、
上下接続用下部接続端子１３、入出力端子１４、アドレ
ス端子１５や図示していないライト端子ＷＥなどを総称
している。
【００２１】次に、図２に示された半導体装置の裏面を
図４に示す。この例では、中央部に半導体チップ３が搭
載されているが、裏面からはパッド２２が設けられた周
辺領域のみが開口部２３として見えるだけで、半導体チ
ップ搭載基板１によって隠れている。この例では、セン
ターパッド方式の半導体チップが示されているが、他の
形式のパッド配置であっても、パッドが下面接続端子と
接続できるように開口部が半導体チップ搭載基板に設け
ることができれば、適用できる。図４に示されるよう
に、半導体チップ３の半導体チップ搭載基板１への搭載
面上には、複数のパッドが設けられ、それぞれが対応す
る下面接続端子と接続されている。
図４に示す。この例では、中央部に半導体チップ３が搭
載されているが、裏面からはパッド２２が設けられた周
辺領域のみが開口部２３として見えるだけで、半導体チ
ップ搭載基板１によって隠れている。この例では、セン
ターパッド方式の半導体チップが示されているが、他の
形式のパッド配置であっても、パッドが下面接続端子と
接続できるように開口部が半導体チップ搭載基板に設け
ることができれば、適用できる。図４に示されるよう
に、半導体チップ３の半導体チップ搭載基板１への搭載
面上には、複数のパッドが設けられ、それぞれが対応す
る下面接続端子と接続されている。
【００２２】図４に示された裏面の半導体チップ３が上
面に搭載されていない部分には、下面接続端子４が左右
の２辺に沿って、それぞれ２列形式で配置されている。
各下面接続端子４は、それぞれ半導体チップ３のパッド
２２にチップ接続配線２４を介して接続されている。な
お、上下接続用下部接続端子１３はチップ接続配線２４
には接続されていない。
面に搭載されていない部分には、下面接続端子４が左右
の２辺に沿って、それぞれ２列形式で配置されている。
各下面接続端子４は、それぞれ半導体チップ３のパッド
２２にチップ接続配線２４を介して接続されている。な
お、上下接続用下部接続端子１３はチップ接続配線２４
には接続されていない。
【００２３】次に、この図４に示された半導体装置の構
造において、１例として電源端子ＶＤＤ１０からパッド
２２までのチップ接続配線２４及び図４における左端の
１つの下面接続端子４から、パッド２２までのチップ接
続配線２４の接続形態を図５に断面図として示す。この
ようにスルーホール１６内の上下面接続配線の途中にチ
ップ接続配線２４が接続されて、半導体チップ搭載基板
１中に延在して形成されている。なお、チップ選択端子
１２は、上下面接続配線１７には接続されていないの
で、半導体チップ搭載基板１内にチップ接続配線２４が
設けられて、パッド２２まで延在して形成されている。
造において、１例として電源端子ＶＤＤ１０からパッド
２２までのチップ接続配線２４及び図４における左端の
１つの下面接続端子４から、パッド２２までのチップ接
続配線２４の接続形態を図５に断面図として示す。この
ようにスルーホール１６内の上下面接続配線の途中にチ
ップ接続配線２４が接続されて、半導体チップ搭載基板
１中に延在して形成されている。なお、チップ選択端子
１２は、上下面接続配線１７には接続されていないの
で、半導体チップ搭載基板１内にチップ接続配線２４が
設けられて、パッド２２まで延在して形成されている。
【００２４】ここで、半導体チップ搭載基板１は、可撓
性を有し、その厚さがきわめて薄いＢＧＡテープなどが
利用できる。下面接続端子４、下部接続専用端子１２、
及び上下接続用下部接続端子１３は、半田ボールや、ア
ルミニウム、銅などの導電性金属薄膜で形成される。ま
た、上面接続端子５、上部予備接続端子２１、上部接続
専用端子２０は、下面接続端子と同様にいずれかの材
料、方法で形成される。また、上面接続端子は下面接続
端子と同様の導電性金属で形成されたボール状としても
よい。
性を有し、その厚さがきわめて薄いＢＧＡテープなどが
利用できる。下面接続端子４、下部接続専用端子１２、
及び上下接続用下部接続端子１３は、半田ボールや、ア
ルミニウム、銅などの導電性金属薄膜で形成される。ま
た、上面接続端子５、上部予備接続端子２１、上部接続
専用端子２０は、下面接続端子と同様にいずれかの材
料、方法で形成される。また、上面接続端子は下面接続
端子と同様の導電性金属で形成されたボール状としても
よい。
【００２５】なお、上面接続端子５、上部予備接続端子
２１、上部接続専用端子２０は、半導体チップ搭載基板
１の上面内に埋め込ませて、その表面を露出させるよう
に形成してもよい。
２１、上部接続専用端子２０は、半導体チップ搭載基板
１の上面内に埋め込ませて、その表面を露出させるよう
に形成してもよい。
【００２６】ここで、半導体チップ搭載基板１の下面に
設けられる下面接続端子４、下部接続専用端子１２、上
下接続用下部接続端子１３はいずれもその大きさが等し
く形成されている。さらに、半導体チップ搭載基板１の
上面に設けられる上面接続端子５、上部予備接続端子２
１、上部接続専用端子２０はいずれもその大きさが等し
く形成されている。このように半導体チップ搭載基板１
の同じ面上に設けられた全ての端子の大きさが等しいこ
とで、半導体装置を実装基板上に実装した際や、半導体
装置同士を積層した際に、特定の端子に高い圧力が加わ
って破損の原因となることや、非接続状態となることを
防止できる。こうして、本実施の形態によれば、高密度
実装を可能とする半導体チップ搭載基板及び半導体装置
を提供することができる。
設けられる下面接続端子４、下部接続専用端子１２、上
下接続用下部接続端子１３はいずれもその大きさが等し
く形成されている。さらに、半導体チップ搭載基板１の
上面に設けられる上面接続端子５、上部予備接続端子２
１、上部接続専用端子２０はいずれもその大きさが等し
く形成されている。このように半導体チップ搭載基板１
の同じ面上に設けられた全ての端子の大きさが等しいこ
とで、半導体装置を実装基板上に実装した際や、半導体
装置同士を積層した際に、特定の端子に高い圧力が加わ
って破損の原因となることや、非接続状態となることを
防止できる。こうして、本実施の形態によれば、高密度
実装を可能とする半導体チップ搭載基板及び半導体装置
を提供することができる。
【００２７】次に、本実施の形態の半導体モジュールに
ついて、図６乃至図９を用いて説明する。図６には、半
導体装置を２段積み重ねた構成が示される。上下に積層
された各半導体装置は、前述の図１乃至図５を用いて説
明した構造を有している。第１層半導体装置３０の半導
体チップ搭載基板１上に設けられた複数の上面接続端子
５に１対１で対応するように第２層半導体装置３１の下
面接続端子４が接続されている。また、第１層半導体装
置３０の半導体チップ３の真上に第２層半導体装置３１
の半導体チップ３が半導体チップ搭載基板１を間に介在
させて位置している。重ね合わせる下層側半導体装置の
上面接続端子と上層側半導体装置の下面接続端子の配置
位置はすべて等しく形成される必要がある。ここで、下
方側の半導体装置の上面接続端子と上方側の半導体装置
の下面接続端子とは、熱圧着方法などによって接着され
る。
ついて、図６乃至図９を用いて説明する。図６には、半
導体装置を２段積み重ねた構成が示される。上下に積層
された各半導体装置は、前述の図１乃至図５を用いて説
明した構造を有している。第１層半導体装置３０の半導
体チップ搭載基板１上に設けられた複数の上面接続端子
５に１対１で対応するように第２層半導体装置３１の下
面接続端子４が接続されている。また、第１層半導体装
置３０の半導体チップ３の真上に第２層半導体装置３１
の半導体チップ３が半導体チップ搭載基板１を間に介在
させて位置している。重ね合わせる下層側半導体装置の
上面接続端子と上層側半導体装置の下面接続端子の配置
位置はすべて等しく形成される必要がある。ここで、下
方側の半導体装置の上面接続端子と上方側の半導体装置
の下面接続端子とは、熱圧着方法などによって接着され
る。
【００２８】ここで、ファンアウト型の半導体チップ搭
載基板を用いるので、半導体チップ上に上層に搭載する
半導体装置の下面接続電極が配置されることが防止でき
る。なお、ファンイン型の半導体チップ搭載基板は、半
導体チップの真下に下面接続電極を設けて、半導体チッ
プの大きさ程度までその大きさを小さくできる効果があ
るが、半導体チップの上に上面接続電極を設けることは
困難であるため、本実施の形態のように複数の半導体装
置を積層することが困難である。このため、ファンイン
型の半導体装置は実装基板上には積層して実装すること
ができず、その実装面積は本実施の形態の半導体装置よ
りも大きくなってしまう。
載基板を用いるので、半導体チップ上に上層に搭載する
半導体装置の下面接続電極が配置されることが防止でき
る。なお、ファンイン型の半導体チップ搭載基板は、半
導体チップの真下に下面接続電極を設けて、半導体チッ
プの大きさ程度までその大きさを小さくできる効果があ
るが、半導体チップの上に上面接続電極を設けることは
困難であるため、本実施の形態のように複数の半導体装
置を積層することが困難である。このため、ファンイン
型の半導体装置は実装基板上には積層して実装すること
ができず、その実装面積は本実施の形態の半導体装置よ
りも大きくなってしまう。
【００２９】次に、図６に斜視図として示された構造の
“Ｅ−Ｆ”線上での断面構造について、図７を用いて説
明する。第１層半導体装置３０の上下接続用下部接続端
子１３は、第２層半導体装置３１の選択信号入力端子と
して機能する。すなわち、第１層半導体装置３０の上下
接続用下部接続端子１３に上下面迂回接続配線１９を介
して接続された上部接続専用端子２０は、第２層半導体
装置３１の下部接続専用端子１２に接続される。このよ
うに見かけ上、第１層半導体装置３０に第２層半導体装
置３１の選択信号入力端子ができることになる。第２層
半導体装置３１の他の下面接続端子４は、上下接続用下
部接続端子１３以外は、第１層半導体装置３０の下面接
続端子４へそれぞれ１対１の関係で、上面接続端子５及
び上下面接続配線１７を介して接続される。２層に積層
された下層の半導体装置の上部予備接続端子は、半導体
チップにも下面に設けられた接続端子にも接続されてい
ない。このため、この上部予備接続端子に接続された上
層の上下接続用下部接続端子及び上下接続用専用端子は
半導体モジュール外部とは接続されないので、信号は伝
達されない。
“Ｅ−Ｆ”線上での断面構造について、図７を用いて説
明する。第１層半導体装置３０の上下接続用下部接続端
子１３は、第２層半導体装置３１の選択信号入力端子と
して機能する。すなわち、第１層半導体装置３０の上下
接続用下部接続端子１３に上下面迂回接続配線１９を介
して接続された上部接続専用端子２０は、第２層半導体
装置３１の下部接続専用端子１２に接続される。このよ
うに見かけ上、第１層半導体装置３０に第２層半導体装
置３１の選択信号入力端子ができることになる。第２層
半導体装置３１の他の下面接続端子４は、上下接続用下
部接続端子１３以外は、第１層半導体装置３０の下面接
続端子４へそれぞれ１対１の関係で、上面接続端子５及
び上下面接続配線１７を介して接続される。２層に積層
された下層の半導体装置の上部予備接続端子は、半導体
チップにも下面に設けられた接続端子にも接続されてい
ない。このため、この上部予備接続端子に接続された上
層の上下接続用下部接続端子及び上下接続用専用端子は
半導体モジュール外部とは接続されないので、信号は伝
達されない。
【００３０】このように、半導体装置を２段重ねる場合
には、上側に配置される半導体装置、下側に配置される
半導体装置の両方がそれぞれ同じ位置に少なくとも１つ
の上下接続用下部接続端子を有している。
には、上側に配置される半導体装置、下側に配置される
半導体装置の両方がそれぞれ同じ位置に少なくとも１つ
の上下接続用下部接続端子を有している。
【００３１】さらに３段重ねる場合は、最上段に配置さ
れる半導体装置、中段に配置される半導体装置、最下段
に配置される半導体装置は、それぞれ同じ位置に少なく
とも２つの上下接続用下部接続端子を有している。この
ように、重ね合わせる段数をｎ（ｎは２以上の自然数）
とすると、（ｎ−１）個の上下接続用下部接続端子、上
下面接続配線及び上部接続専用端子をそれぞれ半導体装
置は有している必要がある。
れる半導体装置、中段に配置される半導体装置、最下段
に配置される半導体装置は、それぞれ同じ位置に少なく
とも２つの上下接続用下部接続端子を有している。この
ように、重ね合わせる段数をｎ（ｎは２以上の自然数）
とすると、（ｎ−１）個の上下接続用下部接続端子、上
下面接続配線及び上部接続専用端子をそれぞれ半導体装
置は有している必要がある。
【００３２】ここで、半導体装置を３段重ねる構造を図
８及び図９を用いて説明する。図８には、半導体装置を
２段積み重ねた構成の斜視図が示される。上中下３段に
積層された各半導体装置は、前述の図１乃至図５を用い
て説明した構造と同様の構造を有している。第１層半導
体装置３０の半導体チップ搭載基板１上に設けられた複
数の上面接続端子５に１対１で対応するように第２層半
導体装置３１の下面接続端子４が接続されている。さら
に、第２層半導体装置３１の半導体チップ搭載基板１上
に設けられた複数の上面端子５に１対１で対応するよう
に第３層半導体装置３５の下面接続端子４が接続されて
いる。また、第１層半導体装置３０の半導体チップ３の
真上に第２層半導体装置３１の半導体チップ３が半導体
チップ搭載基板１を間に介在させて位置している。さら
に、第２層半導体装置３１の半導体チップ３の真上に第
３層半導体装置３５の半導体チップ３が半導体チップ搭
載基板１を間に介在させて位置している。
８及び図９を用いて説明する。図８には、半導体装置を
２段積み重ねた構成の斜視図が示される。上中下３段に
積層された各半導体装置は、前述の図１乃至図５を用い
て説明した構造と同様の構造を有している。第１層半導
体装置３０の半導体チップ搭載基板１上に設けられた複
数の上面接続端子５に１対１で対応するように第２層半
導体装置３１の下面接続端子４が接続されている。さら
に、第２層半導体装置３１の半導体チップ搭載基板１上
に設けられた複数の上面端子５に１対１で対応するよう
に第３層半導体装置３５の下面接続端子４が接続されて
いる。また、第１層半導体装置３０の半導体チップ３の
真上に第２層半導体装置３１の半導体チップ３が半導体
チップ搭載基板１を間に介在させて位置している。さら
に、第２層半導体装置３１の半導体チップ３の真上に第
３層半導体装置３５の半導体チップ３が半導体チップ搭
載基板１を間に介在させて位置している。
【００３３】なお、３段にわたって重ね合わせる下層側
半導体装置の上面接続端子と上層側半導体装置の下面接
続端子の配置位置はすべて等しく形成される必要があ
る。ここで、下方側の半導体装置の上面接続端子と上方
側の半導体装置の下面接続端子とは、熱圧着方法などに
よって接着される。
半導体装置の上面接続端子と上層側半導体装置の下面接
続端子の配置位置はすべて等しく形成される必要があ
る。ここで、下方側の半導体装置の上面接続端子と上方
側の半導体装置の下面接続端子とは、熱圧着方法などに
よって接着される。
【００３４】次に、図８に斜視図として示された構造の
“Ｇ−Ｈ”線上での断面構造について、図９を用いて説
明する。３段に積層される場合には、前述の図１乃至図
５において説明した半導体装置とは、上下接続用下部接
続端子、上下面迂回接続配線及び上部接続専用端子の個
数が異なり、それぞれ２つずつ設けられている。他の構
成においては、前述の図１乃至図５において説明した構
成と同様である。第１層半導体装置３０の第１上下接続
用下部接続端子３６は、第２層半導体装置３１の選択信
号入力端子として機能する。すなわち、第１層半導体装
置３０の第１上下接続用下部接続端子３６に接続された
第１上部接続専用端子３８は、第２層半導体装置３１の
下部接続専用端子１２に接続される。第１上部接続専用
端子３８は、第１上下迂回配線３９を介して第１上下接
続用下部接続端子３６に接続される。このように見かけ
上、第１層半導体装置３０に第２層半導体装置３１の選
択信号入力端子ができることになる。
“Ｇ−Ｈ”線上での断面構造について、図９を用いて説
明する。３段に積層される場合には、前述の図１乃至図
５において説明した半導体装置とは、上下接続用下部接
続端子、上下面迂回接続配線及び上部接続専用端子の個
数が異なり、それぞれ２つずつ設けられている。他の構
成においては、前述の図１乃至図５において説明した構
成と同様である。第１層半導体装置３０の第１上下接続
用下部接続端子３６は、第２層半導体装置３１の選択信
号入力端子として機能する。すなわち、第１層半導体装
置３０の第１上下接続用下部接続端子３６に接続された
第１上部接続専用端子３８は、第２層半導体装置３１の
下部接続専用端子１２に接続される。第１上部接続専用
端子３８は、第１上下迂回配線３９を介して第１上下接
続用下部接続端子３６に接続される。このように見かけ
上、第１層半導体装置３０に第２層半導体装置３１の選
択信号入力端子ができることになる。
【００３５】第１層半導体装置３０の第２上下接続用下
部接続端子３７は、第３層半導体装置３５の選択信号入
力端子として機能する。すなわち、第１層半導体装置３
０の第２上下接続用下部接続端子３７に接続された第２
上部接続専用端子４０は、第２層半導体装置３１の第１
上下接続用下部接続端子３６に接続される。第１層半導
体装置３０の第２上部接続専用端子４０は、第２上下迂
回配線４１を介して第２上下接続用下部接続端子３７に
接続される。さらに、第２層半導体装置３１の第１上下
接続用下部接続端子３６に接続された第１上部接続専用
端子３８は、第３層半導体装置３５の下部接続専用端子
１２に接続される。第２層半導体装置３１の第２上部接
続専用端子４０は、第１上下迂回配線３９を介して第１
上下接続用下部接続端子３６に接続される。このように
見かけ上、第１層半導体装置３０に第２層半導体装置３
１及び第３層半導体装置３５のそれぞれの選択信号入力
端子ができることになる。
部接続端子３７は、第３層半導体装置３５の選択信号入
力端子として機能する。すなわち、第１層半導体装置３
０の第２上下接続用下部接続端子３７に接続された第２
上部接続専用端子４０は、第２層半導体装置３１の第１
上下接続用下部接続端子３６に接続される。第１層半導
体装置３０の第２上部接続専用端子４０は、第２上下迂
回配線４１を介して第２上下接続用下部接続端子３７に
接続される。さらに、第２層半導体装置３１の第１上下
接続用下部接続端子３６に接続された第１上部接続専用
端子３８は、第３層半導体装置３５の下部接続専用端子
１２に接続される。第２層半導体装置３１の第２上部接
続専用端子４０は、第１上下迂回配線３９を介して第１
上下接続用下部接続端子３６に接続される。このように
見かけ上、第１層半導体装置３０に第２層半導体装置３
１及び第３層半導体装置３５のそれぞれの選択信号入力
端子ができることになる。
【００３６】第２層半導体装置３１の下部接続専用端子
１２、第１上下接続用下部接続端子３６、及び第２上下
接続用下部接続端子３７以外の他の下面接続端子４は、
第１層半導体装置３０の下面接続端子４へそれぞれ１対
１の関係で、上面接続端子５及び上下面接続配線１７を
介して接続される。
１２、第１上下接続用下部接続端子３６、及び第２上下
接続用下部接続端子３７以外の他の下面接続端子４は、
第１層半導体装置３０の下面接続端子４へそれぞれ１対
１の関係で、上面接続端子５及び上下面接続配線１７を
介して接続される。
【００３７】第３層半導体装置３５の下部接続専用端子
１２、第１上下接続用下部接続端子３６、及び第２上下
接続用下部接続端子３７以外の他の下面接続端子４は、
第２層半導体装置３１の下面接続端子４へそれぞれ１対
１の関係で、上面接続端子５及び上下面接続配線１７を
介して接続される。
１２、第１上下接続用下部接続端子３６、及び第２上下
接続用下部接続端子３７以外の他の下面接続端子４は、
第２層半導体装置３１の下面接続端子４へそれぞれ１対
１の関係で、上面接続端子５及び上下面接続配線１７を
介して接続される。
【００３８】ここで、例えば、半導体チップの厚さは約
０．３ｍｍ程度とすることができ。また、半導体チップ
搭載基板の厚さを約０．３ｍｍ、下面接続端子の直径を
０．３ｍｍ、上面接続端子の厚さを約０．３ｍｍとする
ことができる。ここで、複数の半導体装置を垂直に重ね
るため、下方の半導体チップが圧縮力を受けないよう
に、半導体チップの厚さよりも上面接続端子の厚さと下
面接続端子の厚さの和が大きくなる必要がある。
０．３ｍｍ程度とすることができ。また、半導体チップ
搭載基板の厚さを約０．３ｍｍ、下面接続端子の直径を
０．３ｍｍ、上面接続端子の厚さを約０．３ｍｍとする
ことができる。ここで、複数の半導体装置を垂直に重ね
るため、下方の半導体チップが圧縮力を受けないよう
に、半導体チップの厚さよりも上面接続端子の厚さと下
面接続端子の厚さの和が大きくなる必要がある。
【００３９】上面接続端子、下面接続端子は例えばそれ
ぞれ約４０個ずつ設けられる。ここで、上面接続端子と
下面接続端子とはその個数及び平面上の配置位置が等し
くなっている。
ぞれ約４０個ずつ設けられる。ここで、上面接続端子と
下面接続端子とはその個数及び平面上の配置位置が等し
くなっている。
【００４０】なお、上述した各図においては、半導体チ
ップに設けられたパッドの個数、半導体チップ搭載基板
に設けられた下面接続端子、上面接続端子の個数は１例
であって、適宜、個数を変更することができる。
ップに設けられたパッドの個数、半導体チップ搭載基板
に設けられた下面接続端子、上面接続端子の個数は１例
であって、適宜、個数を変更することができる。
【００４１】半導体チップ搭載基板中には、予めスルー
ホールが形成され、その内部には導電性金属が埋め込ま
れて、上面接続端子と下面接続端子とを接続している。
ここで、上下面迂回接続配線以外は下面接続端子の真上
にスルーホールが設けられ、配線長を最短化している。
また、このスルーホールと接触することなく、半導体チ
ップのパッドと下部接続電極を接続する配線が半導体チ
ップ搭載基板中に設けられている。なお、半導体チップ
搭載基板上に半導体チップを搭載後に半導体チップ搭載
基板にスルーホールを形成し、導電性金属を埋め込むこ
とも可能である。
ホールが形成され、その内部には導電性金属が埋め込ま
れて、上面接続端子と下面接続端子とを接続している。
ここで、上下面迂回接続配線以外は下面接続端子の真上
にスルーホールが設けられ、配線長を最短化している。
また、このスルーホールと接触することなく、半導体チ
ップのパッドと下部接続電極を接続する配線が半導体チ
ップ搭載基板中に設けられている。なお、半導体チップ
搭載基板上に半導体チップを搭載後に半導体チップ搭載
基板にスルーホールを形成し、導電性金属を埋め込むこ
とも可能である。
【００４２】積層される半導体装置は、チップ選択信号
以外の信号を共通に使用するため、それぞれの端子の配
置や機能が同一である必要がある。なお、共通に使用さ
れない端子としては、チップ選択信号以外にクロック信
号用の端子を設けてもよい。
以外の信号を共通に使用するため、それぞれの端子の配
置や機能が同一である必要がある。なお、共通に使用さ
れない端子としては、チップ選択信号以外にクロック信
号用の端子を設けてもよい。
【００４３】こうして、本実施の形態の半導体モジュー
ルでは、下層の半導体装置に下層半導体チップと接続さ
れない上下接続用下部接続端子を設け、この端子を上下
面迂回接続配線を介して、上部接続専用端子に接続して
いる。この上部接続専用端子を上層の半導体装置の下部
接続専用端子に接続して、上層、下層の半導体装置を独
立に制御することを可能としている。本実施の形態によ
れば、複数の半導体装置を積層して搭載する半導体モジ
ュールを提供することができる。
ルでは、下層の半導体装置に下層半導体チップと接続さ
れない上下接続用下部接続端子を設け、この端子を上下
面迂回接続配線を介して、上部接続専用端子に接続して
いる。この上部接続専用端子を上層の半導体装置の下部
接続専用端子に接続して、上層、下層の半導体装置を独
立に制御することを可能としている。本実施の形態によ
れば、複数の半導体装置を積層して搭載する半導体モジ
ュールを提供することができる。
【００４４】なお、１層の半導体装置として本実施の形
態を使用して実装基板に実装する場合、半導体チップの
上面、下面の両方に接続端子が設けられているため、半
導体装置の上面、下面を意識せずに、どちらの面であっ
ても実装基板に実装することができ、実装作業の効率を
向上させることができる。
態を使用して実装基板に実装する場合、半導体チップの
上面、下面の両方に接続端子が設けられているため、半
導体装置の上面、下面を意識せずに、どちらの面であっ
ても実装基板に実装することができ、実装作業の効率を
向上させることができる。
【００４５】本実施の形態の半導体チップを例えばＤＲ
ＡＭとすると複数個のＤＲＡＭを搭載して記憶容量を増
大した半導体モジュールとして、実装基板に搭載するこ
とができる。この半導体モジュールは、実装基板の接続
端子に接続され、あたかもひとつのＤＲＡＭのように使
用できる。なお、本実施の形態の半導体装置はＤＲＡＭ
以外のフラッシュメモリや、ＳＲＡＭ、メモリ混載ロジ
ックなどとした場合も同様に１モジュールをひとつの半
導体記憶装置として使用できる。また、半導体チップ搭
載基板として、ＢＧＡテープを用いるとその厚さが極め
て薄くできるため、半導体モジュールとして複数の半導
体装置を積層してもその厚さが薄くでき、実装時の半導
体モジュールの体積を小さく抑制でき、実装の際の自由
度が維持できる。
ＡＭとすると複数個のＤＲＡＭを搭載して記憶容量を増
大した半導体モジュールとして、実装基板に搭載するこ
とができる。この半導体モジュールは、実装基板の接続
端子に接続され、あたかもひとつのＤＲＡＭのように使
用できる。なお、本実施の形態の半導体装置はＤＲＡＭ
以外のフラッシュメモリや、ＳＲＡＭ、メモリ混載ロジ
ックなどとした場合も同様に１モジュールをひとつの半
導体記憶装置として使用できる。また、半導体チップ搭
載基板として、ＢＧＡテープを用いるとその厚さが極め
て薄くできるため、半導体モジュールとして複数の半導
体装置を積層してもその厚さが薄くでき、実装時の半導
体モジュールの体積を小さく抑制でき、実装の際の自由
度が維持できる。
【００４６】本実施の形態の半導体モジュールによれ
ば、重ねて配置した半導体装置を半導体記憶装置とした
場合、その重ねた分の記憶容量を１つ分の半導体装置の
占有面積で得ることができ、多段に重ねるほど、よりい
っそう実装密度を大幅に向上できる。
ば、重ねて配置した半導体装置を半導体記憶装置とした
場合、その重ねた分の記憶容量を１つ分の半導体装置の
占有面積で得ることができ、多段に重ねるほど、よりい
っそう実装密度を大幅に向上できる。
【００４７】（第１の実施の形態の第１の変形例）本変
形例では、図１０に斜視図として示されるように半導体
装置の半導体チップ搭載基板１の４方向に沿って、下面
に下面接続端子４を設け、この下面接続端子４の真上の
上面に上面接続端子５を設けている。他の構造は第１の
実施の形態の半導体装置と同様である。また、本変形例
においては、第１の実施の形態と同様の効果を得ること
ができる。
形例では、図１０に斜視図として示されるように半導体
装置の半導体チップ搭載基板１の４方向に沿って、下面
に下面接続端子４を設け、この下面接続端子４の真上の
上面に上面接続端子５を設けている。他の構造は第１の
実施の形態の半導体装置と同様である。また、本変形例
においては、第１の実施の形態と同様の効果を得ること
ができる。
【００４８】（第１の実施の形態の第２の変形例）本変
形例では、図１１に斜視図として示されるように、半導
体チップ搭載基板１の１方向のみに、下面に下面接続端
子４を設け、この下面接続端子４の真上の上面に上面接
続端子５を設けている。他の構造は第１の実施の形態の
半導体装置と同様である。また、本変形例においては、
第１の実施の形態と同様の効果を得ることができる。
形例では、図１１に斜視図として示されるように、半導
体チップ搭載基板１の１方向のみに、下面に下面接続端
子４を設け、この下面接続端子４の真上の上面に上面接
続端子５を設けている。他の構造は第１の実施の形態の
半導体装置と同様である。また、本変形例においては、
第１の実施の形態と同様の効果を得ることができる。
【００４９】（第２の実施の形態）本実施の形態は、第
１の実施の形態の半導体モジュールを搭載する実装基板
であり、斜視図である図１２及び断面図である図７を用
いて説明する。本実施の形態の実装基板は、半導体装置
が積層された半導体モジュールを搭載するために、以下
のような構造を有している。図７に示されるような半導
体モジュールが実装基板５０上に搭載される。半導体モ
ジュール５０の下層半導体装置の下面接続端子４に接続
する複数の接続端子５１が半導体モジュール５０の搭載
部に設けられている。この複数の接続端子５１には、そ
れぞれ信号配線５２が接続され、実装基板の信号端子５
３に接続されている。さらに半導体モジュール以外の半
導体装置を搭載し、それぞれの下面の存在する下面接続
端子と接続するための接続端子群５４が複数組設けられ
ている。なお、各信号配線は一部のみを図示している。
１の実施の形態の半導体モジュールを搭載する実装基板
であり、斜視図である図１２及び断面図である図７を用
いて説明する。本実施の形態の実装基板は、半導体装置
が積層された半導体モジュールを搭載するために、以下
のような構造を有している。図７に示されるような半導
体モジュールが実装基板５０上に搭載される。半導体モ
ジュール５０の下層半導体装置の下面接続端子４に接続
する複数の接続端子５１が半導体モジュール５０の搭載
部に設けられている。この複数の接続端子５１には、そ
れぞれ信号配線５２が接続され、実装基板の信号端子５
３に接続されている。さらに半導体モジュール以外の半
導体装置を搭載し、それぞれの下面の存在する下面接続
端子と接続するための接続端子群５４が複数組設けられ
ている。なお、各信号配線は一部のみを図示している。
【００５０】実装基板５０の表面上に例えば金属にて信
号端子５３から、各接続単位５１までそれぞれ接続する
ようにして複数の一条の信号配線５２が形成されてい
る。このように、それぞれが少なくとも２つの半導体装
置を独立に選択する互いに絶縁されて、隣接して、上面
に配置された２つのチップ選択端子ＣＥ１、ＣＥ２が実
装基板５０上に設けられている。さらに、実装基板の上
面に配置され、２つの半導体装置へ共通のアドレス信号
を供給するアドレス信号端子Ａｄｄが設けられる。さら
に、実装基板５０の上面に配置され、２つの半導体装置
へ共通の入出力信号を供給する入出力端子Ｉ／Ｏが設け
られる。さらに、実装基板５０の上面に配置され、２つ
の半導体装置へ共通の電源電位を供給する電源端子ＶＤ
Ｄが設けられる。さらに、実装基板５０の上面に配置さ
れ、２つの半導体装置へ共通の接地電位を供給する接地
端子ＧＮＤが設けられる。さらに２つのチップ選択端子
ＣＥ１、ＣＥ２、アドレス信号端子Ａｄｄ、入出力端子
Ｉ／Ｏ、電源端子ＶＤＤ、及び接地端子ＧＮＤのそれぞ
れに接続された信号配線５２が設けられる。さらに、２
つのチップ選択端子ＣＥ１、ＣＥ２、アドレス信号端子
Ａｄｄ、入出力端子Ｉ／Ｏ、電源端子ＶＤＤ、及び接地
端子ＧＮＤなどの近傍領域上に設けられ、２つの半導体
装置を同一面上に垂直方向に重ねて搭載する半導体装置
搭載部５５が実装基板５０に設けられている。
号端子５３から、各接続単位５１までそれぞれ接続する
ようにして複数の一条の信号配線５２が形成されてい
る。このように、それぞれが少なくとも２つの半導体装
置を独立に選択する互いに絶縁されて、隣接して、上面
に配置された２つのチップ選択端子ＣＥ１、ＣＥ２が実
装基板５０上に設けられている。さらに、実装基板の上
面に配置され、２つの半導体装置へ共通のアドレス信号
を供給するアドレス信号端子Ａｄｄが設けられる。さら
に、実装基板５０の上面に配置され、２つの半導体装置
へ共通の入出力信号を供給する入出力端子Ｉ／Ｏが設け
られる。さらに、実装基板５０の上面に配置され、２つ
の半導体装置へ共通の電源電位を供給する電源端子ＶＤ
Ｄが設けられる。さらに、実装基板５０の上面に配置さ
れ、２つの半導体装置へ共通の接地電位を供給する接地
端子ＧＮＤが設けられる。さらに２つのチップ選択端子
ＣＥ１、ＣＥ２、アドレス信号端子Ａｄｄ、入出力端子
Ｉ／Ｏ、電源端子ＶＤＤ、及び接地端子ＧＮＤのそれぞ
れに接続された信号配線５２が設けられる。さらに、２
つのチップ選択端子ＣＥ１、ＣＥ２、アドレス信号端子
Ａｄｄ、入出力端子Ｉ／Ｏ、電源端子ＶＤＤ、及び接地
端子ＧＮＤなどの近傍領域上に設けられ、２つの半導体
装置を同一面上に垂直方向に重ねて搭載する半導体装置
搭載部５５が実装基板５０に設けられている。
【００５１】図７に示された半導体モジュールの下部接
続端子として、チップイネーブル信号端子として使用さ
れる下面に設けられた下面接続専用端子１２及び上下接
続用下部接続端子１３が隣接して設けられている。この
ような複数個隣接して設けられたチップイネーブル信号
端子に接続するためのチップ選択端子ＣＥ１、ＣＥ２
が、実装基板にも複数個隣接して設けられている。こう
して、実装基板５０から、半導体モジュールのチップイ
ネーブル端子へチップイネーブル信号が伝達される。
続端子として、チップイネーブル信号端子として使用さ
れる下面に設けられた下面接続専用端子１２及び上下接
続用下部接続端子１３が隣接して設けられている。この
ような複数個隣接して設けられたチップイネーブル信号
端子に接続するためのチップ選択端子ＣＥ１、ＣＥ２
が、実装基板にも複数個隣接して設けられている。こう
して、実装基板５０から、半導体モジュールのチップイ
ネーブル端子へチップイネーブル信号が伝達される。
【００５２】ここで、図示しないが、半導体モジュール
搭載部５５上には、図６に示されるような構造の半導体
モジュールが搭載され、図１２において４箇所設けられ
る接続端子群５４上には、それぞれ半導体装置が搭載さ
れる。
搭載部５５上には、図６に示されるような構造の半導体
モジュールが搭載され、図１２において４箇所設けられ
る接続端子群５４上には、それぞれ半導体装置が搭載さ
れる。
【００５３】なお、半導体モジュールの下面接続専用端
子１２及び上下接続用下部接続端子１３の位置に応じ
て、実装基板のチップ選択端子ＣＥ１、ＣＥ２を設ける
必要がある。すなわち、実装基板５０の上に搭載される
半導体モジュール内の半導体装置の積層数は２つに限ら
ず３つ以上とすることができ、その場合、下面接続専用
端子１２及び上下接続用下部接続端子１３の位置や個数
に応じて、実装基板のチップ選択端子ＣＥ１、ＣＥ２、
・・・、ＣＥｎ（ｎは３以上の自然数）を設ける必要が
ある。
子１２及び上下接続用下部接続端子１３の位置に応じ
て、実装基板のチップ選択端子ＣＥ１、ＣＥ２を設ける
必要がある。すなわち、実装基板５０の上に搭載される
半導体モジュール内の半導体装置の積層数は２つに限ら
ず３つ以上とすることができ、その場合、下面接続専用
端子１２及び上下接続用下部接続端子１３の位置や個数
に応じて、実装基板のチップ選択端子ＣＥ１、ＣＥ２、
・・・、ＣＥｎ（ｎは３以上の自然数）を設ける必要が
ある。
【００５４】本実施の形態によれば、多層にわたって半
導体装置を搭載する半導体モジュールのための半導体実
装基板を提供することが可能となる。さらに、複数の半
導体装置を同一平面上に垂直方向に積層搭載可能な半導
体実装基板を提供することができる。
導体装置を搭載する半導体モジュールのための半導体実
装基板を提供することが可能となる。さらに、複数の半
導体装置を同一平面上に垂直方向に積層搭載可能な半導
体実装基板を提供することができる。
【００５５】
【発明の効果】本発明によれば、高密度実装を可能とす
る半導体チップ搭載基板及び半導体装置を提供すること
ができる。
る半導体チップ搭載基板及び半導体装置を提供すること
ができる。
【００５６】本発明の他の特徴によれば、複数の半導体
装置を積層して搭載する半導体モジュールを提供するこ
とができる。
装置を積層して搭載する半導体モジュールを提供するこ
とができる。
【００５７】さらに本発明の他の特徴によれば、複数の
半導体装置を同一平面上に垂直方向に積層搭載可能な半
導体実装基板を提供することができる。
半導体装置を同一平面上に垂直方向に積層搭載可能な半
導体実装基板を提供することができる。
【図１】 本発明の第１の実施の形態に係る半導体装置
を表す図２における“Ｃ−Ｄ”線上での断面図。
を表す図２における“Ｃ−Ｄ”線上での断面図。
【図２】 本発明の第１の実施の形態に係る半導体装置
を表す斜視図。
を表す斜視図。
【図３】 本発明の第１の実施の形態に係る半導体装置
を表す図２における“Ａ−Ｂ”線上での断面図。
を表す図２における“Ａ−Ｂ”線上での断面図。
【図４】 本発明の第１の実施の形態に係る半導体装置
を表す底面図。
を表す底面図。
【図５】 本発明の第１の実施の形態に係る半導体装置
の下面接続端子から、パッドまでのチップ接続配線の接
続形態を表す断面図。
の下面接続端子から、パッドまでのチップ接続配線の接
続形態を表す断面図。
【図６】 本発明の第１の実施の形態に係る２層構造の
半導体モジュールを表す斜視図。
半導体モジュールを表す斜視図。
【図７】 本発明の第１の実施の形態に係る半導体モジ
ュールを表す図６における“Ｅ−Ｆ”線上での断面図。
ュールを表す図６における“Ｅ−Ｆ”線上での断面図。
【図８】 本発明の第１の実施の形態に係る３層構造の
半導体モジュールを表す斜視図。
半導体モジュールを表す斜視図。
【図９】 本発明の第１の実施の形態に係る３層構造の
半導体モジュールを表す図８における“Ｇ−Ｈ”線上で
の断面図。
半導体モジュールを表す図８における“Ｇ−Ｈ”線上で
の断面図。
【図１０】 本発明の第１の実施の形態の第１の変形例
に係る半導体装置を表す斜視図。
に係る半導体装置を表す斜視図。
【図１１】 本発明の第１の実施の形態の第２の変形例
に係る半導体装置を表す斜視図。
に係る半導体装置を表す斜視図。
【図１２】 本発明の第２の実施の形態の半導体実装基
板を表す斜視図。
板を表す斜視図。
【図１３】 従来の半導体装置を表す斜視図。
【図１４】 従来の半導体装置を表す図１３の“Ｉ−
Ｊ”線上での断面図。
Ｊ”線上での断面図。
１ 半導体チップ搭載基板
２ 半導体チップ搭載部
３ 半導体チップ
４ 下面接続端子
５ 上面接続端子
６ チップ保護膜
１０ 電源端子
１１ 接地端子
１２ 下部接続専用端子
１３ 上下接続用下部接続端子
１４ 入出力端子
１５ アドレス端子
１６ スルーホール
１７ 上下面接続配線
１８ 屈曲スルーホール
１９ 上下面迂回接続配線
２０ 上部接続専用配線
２１ 上部予備接続配線
２２ パッド
２３ 開口部
２４ チップ接続配線
３０ 第１層半導体装置
３１ 第２層半導体装置
３５ 第３層半導体装置
３６ 第１上下接続用下部接続端子
３７ 第２上下接続用下部接続端子
３８ 第１上部接続専用端子
３９ 第１上下迂回接続配線
４０ 第２上部接続専用端子
４１ 第２上下迂回接続配線
５０ 実装基板
５１ 接続端子
５２ 信号配線
５３ 信号端子
５４ 接続端子群
５５ 半導体モジュール搭載部
Ａｄｄ アドレス信号端子
ＣＥ１、ＣＥ２ チップ選択端子
ＧＮＤ 接地端子
Ｉ／Ｏ 入出力端子
ＶＤＤ 電源端子
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 小澤 勲
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
Claims (9)
- 【請求項１】上面に半導体チップが搭載される半導体チ
ップ搭載部と、 この半導体チップ搭載部周囲の上面に設けられた複数個
の上面接続端子と、 この上面接続端子にスルーホール内の配線を介して接続
され、かつ、下面に設けられた下面接続端子とを有する
ことを特徴とする半導体チップ搭載基板。 - 【請求項２】前記下面接続端子から絶縁され、かつ、前
記半導体チップ搭載部周囲の上面に設けられた上部予備
接続端子と、前記上面接続端子から絶縁され、かつ、下
面に設けられた下部接続専用端子とをさらに有すること
を特徴とする請求項１記載の半導体チップ搭載基板。 - 【請求項３】底面に信号が入出力されるパッドを備えた
半導体チップと、 上面に前記半導体チップを搭載し、接続配線を介して前
記半導体チップのパッドに接続され、下面に設けられた
下面接続端子と、この下面接続端子に接続され、上面に
設けられた上面接続端子とを有する半導体チップ搭載基
板とを備えることを特徴とする半導体装置。 - 【請求項４】前記半導体チップから絶縁され、下面に設
けられた上下接続用下部接続端子と、前記上面接続端子
から絶縁され、かつ、前記半導体チップのパッドに接続
された下部接続専用端子と、前記半導体チップ及び前記
下面接続端子から絶縁された上部予備接続端子とを前記
半導体チップ搭載基板はさらに有することを特徴とする
請求項３記載の半導体装置。 - 【請求項５】前記上下接続用下部接続端子に接続され、
前記下部接続専用端子の真上に設けられた上部接続専用
端子をさらに有し、前記上部予備接続端子は前記上下接
続用下部接続端子の真上に設けられ、前記上面接続端子
は、この上面接続端子に接続された前記下面接続端子の
真上に設けられていることを特徴とする請求項４記載の
半導体装置。 - 【請求項６】前記上面接続端子の高さと前記下面接続端
子の高さの和は、前記半導体チップ搭載基板の上面から
前記半導体チップ上面までの高さよりも大きいことを特
徴とする請求項３乃至５いずれか１項記載の半導体装
置。 - 【請求項７】底面に信号が入出力されるパッドを備えた
第１半導体チップと、上面に前記第１半導体チップを搭
載し、接続配線を介して前記第１半導体チップのパッド
に接続され、下面に設けられた第１下面接続端子と、こ
の第１下面接続端子に接続され、上面に設けられた第１
上面接続端子とを有する第１半導体チップ搭載基板とを
備える第１半導体装置と、 底面に信号が入出力されるパッドを備えた第２半導体チ
ップと、上面に前記第２半導体チップを搭載し、接続配
線を介して前記第２半導体チップのパッドに接続され、
下面に設けられ、かつ、前記第１上面接続端子に接続さ
れた第２下面接続端子と、この第２下面接続端子に接続
され、上面に設けられた第２上面接続端子とを有する第
２半導体チップ搭載基板とを備え、前記第１半導体装置
上に搭載された第２半導体装置とを具備することを特徴
とする半導体モジュール。 - 【請求項８】前記第１半導体チップ搭載基板は、前記第
１半導体チップを選択する信号が入力され、その下面に
設けられた第１半導体装置選択信号入力端子と、前記第
１半導体チップから絶縁され、かつ、前記第２半導体チ
ップを選択する信号が入力され、その下面に設けられた
第２半導体装置選択信号入力端子とをさらに有すること
を特徴とする請求項７記載の半導体モジュール。 - 【請求項９】それぞれが２つの半導体装置を独立に選択
する互いに絶縁されて、隣接して、上面に配置された２
つのチップ選択端子と、 上面に配置され、前記２つの半導体装置へ共通のアドレ
ス信号を供給するアドレス信号端子と、 上面に配置され、前記２つの半導体装置へ共通の入出力
信号を供給する入出力端子と、 上面に配置され、前記２つの半導体装置へ共通の電源電
位を供給する電源端子と、 上面に配置され、前記２つの半導体装置へ共通の接地電
位を供給する接地端子と、 前記２つのチップ選択端子、アドレス信号端子、入出力
端子、電源端子、及び接地端子のそれぞれに接続された
信号配線と、 前記２つのチップ選択端子、アドレス信号端子、入出力
端子、電源端子、及び接地端子の近傍領域上に設けら
れ、前記２つの半導体装置を同一面上に垂直方向に重ね
て搭載する半導体装置搭載部とを有することを特徴とす
る半導体装置実装基板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002062893A JP2003264260A (ja) | 2002-03-08 | 2002-03-08 | 半導体チップ搭載基板、半導体装置、半導体モジュール及び半導体装置実装基板 |
| US10/382,020 US6791193B2 (en) | 2002-03-08 | 2003-03-05 | Chip mounting substrate, first level assembly, and second level assembly |
| US10/911,363 US20050006747A1 (en) | 2002-03-08 | 2004-08-03 | Chip mounting substrate, first level assembly, and second level assembly |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002062893A JP2003264260A (ja) | 2002-03-08 | 2002-03-08 | 半導体チップ搭載基板、半導体装置、半導体モジュール及び半導体装置実装基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003264260A true JP2003264260A (ja) | 2003-09-19 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002062893A Pending JP2003264260A (ja) | 2002-03-08 | 2002-03-08 | 半導体チップ搭載基板、半導体装置、半導体モジュール及び半導体装置実装基板 |
Country Status (2)
| Country | Link |
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